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UNIVERSIDAD NACIONAL DEL CALLAO FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

PRIMERA TAREA DE SISTEMAS DIGITALES SISTEMAS DIGITALES

Presentado por: DANIEL QUESADA BEJARANO Docente ING. UTRILLA SALAZAR DARIO

Callao - Perú

2019

PREGUNTA 1: Analizar su funcionamiento y construir su tabla de verdad del circuito mostrado

La tabla simplificada del flip flop RS: 𝑸𝒏+𝟏

̅̅̅̅̅̅̅ 𝑸𝒏+𝟏

0

𝑄𝑛

̅̅̅̅ 𝑄𝑛

0

1

0

1

1

0

1

0

1

1

ND

ND

R

S

0

CLK

La ecuación característica del flip flop RS es: 𝑄𝑛+1 = 𝑆 + 𝑅̅ ∗ 𝑄𝑛 El Biestable RS síncrono se obtiene partiendo del Biestable RS asíncrono y añadiendo puertas AND a la entrada del circuito. Cuando la entrada de reloj está a nivel 0, las salidas de las puertas AND son 0 y por tanto, las entradas al circuito Biestable se bloquean a 0.

PREGUNTA 2: Analizar el funcionamiento del circuito mostrado y graficar su diagrama de tiempos.

PREGUNTA 3: Utilizando el Flip Flop D, diseñar un circuito que el permita convertir a Flip Flop JK. Implementar el circuito utilizando solamente Puertas Lógicas NAND y verifique su tabla de verdad. J

K

Qn

Qn+1

D

0

0

0

0

0

0

0

1

1

1

0

1

0

0

0

0

1

1

0

0

1

0

0

1

1

1

0

1

1

1

1

1

0

1

1

1

1

1

0

0

Simplificando obtenemos la siguiente ecuación: 𝑄𝑛+1 = 𝐽 ∗ ̅̅̅̅ 𝑄𝑛 + 𝑘̅ ∗ 𝑄𝑛 Utilizando algebra de Boole, convertiremos las compuertas NAND: ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅ ∗ 𝑄𝑛 = 𝑗̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ 𝐽 ∗ ̅̅̅̅ 𝑄𝑛 + 𝐾 ∗ ̅̅̅̅ 𝑄𝑛 + 𝑘 ∗ 𝑄𝑛 = ̅̅̅̅̅̅̅̅ 𝑗 ∗ ̅̅̅̅ 𝑄𝑛 ∗ ̅̅̅̅̅̅̅̅ 𝑘̅ ∗ 𝑄𝑛 ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅̅̅ = ̅̅̅̅̅̅̅̅ 𝑗 ∗ ̅̅̅̅ 𝑄𝑛 ∗ ̅̅̅̅̅̅̅̅̅̅̅̅̅ 𝑘 ∗ 𝑘 ∗ 𝑄𝑛

PREGUNTA 4: Analice el funcionamiento del circuito y desarrollar su tabla de verdad

J

K

𝑸𝒏+𝟏

̅̅̅̅̅̅̅ 𝑸 𝒏+𝟏

0

0

𝑄𝑛

̅̅̅̅ 𝑄𝑛

0

1

0

1

1

0

1

0

1

1

1

1

Analizando su funcionamiento: ̅̅̅̅̅̅̅̅̅̅̅̅̅̅ En las salidas tenemos 𝑄𝑛+1 = ̅̅̅̅̅̅̅̅ 𝑗 ∗ ̅̅̅̅ 𝑄𝑛 ∗ 𝑄𝑛 ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅̅̅̅̅ ̅̅̅̅̅̅̅ 𝑄 𝑛+1 = 𝑘 ∗ 𝑄𝑛 ∗ 𝑄𝑛

Con estas ecuaciones obtenemos los valores de 𝑄𝑛+1 y 𝑄̅𝑛+1 para poder hallar la tabla de verdad.

PREGUNTA 5: Implementar el circuito mostrado en la Figura 1. Analice su funcionamiento para valores de: a) RA= 100Kohm RB= 100 Kohm C1= 4.7 uF

𝑇 = 𝑡1 + 𝑡2 𝑡1 = 0.693 ∗ (𝑅𝑎 + 𝑅𝑏 ) ∗ 𝐶 𝑡2 = 0.693 ∗ 𝑅𝑏 ∗ 𝐶 𝑓 = 1⁄𝑇 𝑡1 = 0.693 ∗ (100𝐾 + 100𝐾) ∗ 4.7𝑢𝑓 = 0.65𝑠 𝑡2 = 0.693 ∗ 100𝑘 ∗ 4.7𝑢𝑓 = 0.325𝑠 𝑇 = 0.975 𝑓 = 1⁄0.975 = 1.025𝐻𝑧 b) RA= 100Kohm RB= 120 Kohm C1= 10 uF

𝑇 = 𝑡1 + 𝑡2 𝑡1 = 0.693 ∗ (𝑅𝑎 + 𝑅𝑏 ) ∗ 𝐶 𝑡2 = 0.693 ∗ 𝑅𝑏 ∗ 𝐶 𝑓 = 1⁄𝑇 𝑡1 = 0.693 ∗ (100𝐾 + 120𝐾) ∗ 10𝑢𝑓 = 1.52𝑠 𝑡2 = 0.693 ∗ 120𝑘 ∗ 10𝑢𝑓 = 0.83𝑠 𝑇 = 2.35𝑠 𝑓 = 1⁄2.35 = 0.425𝐻𝑧

c) RA= 220Kohm RB= 167 Kohm C1= 16 uF

𝑇 = 𝑡1 + 𝑡2 𝑡1 = 0.693 ∗ (𝑅𝑎 + 𝑅𝑏 ) ∗ 𝐶 𝑡2 = 0.693 ∗ 𝑅𝑏 ∗ 𝐶 𝑓 = 1⁄𝑇

𝑡1 = 0.693 ∗ (220𝐾 + 167𝐾) ∗ 16𝑢𝑓 = 2.68𝑠 𝑡2 = 0.693 ∗ 167𝑘 ∗ 16𝑢𝑓 = 1.85𝑠 𝑇 = 4.53𝑠 𝑓 = 1⁄4.53 = 0.22ℎ𝑧

PREGUNTA 6: Implementar el circuito de la Figura 2, analice y funcionamiento y repita la experiencia del paso anterior. Con las resistencias y condensadores indicados.(Utilizar las resistencias y condensador del circuito anterior y analizar en forma teórica y experimental los valores de Tc, Td, T, f y DC ) a) RA= 100Kohm RB= 100 Kohm C1= 4.7 uF

VALORES TEORICO

VALORES EXPERIMENTALES

𝑡1 = 0.693 ∗ 200𝑘 ∗ 4.7𝑢𝑓 = 0.65𝑠

𝑡1 = 0.43𝑠

𝑡2 = 0.693 ∗ 100𝑘 ∗ 4.7𝑢𝑓 = 0.32𝑠

𝑡2 = 0.43𝑠

𝑇 = 0.97𝑠

𝑇 = 0.86𝑠

𝑓=

1 = 1.03𝐻𝑧 0.97

𝐶𝐷 =

0.65𝑠 = 0.67 0.97𝑠

𝑓=

1 = 1.16𝐻𝑧 0.86

𝐶𝐷 =

0.43𝑠 = 0.50 0.86𝑠

b) RA= 100Kohm RB= 120 Kohm C1= 10 uF

VALORES TEORICO

VALORES EXPERIMENTALES

𝑡1 = 0.693 ∗ 220𝑘 ∗ 10𝑢𝑓 = 1.52𝑠

𝑡1 = 0.91𝑠

𝑡2 = 0.693 ∗ 120𝑘 ∗ 10𝑢𝑓 = 0.83𝑠

𝑡2 = 1.09𝑠

𝑇 = 2.35𝑠

𝑇 = 2𝑠

𝑓=

1 = 0.42𝐻𝑧 2.35

𝐶𝐷 =

1.52𝑠 = 0.64 2.35𝑠

c) RA= 220Kohm RB= 167 Kohm C1= 16 uF

𝑓=

1 = 0.5𝐻𝑧 2

𝐶𝐷 =

0.91𝑠 = 0.45 2𝑠

VALORES TEORICO

VALORES EXPERIMENTALES

𝑡1 = 0.693 ∗ 387𝑘 ∗ 16𝑢𝑓 = 2.68𝑠

𝑡1 = 3.19𝑠

𝑡2 = 0.693 ∗ 167𝑘 ∗ 16𝑢𝑓 = 1.85𝑠

𝑡2 = 2.42𝑠

𝑇 = 4.53𝑠

𝑇 = 5.61𝑠

𝑓=

1 = 0.22𝐻𝑧 4.53

𝐶𝐷 =

2.68𝑠 = 0.59 4.53𝑠

𝑓=

1 = 0.17𝐻𝑧 5.61

𝐶𝐷 =

3.19𝑠 = 0.56 5.61𝑠

PREGUNTA 7: Implementar el Circuito de la Figura 2, analice su funcionamiento, con valores de Resistencias y condensadores indicados. Calcular valor teórico y experimentala) a) R1 = 120 Kohm C1 = 4.7 uF Calcular T:

VALORES TEORICO

VALORES EXPERIMENTALES

𝑇 = 1.1 ∗ 120𝑘 ∗ 4.7𝑢𝑓 = 0.62

𝑇 = 0.62𝑠

𝑓=

1 = 1.61𝐻𝑧 0.62

b) R1 = 120 kohm C1 = 10 uF Calcular T:

𝑓=

1 = 1.61𝐻𝑧 0.62

VALORES TEORICO

VALORES EXPERIMENTALES

𝑇 = 1.1 ∗ 120𝑘 ∗ 10𝑢𝑓 = 1.32

𝑇 = 1.33𝑠

𝑓=

1 = 0.75𝐻𝑧 1.32

𝑓=

1 = 0.75𝐻𝑧 1.33𝑠

c) R1 = 100 Kohm C1 = 10 uF Calcular T:

VALORES TEORICO

VALORES EXPERIMENTALES

𝑇 = 1.1 ∗ 100𝑘 ∗ 10𝑢𝑓 = 1.1𝑠

𝑇 = 1.1𝑠

𝑓=

1 = 0.9𝐻𝑧 1.1

𝑓=

1 = 0.9𝐻𝑧 1.1𝑠

PREGUNTA 8: Utilizando el IC CD4047B, implementar los circuito mostrados en la Figura 4; Analice su funcionamiento y determine sus valores teóricos y experimentales del tiempo de duración del pulso.

MODO ASTABLE

VALOR TEORICO 𝐹𝑟𝑒𝑐. 𝑑𝑒𝑙 𝑜𝑠𝑐𝑖𝑙𝑎𝑑𝑜𝑟 =

VALOR EXPERIMENTAL 1 4.4𝑅 ∗ 𝐶

1 𝐹𝑜 = = 227𝐻𝑧 4.4 ∗ 1𝑀 ∗ 1000𝑝𝑓 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 𝑅 ∗ 𝐶 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 1𝑀 ∗ 1000𝑝𝑓 = 24.8𝑚𝑠

𝐹𝑟𝑒𝑐. 𝑑𝑒𝑙 𝑜𝑠𝑐𝑖𝑙𝑎𝑑𝑜𝑟 = 234.7ℎ𝑧 𝑃𝑢𝑙𝑠𝑜 = 2.25𝑚𝑠

MODO MONOESTABLE (DISPARO POR FLANCOS DE SUBIDA)

VALOR TEORICO 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 =

1 2.48 ∗ 𝑅 ∗ 𝐶

1 𝐹= = 0.40𝐻𝑧 2.48 ∗ 1𝑀 ∗ 1𝑢𝑓

VALOR EXPERIMENTAL

𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 0.33ℎ𝑧

𝑃𝑢𝑙𝑠𝑜 = 2.13𝑠 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 𝑅 ∗ 𝐶 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 1𝑀 ∗ 1𝑢𝑓 = 2.48𝑠

MODO MONOESTABLE (DISPARO POR FLANCOS DE BAJADA)

VALOR TEORICO 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 =

1 8.8 ∗ 𝑅 ∗ 𝐶

1 𝐹= = 0.40𝐻𝑧 2.48 ∗ 1𝑀 ∗ 1𝑢𝑓

VALOR EXPERIMENTAL

𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 0.33ℎ𝑧

𝑃𝑢𝑙𝑠𝑜 = 3𝑠 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 𝑅 ∗ 𝐶 𝑃𝑢𝑙𝑠𝑜 = 2.48 ∗ 1𝑀 ∗ 1𝑢𝑓 = 2.48𝑠

PREGUNTA 9: Implementar el Registro Universal (IC 74LS194), verificando el funcionamiento:  Consta 10 entradas y 4 salidas; estas últimas están conectadas a la salidas de cada flip flop (Q) en el circuito integrado.  A través A, B, C, D se cargan los datos en paralelo  Dsr y Dsl entradas a través de las cuales se introducen datos al registro de manera serial (bit a bit). Dsr Es la entrada serie de desplazamiento a la derecha la cual introduce los bits por la posición A. Dsl Es la entrada serie de desplazamiento a la izquierda la cual introduce los bits por la posición B  CP Es la entrada de reloj. Dispara los flips-flops en la transición de L a H del pulso de reloj.  MR Al activar la señal se ponen todos los flip-flop a cero.  S0, S1 A través de estas señales de control elegiremos el modo en que queremos que funcione nuestro circuito desplazamiento izquierda, desplazamiento derecha y carga en paralelo. a) Carga paralela

S0=1 S1=1 b) Desplazamiento derecha.

S0=1 S1=0

c) Desplazamiento izquierda.

S0=0 S1=1 d) Estado memoria

S0=0 S1=0

Pregunta 10: Un flip-flop “S-R Set dominante” difiere del flip-flop S-R normal en que cuando S y R están a valor lógico 1 simultáneamente se realice la operación de Set. Obtener la tabla de operación, la tabla característica del flip-flop, y realizar una implementación como latch asíncrono mediante puertas lógicas. Tabla de operación: 𝑺′

𝑹′

𝑸𝒏

𝑸𝒏+𝟏

0

0

0

0

0

0

1

1

0

1

0

0

0

1

1

0

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

1

Tabla característica: 𝑺′

𝑹′

𝑸𝒏+𝟏

0

0

𝑸𝒏

0

1

0

1

0

1

1

1

1

Implementaremos mediante la tabla de operación del flip-flop y la tabla de habilitación del flip-flop S-R: 𝑺′

𝑹′

𝑸𝒏

𝑸𝒏+𝟏

𝑺′

𝑹′

0

0

0

0

0

X

0

0

1

1

X

0

0

1

0

0

0

X

0

1

1

0

0

1

1

0

0

1

1

0

1

0

1

1

X

0

1

1

0

1

1

0

1

1

1

1

X

0

̅ → 𝑆 = 𝑆′𝑅′ ̅ → 𝑅 = 𝑆′𝑅′

Circuito: 𝑅′ 𝑄

𝑄̅ 𝑆′

Pregunta 11: Teniendo como referencia las tablas del Latch SR y la del Flip Flop SR con reloj activo en alto hallaremos las tablas características del ejercicio. Latch SR: S

R

Q

Q'

0

0

Qn

Qn'

0

1

0

1

1

0

1

0

1

1

X

X

S

R

Q

Q'

0

0

Q'

Qn'

0

1

0

1

1

0

1

0

1

1

X

X

Flip Flop SR:

Procedemos a hallar la tabla de operación:

S’

R’

C

Q

Q'

0

0

0

0

0

0

0

0

1

1

0

0

1

0

0

0

0

1

1

1

0

1

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

1

1

0

1

0

0

0

1

1

0

0

1

1

1

0

1

0

1

1

0

1

1

1

1

1

0

0

X

1

1

0

1

X

1

1

1

0

X

1

1

1

1

X

Una vez obtenida la tabla de operación hallaremos la tabla característica: S’

R’

C

Q*

0

0

0

Q

0

0

1

Q

0

1

0

0

0

1

1

0

1

0

0

1

1

0

1

1

1

1

0

X

1

1

1

X

De la siguiente tabla obtendremos la ecuación característica haciendo un mapa de Karnaugh. CQ 0

1

1

0

0

0

0

0

1

1

1

1

X

X

X

X

S’R’

La ecuación característica sería: ̅ 𝑅′ ̅𝑄 𝑄 ∗ = 𝑆′𝑅′ + 𝑆′

Ahora implementaremos el circuito a partir de un latch y puertas lógicas. Haremos uso de la tabla de operación de nuestro flip-flop y de la tabla de habilitación del ff-RS.

S’

R’

C

𝑸𝒏

𝑸𝒏+𝟏

S

R

0

0

0

0

0

0

X

0

0

0

1

1

X

0

0

0

1

0

0

0

X

0

0

1

1

1

X

0

0

1

0

0

0

0

X

0

1

0

1

0

0

1

0

1

1

0

0

0

X

0

1

1

1

0

0

1

1

0

0

0

1

1

0

1

0

0

1

1

X

0

1

0

1

0

1

1

0

1

0

1

1

1

X

0

1

1

0

0

0

0

X

1

1

0

1

1

X

0

1

1

1

0

X

X

X

1

1

1

1

X

X

X

Construimos el circuito: 𝑅′ 𝑄

𝑄̅ S’

Latch R-S NAND

Pregunta 12: Diseñar un flip-flop de tres entradas A, B y C, tal que la entrada A actúe como una entrada de SET, la entrada B como una entrada de RESET y las entrada C como una entrada de 'TOGGLE'. La activación de la entrada A domina sobre la activación de las entradas B y C, y la activación de la entrada B domina sobre la activación de la entrada C. Obtener la tabla de operación e implementar un flip-flop ABC, tomando como base los siguientes flip-flops, y puertas lógicas: Obtenemos la tabla de operación: A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

𝑸𝒏 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

𝑸𝒏+𝟏 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 0

Para implementar el ff-ABC nos valdremos de las tabla de habilitación de los diferentes flip-flop. 𝑸𝒏 0 0 1 1

𝑸𝒏+𝟏 0 1 0 1

S 0 1 0 X

R X 0 1 0

J 0 1 X X

K X X 1 0

D 0 1 0 1

T 0 1 1 0

Completamos usando la tabla de operación del ff-ABC y los mapas de habilitación: A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

𝑸𝒏 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

𝑸𝒏+𝟏 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 0

S 0 X 0 X 0 0 0 0 1 X 1 X 0 X 1 0

R X 0 X 0 X 1 X 1 0 0 0 0 X 0 0 1

a). S-R. De la tabla anterior obtenemos: ̅̅̅̅ 𝑆 = 𝐴𝐵̅ + 𝐴𝐶𝑄 𝑛 𝑅 = 𝐴̅𝐵 + 𝐵𝐶𝑄𝑛

J 0 X 0 X 0 X 0 X 1 X 1 X 0 X 1 X

K X 0 X 0 X 1 X 1 X 0 X 0 X 0 X 1

D 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 0

T 0 0 0 0 0 1 0 1 1 0 1 0 0 0 1 1

b). J-K. De la tabla anterior obtenemos: 𝐽 = 𝐴𝐵̅ + 𝐴𝐶 𝐾 = 𝐴̅𝐵 + 𝐵𝐶

c). D. ̅̅̅̅ 𝐷 = 𝐵𝑄𝑛 + 𝐴𝐵̅ + 𝐴𝐶̅ 𝑄𝑛 + 𝐴𝐶𝑄 𝑛

d). T. ̅̅̅̅ 𝑇 = 𝐴̅𝐵𝑄𝑛 + 𝐴𝐵̅̅̅̅̅ 𝑄𝑛 + 𝐴𝐶𝑄 𝑛 + 𝐵𝐶𝑄𝑛

Pregunta 13: El circuito contador síncrono mostrado, genera estados binarios de números con signo en complemento a 2; Determine:

a) Ecuaciones Lógicas de J1, K1, J2, K2, J3, K3, J4 y k4 𝐽1 = ̅𝑄̅̅2̅ ∗ (𝑄3 + ̅𝑄̅̅4̅)

𝐾1 = 𝑄2 + 𝑄4 𝐽2 = ̅̅̅ 𝑄1 ∗ 𝑄3 ∗ 𝑄4 ̅̅̅3̅ ∗ ̅𝑄̅̅4̅) 𝐾2 = 𝑄1 + (𝑄 𝐽3 = 𝑄1 + ̅𝑄̅̅2̅ 𝐾3 = 𝑄1 ∗ 𝑄2 + ̅̅̅ 𝑄1 ∗ ̅𝑄̅̅4̅ 𝑄4 = 𝑄1 ⊕ 𝑄2 + ̅̅̅ 𝑄1 ∗ 𝑄3 𝐾4 = 𝑄2 + 𝑄3 b) Tabla de estados de J1, K1, J2, K2, J3, K3, J4 y k4 EST 0 5 13 4 9 14 6 10 2 8 12 7

𝑱𝟒 0 1 1 1 1 1 1 1 1 0 1 0

𝑲𝟒 0 1 1 1 0 1 1 1 1 0 1 1

𝑱𝟑 1 1 1 1 1 0 0 0 0 1 1 1

𝑲𝟑 1 0 0 1 0 0 1 0 1 0 0 1

𝑱𝟐 0 0 0 0 1 1 0 0 0 0 1 0

𝑸𝟒 0 0 1 0 1 1 0 1 0 1 1 0

𝑸𝟑 0 1 1 1 0 1 1 0 0 0 1 1

𝑸𝟐 0 0 0 0 0 1 1 1 1 0 0 1

𝑲𝟐 1 1 1 0 1 0 0 0 1 0 0 1

c) Tabla de estados de Q1, Q2, Q3, Q4

EST 0 5 13 4 9 14 6 10 2 8 12 7

𝑸𝟏 0 1 1 0 1 0 0 0 0 0 0 1

𝑱𝟏 1 1 1 1 0 0 0 0 0 0 1 0

𝑲𝟏 0 0 1 0 1 1 1 1 1 1 1 1

d) Estados decodificados, generados por el contador síncrono. 0, +5, −3, +4, −7, −2, +6, −6, +2, −8, −4, +7, 0, +5

Pregunta 14: Diseñar un reloj digital que muestre las horas (00 a 23), minutos (00 a 59), además disponga de señales de INICIO, RESET y PROGRAMACION de la hora, utilizar IC 7476 y circuitería auxiliar. Desarrollar: a) Análisis; Un reloj digital es un tipo de reloj que basa su funcionamiento en la electrónica digital para marcar el tiempo. La invención, en 1956, del reloj digital supuso una gran revolución en el campo de la relojería porque se consiguió fabricar relojes mucho más baratos y precisos que los de funcionamiento mecánico. Para representar la hora, muchos relojes digitales usan los siete segmentos LED, VFD o LCD, para formar cada uno de los números. Estos relojes también incluyen otros elementos, para indicar si la hora es por la mañana AM o por la tarde PM, así como si está activada la alarma y a qué hora está programada. b) Diseño: 1. Empezaremos diseñando el temporizador con un 555 configurado de modo astable:

Formulas obtenidas por el datashett: 𝑇 = 𝑡1 + 𝑡2 𝑡1 = 0.693 ∗ (𝑅4 + 𝑅5) ∗ 𝐶1

𝑡2 = 0.693 ∗ 𝑅5 ∗ 𝐶1 El 𝑡1 es el tiempo que permanece en el estado de nivel alto (5 volt), el t2 es el tiempo que permanecerá en el estado de nivel bajo (0 volt). 𝑡1 = 0.693 ∗ (1𝑘 + 15.3𝑘) ∗ 47𝑢𝐹 = 0.53𝑠 𝑡2 = 0.693 ∗ (15.3𝑘) ∗ 47𝑢𝐹 = 0.48𝑠 𝑇 = 0.53𝑠 + 0.48𝑠 ≅ 1𝑠 2. Ahora diseñaremos el minutero La condición es: Debe contar de 0 hasta 59. Utilizaremos la misma lógica que el contador para el segundero. En este caso la entrada de CLK del flip flop de menor peso, viene de la salida del NAND del contador de la decena del SEGUNDERO. Usamos 4 flip flop J-K para el contador de la unidad que debe ser de 0 hasta 9, al usar 4 flip flop obtendremos una cuenta binaria de 0 hasta 15, pero nosotros solo queremos que nos cuente hasta 9, lo que hicimos fue colocar una compuerta NAND en el estado 10, la salida del NAND la mandamos al CLEAR del J-K para que resetee, y l a c u e n ta empieza de nuevo. La entrada del CLK del FLIP FLOP J-K, viene del NAND de la unidad, al usar 3 flip flop obtendremos una cuenta binaria de 0 hasta 7, lo que hicimos fue colocar una compuerta NAND en el estado 6, y la salida de esta compuerta la mandamos al CLEAR, para que la cuenta empiece de nuevo.

Decodificador y Display minutero:

DECENA

UNIDAD

3. Ahora diseñaremos el contador de horas: La condición es: Debe contar de 0 hasta 23. En este caso la entrada de CLK del flip flop de menor peso, viene de la salida del NAND del contador de la decena del MINUTERO. En total usaremos 6 flip flop J-K, 4 flip flop para la unidad y 2 para la decena, para resetear el contador en el número 23, lo que hemos hecho fue usar 2compuertas NAND y 1 compuerta AND, la primera compuerta nand tiene las entradas del estado 10 del contador de unidades, la segunda compuerta nand tiene la entrada del estado 2 de la decena y el estado 4 de la unidad y las entradas de la compuerta and son las salidas de las dos compuertas nand.

Modificación de la hora: Usamos una compuerta X-NOR, trabajamos observando su tabla de verdad.

Una entrada del X-NOR es un estado “1” la otra entrada es la unión de los clear de la decena del minutero. La salida del X-NOR va a la entrada del CLK del flip flop de menor peso de la unidad de la hora. La hora se modifica

presionando el botón, al presionar el botón le mandamos un “0” lógico, entonces a la salía obtenemos un “0” lógico, como sabemos el flip flop J-K cambia de estado en flanco de bajada. c) Simulación:

Pregunta 15: Utilizando ICs. Configurables, diseñar e implementar un circuito que realice lo siguiente:

Para

C2=0 Y C1=0

Funcionamiento: Utilizamos un contador de 4 bits el 74LS190, de la cual una de sus características es tener “Down “y “up”, para su conteo. El integrado cada vez que llegue a su estado máximo “1001” o su estado mínimo “0000”, este por el pin 13 RCO enviara una señal. El pin 13 del integrado 74LS190, estará conectado a la señal de reloj del FF-JK, de la cual sus entradas están en 1, la salida será la negación del estado anterior. Con este sistema hará que el contador cambie de función “Down” y “up”. PARA C2=0 Y C1=1

Funcionamiento: En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B siempre se va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y así sucesivamente hasta obtener nuestra secuencia deseada. PARA C2=1 Y C1=0

Funcionamiento: En este circuito usamos dos contadores (74LS190) en el cual el 2do contador va a contar de 0 a 9, después que llegue a 9 la pata 12(TC) de dicho contador se conecta a la entrada del CLOCK del 1er contador que al estar en modo Up va a contar y a su misma vez mediante compuertas OR y NOT

hacemos un circuito tal que cuando llegue a 9 mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como registro y va a salir lo que está en la entrada.

Pregunta 16: Utilizando ICs. Configurables, diseñar e implementar un circuito que realice lo siguiente:

Para

C2=0 Y C1=0

Funcionamiento: En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 y una vez que llega al máximo o mínimo valor da un pulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la señal de un FF-JK que está en estado de memoria (J=1 y K=1), el cual va hacer que el contador que estaba en Up al inicio cambie a Down y así sucesivamente. Para

C2=0 Y C1=1

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar de 0 a 15, después que llegue a 15 la pata 12(TC) de dicho contador se conecta a la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como registro y va a salir lo que está en la entrada o sea lo que te genere el 1er contador. Para

C2=1 Y C1=0

Funcionamiento:

En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B siempre se va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y así sucesivamente hasta obtener nuestra secuencia deseada.

Pregunta 17: Diseñe la unidad de control de una máquina de dulces operada por monedas. El dulce cuesta 20 centavos y la maquina acepta monedas de 5 y 10 centavos. Hay que devolver cambio si se depositan más de 20 centavos. No se pueden depositar más de 25 centavos en una sola compra, por tanto, al máximo cambio es una moneda de 5 centavos. Desarrollar: a) Análisis del problema b) Mapa de estados c) Circuito Diseñado d) Diagrama de Flujo e) Implementación del Sistema Utilizamos el FF tipo “D” los cual está en su modo contador, de tal manera que al recibir monedas, estas vayan incrementando la cantidad de monedas que ingresan, con tal fin y con el objetivo de simplificar los valores, asignamos a cada cantidad de monedas un número en binario tal que así: Cantidad de monedas de 5 centavos: 𝐴2 𝐴1 𝐴0 c

𝐴2

𝐴1

𝐴0

0

0

0

0

1

0

0

1

2

0

1

0

3

0

1

1

4

1

0

0

5

1

0

1

Cantidad de monedas de 10 centavos: 𝐵1 𝐵0 c

𝐵1

𝐵0

0

0

0

1

0

1

2

1

0

Se le asigno estos valores a cada moneda, por el hecho que debe ver un límite al ingresar las monedas de 25centavos. Con esta observación se debe adicionar un bloqueo para que no permita ingresar una cantidad después de los 25 centavos. Con esto deshabilite las entradas A y B, para su desarrollo de la operación.

Circuito con la entrada A y salida 𝐴2 𝐴1 𝐴0

Circuito con la entrada B y salida 𝐵1 𝐵0 Estas entradas (𝐴2 𝐴1 𝐴0y 𝐵1 𝐵0 ) estarán reunidas en un conjunto de 5 bits para poder crear un arreglo de circuitos secuenciales, tal que pueda darnos una salida C (accionamiento para expulsar el caramelo), V (accionamiento para expulsar el vuelto, en este caso es únicamente de 1 moneda de 5 centavos), B5 (Bloquear en ingreso de más monedas de 5 centavos) y B10 (Bloquear en ingreso de monedas de 10 centavos), entonces planteamos el mapa de estados: A

B

SALIDAS

𝑨𝟐

𝑨𝟏

𝑨𝟎

𝑩𝟏

𝑩𝟏

C

V

𝑩𝟓

𝑩𝟏𝟎

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

1

0

0

1

0

0

0

1

1

X

X

X

X

0

0

1

0

0

0

0

0

0

0

0

1

0

1

0

0

0

0

0

0

1

1

0

1

1

1

1

0

0

1

1

1

X

X

X

X

0

1

0

0

0

0

0

0

0

0

1

0

0

1

1

0

0

1

0

1

0

1

0

X

X

X

X

0

1

0

1

1

X

X

X

X

0

1

1

0

0

0

0

0

0

0

1

1

0

1

1

1

1

1

0

1

1

1

0

X

X

X

X

0

1

1

1

1

X

X

X

X

1

0

0

0

0

1

0

0

1

1

0

0

0

1

X

X

X

X

1

0

0

1

0

X

X

X

X

1

0

0

1

1

X

X

X

X

1

0

1

0

0

1

1

1

1

Del mapa de estado obtenemos: C = A2 + B1 + A1.B0 V = A0. (A2 + A1.B0 + B1) B5 = C, B10 = V

Circuito secuencial para generación de salidas

Circuito completo de la unidad de control Pregunta 18: Utilizando IC contadores diseñar un circuito para determinar la secuencia Siguiente: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0 1, 2, 3, 4, 5, 6, 7, 8, 9, 8, 7, 6, 5, 4, 3, 2, 1 2, 3, 4, 5, 6, 7, 8, 9, 8, 7, 6, 5, 4, 3, 2 ……… 8, 9, 8 9

El circuito funciona de la siguiente manera:   



El primer CI 74193 llegue a 15 (1111) nos va a mandar una señal por medio de la compuerta nand de 4 entradas que están conectadas a su salida del contador y esta a su vez a la compuerta or esta señal se invierte. Esta señal llega un pulso al flip flop JK y como el J y el K están conectados a “1” lógico van a cambiar sus salidas del flip flop y esto va a ser que se vuelva el contador a Down gracias a las compuertas and. Para que el contador no comience siempre de cero y vaya aumentando progresivamente del número que comienza se usó el segundo CI 74193 que cada vez que el primer contador llegue a 15 (1111) le van a mandar una señal de clock y va a contar y las salidas de los 2 contadores se van a comparar. Cuando sean iguales se manda un pulso de clock al flip flop y este va a ser que el primer contador cuente a partir del número que aparece en el segundo contador y termine en ese mismo número.

Pregunta 19: Diseñar un sistema digital para controlar el motor de apertura de una puerta “M”. para que se abra (M=01), se cierre (M=10) o se quede quieta. Antes de la puerta hay un detector de personas (D), además la puerta dispone detector de abierto (A) o cerrado (C). Si pasa una persona (D=1) la puerta computaría un ciclo de apertura-cierre. Si durante el cierre aparece una persona, la puerta volverá a abrirse. Si al alcanzar la apertura siguiera pasando personas, la puerta quedaría abierta. Desarrollar: a) Análisis. Resolveremos el problema mediante diagrama de flujo usando ff-D. Para ello primero que todo asignaremos variables a los diferentes estados. Además por conveniencia agregaremos un estado más, al que llamaremos “INCOMPATIBLE”.

𝑀 𝑞𝑢𝑖𝑒𝑡𝑜 ⇒ 𝑆0 : 00 𝑀 𝑎𝑏𝑖𝑒𝑟𝑡𝑜 ⇒ 𝑆1 : 01 𝑀 𝑐𝑒𝑟𝑟𝑎𝑑𝑜 ⇒ 𝑆2 : 10 𝑀 INCOMPATIBLE ⇒ 𝑆3 : 11 𝐴 𝑎𝑐𝑡𝑖𝑣𝑎𝑑𝑜 ⟹ 𝑌 = 1 𝐶 𝑎𝑐𝑡𝑖𝑣𝑎𝑑𝑜 ⟹ 𝑌 = 0 b) Diagrama de bloques.

Detector de personas (D)

Sistema controlador del motor de apertura de la puerta “M”

Detector de abierto (A) o cerrado (C)

c) Diseño del sistema. 

Diagrama de flujo:

0⁄ 0 0,1⁄ 0

Sea: 𝑫⁄ 𝒀

𝑺𝟐 0⁄ 0

1⁄ 1 0⁄ 0

𝑺𝟎 1⁄ 1 

𝑺𝟏

1⁄ 1

Tabla de estados: E.I.

D

E.F.

Y

𝑺𝟎

0

𝑺𝟐

0

𝑺𝟎

1

𝑺𝟎

1

𝑺𝟏

0

𝑺𝟐

0

𝑺𝟏

1

𝑺𝟎

1

𝑺𝟐

0

𝑺𝟐

0

𝑺𝟐

1

𝑺𝟏

1

𝑺𝟐





𝑺𝟑

0

𝑺𝟐

0

𝑺𝟑

1

𝑺𝟐

0

Tabla de operación: 𝑸𝟏𝒏

𝑸𝟎𝒏

D

𝑸𝟏𝒏+𝟏

𝑸𝟎𝒏+𝟏

Y

𝑫𝟏

𝑫𝟎

0

0

0

1

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

1

0

0

1

0

0

1

1

0

0

1

0

0

1

0

0

1

0

0

1

0

1

0

1

0

1

1

0

1

1

1

0

1

1

0

1

1

1

1

1

1

1

0

1

1

Karnaugh: -

Para Y: 𝑄0𝑛 . D 𝑄1𝑛

0

1

1

0

0

1

0

0

̅̅̅̅̅ ̅̅̅̅̅ 𝑌 = 𝐷(𝑄0 𝑛 + 𝑄1𝑛 ) -

Para D1: 𝑄0𝑛 . D 𝑄1𝑛

1

1

1

1

0

1

1

0

̅ + 𝑄0𝑛 + 𝑄1𝑛 𝐷1 = 𝐷

-

Para D2::

𝑄0𝑛 . D 𝑄1𝑛

0

0

1

0

0

0

1

1

𝐷2 = 𝑄1𝑛 (𝑄0𝑛 + 𝐷) d) Circuito final: 𝑄1 𝑄0

Y

D

e) Explicar funcionamiento: El sistema se basa en tres estados presentes mas uno incompatible puesto a nuestra conveniencia. Al ser 4estados en total hacemos uso de dos ff-D, manualmente cambiamos el valor del sensor de personas “D” lo que hara variar los estados y se presentara la salida “Y” para ambos sensores (A y C).

Pregunta 20: Se quiere diseñar un flip-flop cuya entrada Y opere como entrada de tipo D o de tipo T en función del valor lógico de la entrada de selección X (0 tipo D, 1 tipo T). a) Indicar la tabla de operación y encontrar la ecuación característica del flip-flop. Construir un clocked-latch (reloj activo alto) tomando como base un latch S-R NAND.

X

Y

𝑸𝒏

𝑸𝒏+𝟏

0

0

0

0

0

0

1

0

0

1

0

1

0

1

1

1

1

0

0

0

1

0

1

1

1

1

0

1

1

1

1

0

𝑌. 𝑄𝑛 0

0

1

1

0

1

0

1

X

Entonces la ecuación característica del flip-flop es: ̅̅̅̅ ̅ ̅ 𝑄𝑛+1 = 𝑌𝑄 𝑛 + 𝑋𝑌 + 𝑋𝑌 𝑄𝑛 Para construir el clocked-latch usamos la tabla de excitación del latch S-R. 𝑸𝒏

𝑸𝒏+𝟏

𝑺

𝑹

0

0

0

x

0

1

1

1

1

0

0

0

1

1

x

1

Completamos con la tabla de operación:

X

Y

𝑸𝒏

𝑸𝒏+𝟏

S

R

0

0

0

0

0

x

0

0

1

0

0

1

0

1

0

1

1

0

0

1

1

1

x

0

1

0

0

0

0

x

1

0

1

1

x

0

1

1

0

1

1

0

1

1

1

0

0

1

Para S: 𝑌. 𝑄𝑛 0

0

x

1

0

x

0

1

X ̅̅̅̅ → 𝑆 = 𝑌𝑄 𝑛 Para R: 𝑌. 𝑄𝑛 x

1

0

0

x

0

1

0

X → 𝑋̅𝑌̅ + 𝑋𝑌𝑄𝑛 Construimos el circuito:

Latch R-S NAND

b) Dadas las siguientes formas de onda indicar los valores que toman del clocked-latch del apartado (a). Hay que suponer que inicialmente el flip-flop tiene cargado el nivel lógico 0.