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Unidad 2: Paso 3 - Diseña circuitos combinacionales de forma correcta, a

través del uso apropiado de los conceptos básicos y utilizando VHDL (Parte infividual)

Presentado por: Francisco Javier Chávez Flórez Código: 1080262056

Grupo 243004_33 Curso ELECTRONICA DIGITAL Tutor: Mario Ricardo Arbulu

Universidad Nacional Abierta y a Distancia UNAD Escuela de Ciencias Básicas, Tecnología e Ingeniería -ECBTI Octubre 2017

Actividades: 1. Describa en VDHL un multiplexor 8 a 1. Las líneas de entrada del multiplexor tienen 7 bits cada una. El diseño debe contener:

Resumen de la descripcion en vhdl ---------------------------------------------------------------------------------- Company: UNAD -- Engineer: FRANCISCO JAVIER CHAVEZ FLOREZ -- Create Date: 15.10.2017 07:22:34 --------------------------------------------------------------------------------library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity multiplexor8a1 is Port ( E0 : in STD_LOGIC_VECTOR (6 downto 0); E1 : in STD_LOGIC_VECTOR (6 downto 0); E2 : in STD_LOGIC_VECTOR (6 downto 0); E3 : in STD_LOGIC_VECTOR (6 downto 0); E4 : in STD_LOGIC_VECTOR (6 downto 0); E5 : in STD_LOGIC_VECTOR (6 downto 0); E6 : in STD_LOGIC_VECTOR (6 downto 0); E7 : in STD_LOGIC_VECTOR (6 downto 0); SELECTOR : in STD_LOGIC_VECTOR (3 downto 0); SALIDA : out STD_LOGIC_VECTOR (6 downto 0)); end multiplexor8a1; architecture Behavioral of multiplexor8a1 is begin with SELECTOR select SALIDA '0'); 0) := (others => '0'); 0) := (others => '0'); 0) := (others => '0'); 0) := (others => '0'); 0) := (others => '0'); 0) := (others => '0'); 0) := (others => '0'); downto 0) := (others => '0');

-- Señales de salidas signal SALIDA : std_logic_vector(6 downto 0) begin UO: multiplexor8a1 Port map ( E0 => E0, E1 => E1, E2 => E2, E3 => E3, E4 => E4, E5 => E5, E6 => E6, E7 => E7, SELECTOR => SELECTOR, SALIDA => SALIDA ); process begin --- Estímulos de la simulación wait for 100 ns; E0