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UNIVERSIDAD DEL VALLE EXAMEN PREVIO Estudiante: Marcelo W. Huanca Arancibia Carrera: I.E.L

Asignatura: SISTEMAS DIGITALES 2

Docente: ING. RAUL BALDERRAMA Practica N°: 8

Fecha: 01/ 06 / 2020 Grupo: A

Laboratorio:

Título de Practica: Diseño combinacional FPGA-VHDL

Firma Estudiante:

Firma docente: DISEÑO COMBINACIONAL FPGA-VDHL

1. CONOCIMIENTO TEORICO REQUERIDO

• El estudiante deberá tener conocimientos del manejo de los Programas Quartus II y ModelSim, Manual de usuario de la tarjeta CoreEP4C6E6. 2. COMPETENCIAS Al final de la práctica el estudiante: • Pondrá en práctica las distintas técnicas de descripción en VHDL mediante tres ejemplos, configurando la tarjeta CoreEP4C6E6, como un decodificador de BCD a 7 segmentos ,un multiplexor de 8x1 y un decodificador de 3x8. 3. MATERIALES, INSUMOSY EQUIPOS MATERIALES Y EQUIPOS Item

1

Denominación Computador personal con Programas Quartus II y ModelSim

Cantida d

1

Unidad

pza.

Observaciones La práctica es para 1 grupo de 2 estudiantes, la capacidad del Laboratorio es de 10 grupos

INSUMOS Item

Denominación

Cantida d

Unidad

1

Bread Board

1

pza.

2

Tarjeta CoreEP4C6E6

1

pza.

Observaciones La práctica es para 1 grupo de 2 estudiantes, la capacidad del Laboratorio

es de 10 grupos 4. TECNICA O PROCEDIMIENTO Parte 4.1 Desarrolle una descripción en VHDL para que un display de 7 segmentos de cátodo común conectado a la tarjeta CoreEP4C6E6 muestre los valores binarios representados por cuatro interruptores (dip switch). --Introduccion a HDL, VERILOG Y VHDL

--Marcelo W. Huanca Arancibia --Laboratorio 8 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity trabajo1 is port(A: in std_logic_vector(3 downto 0); Q:out std_logic_vector (6 downto 0)); end trabajo1;

architecture dataflow of trabajo1 is begin process(A) begin if(A="0000")then Q(0)