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• Jonathan Chafloque Tasayco

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20-6-2019

Laboratorio N° 05

ALUMNO:

. 

CHAFLOQUE TASAYCO JESUS

.

PROFESOR:

.

CURSO:

ALARCÓN MATUTTI, RUBÉN

CIRCUITOS DIGITALES.

UNMSM

17190168

Dedicatoria: A nuestros familiares y compañeros por brindarnos todo su apoyo y nuestros profesores por sus enseñanzas formándonos como futuros profesionales.

Pregunta A Usando multiplexores CI74151 y algunas puertas adicionales, diseñar un multiplexor 64 a 1. Se pide:  Resumen de la hoja de datos técnicos del CI. Buscar en internet su data sheet. Entender su funcionamiento lógico.  Simular el equivalente lógico del CI y definirlo como símbolo. Incluir el pin VCC y GND con la misma distribución de pines del data sheet. 

Mostar el conexionado y simular el diseño usando el símbolo de CI. El conexionado debe ser tal como se haría en un protoboard real.

a. Resumen de Datasheet

b. Equivalente lógico del CI 74151 Tabla de verdad: I7 0 0 0 0 0 0 0 1

I6 0 0 0 0 0 0 1 0

I5 0 0 0 0 0 1 0 0

I4 0 0 0 0 1 0 0 0

I3 0 0 0 1 0 0 0 0

I2 0 0 1 0 0 0 0 0

I1 0 1 0 0 0 0 0 0

I0 1 0 0 0 0 0 0 0

S2 0 0 0 0 1 1 1 1

S1 0 0 1 1 0 0 1 1

S0 0 1 0 1 0 1 0 1

Z 1 1 1 1 1 1 1 1

c. Diseño del multiplexor 64 a 1

Pregunta B Usando decodificadores CI74138 y algunas puertas adicionales, diseñar un circuito decodificador 5 a 32. Se pide:  Resumen de la hoja de datos técnicos del CI. Buscar en internet su data sheet. Entender su funcionamiento lógico.  Simular el equivalente lógico del CI y definirlo como símbolo. Incluir el pin VCC y GND con la misma distribución de pines del data sheet.  Mostar el conexionado y simular el diseño usando el símbolo de CI. El conexionado debe ser tal como se haría en un protoboard real.

a. Resumen de Datasheet

b. Equivalente lógico del CI 74151 Tabla de verdad: E3 0 0 0 0 0 0 0 0

E2 0 0 0 0 0 0 0 0

E1 1 1 1 1 1 1 1 1

A2 0 0 0 0 1 1 1 1

A1 0 0 1 1 0 0 1 1

A0 0 1 0 1 0 1 0 1

̅̅̅̅ 𝑶𝟕 0 0 0 0 0 0 0 1

c. Diseño del decodificador 5 a 32

̅̅̅̅ 𝑶𝟔 0 0 0 0 0 0 1 0

̅̅̅̅ 𝑶𝟓 0 0 0 0 0 1 0 0

̅̅̅̅ 𝑶𝟒 0 0 0 0 1 0 0 0

̅̅̅̅ 𝑶𝟑 0 0 0 1 0 0 0 0

̅̅̅̅ 𝑶𝟐 0 0 1 0 0 0 0 0

̅̅̅̅ 𝑶𝟏 0 1 0 0 0 0 0 0

̅̅̅̅ 𝑶𝟎 1 0 0 0 0 0 0 0

PREGUNTA F Dada la función: 𝐹(𝐴, 𝐵, 𝐶, 𝐷, 𝐸) = ∑ 𝑚(7,8,12,13,14,19,23,24,27,29,30) + 𝑟(1,10,17,26,28,31)

Diseñe la función minimizada de F mediante un MUX y puertas simples. Utilice un MUX de 3 entradas de control (A, B, C). D’E’ A’B’C’ A’B’C A’BC A’BC’ AB’C’ AB’C ABC ABC’

D’E X

DE

DE’

1 1 1

1 X

X 1

1

1 X 1 1 X 1

1 X

Agrupamos:

A

B

C

F

0

0

0

0

0

0

1

DE

0

1

0

E’

0

1

1

E’+D’

1

0

0

DE

1

0

1

DE

1

1

0

E’+D

1

1

1

D’

F=BE’+BCD’+ADE+B’CDE

PREGUNTA F Diseñe un codificador de prioridad de 4 entradas activas en nivel bajo y una salida para indicar que no hay entrada activa, como se muestra en la figura. 

TABLA DE VERDAD:



ESQUEMAS:

a. Diseño: Llamaremos a i0, i1, i2 e i3 como señales para las cuales se cumplen: ̅̅̅0 𝑖0 = 𝐸 𝑖1 = 𝐸0 . ̅̅̅ 𝐸1 ̅̅̅2 𝑖2 = 𝐸0 . 𝐸1 . 𝐸 ̅̅̅3 𝑖3 = 𝐸0 . 𝐸1 . 𝐸2 . 𝐸 De donde se cumple lo siguiente: ̅̅̅2 + 𝐸 ̅̅̅3 ) 𝐴1 = 𝑖2 + 𝑖3 = 𝐸0 . 𝐸1 . (𝐸 ̅̅̅1 + 𝐸2 . 𝐸 ̅̅̅3 ) 𝐴0 = 𝑖1 + 𝑖3 = 𝐸0 . (𝐸 Mientras que la salida Y: 𝑌 = 𝐸0 . 𝐸1 . 𝐸2 . 𝐸3

b. diseño en DSCH

c. Diseño en VHDL

PREGUNTA H Implementar el circuito dado y hallar la expresión booleana de la salida F en función de las entradas (x, y, z1, z0): 

ESQUEMA:

a. Análisis: TABLA DE VERDAD: Z1

Z0

F

0

0

W0=XY’+X’Y

0

1

W1=X+Y

1

0

W2=(XY)’

1

1

W3=Y

Desarrollamos el circuito mostrado incluyendo el multiplexor de 4 a 1

Del circuito que se muestra, desarrollamos la función Booleana a=(𝑥 ⊕ 𝑦). 𝑧̅1 . 𝑧̅0 b= (𝑥 + 𝑦). 𝑧̅1 . 𝑧0 c=(𝑥. ̅̅̅̅̅). 𝑦 𝑧1 . 𝑧̅0 d=𝑦̅. 𝑧1 . 𝑧0 F= a + b+ c+ d Función booleana: 𝐹 = (𝑥 ⊕ 𝑦). 𝑧̅1 . 𝑧̅0 + (𝑥 + 𝑦). 𝑧̅1 . 𝑧0 + (𝑥. ̅̅̅̅̅). 𝑦 𝑧1 . 𝑧̅0 + 𝑦̅. 𝑧1 . 𝑧0

Diseño en VHDL