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• Lucía Cachuan

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REGISTROS, MEMORIAS Y HERRAMIENTAS MAX PLUS II 1. Realizar un circuito combinacional secuencial que realice la siguiente función : Dada una memoria EPROM 2732, grabada con los números hexadecimales: 3A, 62, 53, 10, 13, 14, 77, 55, 51, 61, 71, 33, 43, 1F, 0F, 7F. El circuito debe detectar los números con paridad par y convertirlos a paridad impar. Luego esta información escribirla en una memoria RAM estática 6116. Solución: EPROM/RAM Bus Dirección 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Bus de Datos Hexadecimal 3A 62 53 10 13 14 77 55 51 61 71 33 43 1F 0F 7F

EPROM Bus de Datos Binario 00111010 01100010 01010011 00010000 00010011 00010100 01110111 01010101 01010001 01100001 01110001 00110011 01000011 00011111 00001111 01111111

Paridad 0 1 0 1 1 0 0 0 1 1 0 0 1 1 0 1

RAM Bus de Datos Impares 10111010 01100010 11010011 00010000 00010011 10010100 11110111 11010101 01010001 01100001 11110001 10110011 01000011 00011111 10001111 01111111

Para grabar los números hexadecimales dados en la memoria EPROM utilizamos el software Max Loader manera con los valores de la tabla de la siguiente:

Como se ve en cada dirección un byte en la memoria solo se usa 16 Bytes del total de la memoria EPROM 2732 esto se observa en la simulación lo correcto de nuestra escritura de los datos de la tabla:

Ahora con este circuito dado:

Se hallara la paridad de los Bytes de los 16 esto en la tabla cuando es 0 es par y cuando es 1 es impar ahora debemos tener en cuenta que solo se usa en todos los 16 bytes solo 7 bits el bit 8 el más significativo no se usa, usaremos eso para convertir el Byte par a uno impar y después esto llevar a la RAM.

Este pequeño circuito nos permite convertir ese bit más significativo para que el byte se convierta en impar y si es impar no suceda algún cambio. Esto es lo que se obtiene en la memoria RAM 6116 en la simulación:

Vemos de esto se almacenan valores de paridad impar en la memoria RAM. 2.

3. Diseñar e implementar en el laboratorio el circuito mostrado en bloques, a fin de intercambiar información entre registros. Todos los registros son de 4 bits.

Solución:

4. Diseñar un reloj de ajedrez que cumpla con las siguientes condiciones: a) Marca el tiempo total de juego. b) Tiempo de jugada empleado por cada jugador. c) Interruptor on/off, para inicialización del sistema.

d) Reseteador general. e) Interruptor con las siguientes posiciones: Termino de jugada del jugador A y termino de jugada del jugador B. Solución: Planteamos el diseño del circuito mediante su descripción funcional en VHDL

Resultados de la Simulacion:

5. Utilizando la herramienta Quartus, diseñar un contador binario de 4 bits utilizando FF J-K con carga en paralelo, que cumpla con la siguiente tabla de funcionamiento: RELOJ s s s s Solución:

LIMPIEZA 0 0 0 1

CARGA 0 0 1 X

INCREMENTO 0 1 X X

OPERACIÓN Sin cambio Incremento en 1 Entradas de carga Limpieza de salida