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SISTEMAS DIGITALES

UTPL

UNIVERSIDAD TECNICA PARTICULAR DE LOJA ELECTRÓNICA Y TELECOMUNICACIONES SISTEMAS DIGITALES Integrantes: Maritza Chalan y María Sánchez Fecha: 15/09/2017 PRÁCTICA: DESARROLLO DE RELOJ DIGITAL EN VHDL

OBJETIVO: Aprender el manejo de la descripción por comportamiento de varios bloques funcionales dentro del lenguaje VHDL ESPECIFICACIONES: Se requiere el diseño y construcción de un reloj digital que cuente las horas, minutos y segundos. La siguiente figura muestra el diagrama del bloque de éste sistema.

Fig. 1 Diagrama de b loques en VHDL del reloj digital.

CODIGO DEL RELOJ DIGITAL EN VHDL:

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL;

RELOJ DIGITAL

SISTEMAS DIGITALES use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all;

entity reloj is port ( clk

: in std_logic;

rst

: in std_logic;

segundos_LSB : inout std_logic_vector(3 downto 0); segundos_MSB : inout std_logic_vector(3 downto 0); minutos_LSB : inout std_logic_vector(3 downto 0); minutos_MSB : inout std_logic_vector(3 downto 0); horas_LSB

: inout std_logic_vector(3 downto 0);

horas_MSB

: inout std_logic_vector(3 downto 0)

); end entity reloj;

architecture Behavioral of reloj is

signal contador : integer range 0 to 33554432;-- 25 bits signal clk_1hz : std_logic;

begin

-- proceso para conseguir una señal de 1HZ a partir de una señal "clk" de 50MHz

CLK_1HZ_PROC : process(clk, rst) is begin if (rst = '1') then

RELOJ DIGITAL

UTPL

SISTEMAS DIGITALES contador