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• Rodrigo R. Acarapi

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DISEÑO E IMPLEMENTACIÓN DE UN CONVERTIDOR ANALÓGICO DIGITAL MEDIANTE UN REGISTRO DE APROXIMACIONES SUCESIVAS EN TÉCNICAS DE MICROELECTRÓNICA

ANDRÉS FELIPE SIERRA VALLEJO

PONTIFICIA UNIVERSIDAD JAVERIANA FACULTAD DE INGENIERÍA DEPARTAMENTO DE ELECTRÓNICA BOGOTÁ D.C 2013 1

DISEÑO E IMPLEMENTACIÓN DE UN CONVERTIDOR ANALÓGICO DIGITAL MEDIANTE UN REGISTRO DE APROXIMACIONES SUCESIVAS EN TÉCNICAS DE MICROELECTRÓNICA

ANDRÉS FELIPE SIERRA VALLEJO

TRABAJO DE GRADO PARA OPTAR POR EL TITULO DE INGENIERO ELECTRÓNICO

DIRECTORES ING. GERMAN YAMHURE KATTAH Msc. ING JORGE ANDRÉS GARCÍA PhD.

PONTIFICIA UNIVERSIDAD JAVERIANA FACULTAD DE INGENIERÍA DEPARTAMENTO DE ELECTRÓNICA BOGOTÁ D.C 2013 2

PONTIFICIA UNIVERSIDAD JAVERIANA FACULTAD DE INGENIERÍA CARRERA DE INGENIERÍA ELECTRÓNICA

RECTOR MAGNÍFICO: JOAQUÍN EMILIO SÁNCHEZ GARCÍA, S.J. DECANO ACADÉMICO: Ing. JORGE LUIS SÁNCHEZ TÉLLEZ Msc. DECANO DEL MEDIO UNIVERSITARIO: P. SERGIO BERNAL RESTREPO, S.J. DIRECTOR DE CARRERA: Ing. JAIRO ALBERTO HURTADO LONDOÑO PhD. DIRECTOR DE DEPARTAMENTO Ing. FRANCISCO VIVEROS. DIRECTOR DEL PROYECTO: Ing. GERMAN YAMHURE KATTAH Msc. DIRECTOR DEL PROYECTO Ing JORGE ANDRES GARCÍA LÓPEZ PhD.

3

ARTÍCULO 23 DE LA RESOLUCIÓN No. 13 DE JUNIO DE 1946 "La universidad no se hace responsable de los conceptos emitidos por sus alumnos en sus proyectos de grado. Sólo velará porque no se publique nada contrario al dogma y la moral católica y porque los trabajos no contengan ataques o polémicas puramente personales. Antes bien, que se vea en ellos el anhelo de buscar la verdad y la justicia".

Artículo 23 de la Resolución No. 13, del 6 de julio de 1946, por la cual se reglamenta lo concerniente a Tesis y Exámenes de Grado en la Pontificia Universidad Javeriana

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TABLA DE CONTENIDO INTRODUCCIÓN .......................................................................................................................................10 I.

MARCO TEÓRICO .............................................................................................................................12 1.

CONCEPTOS BÁSICOS DE CONVERTIDORES ANALÓGICOS-DIGITALES .......................12 1.1.

Parámetros básicos. ..................................................................................................................12

1.2.

Error de Cuantización (

1.3.

No linealidad Diferencial (DNL Differential Nonlinearity) .....................................................13

1.4.

No linealidad Integral (ILN Integral Nonlinearity) ..................................................................14

1.5.

Relación Señal a Ruido (SNR Signal to Noise Ratio) ..............................................................14

) ......................................................................................................13

2. DESCRIPCIÓN GENERAL DE UN CONVERTIDOR ANALÓGICO DIGITAL POR APROXIMACIONES SUCESIVAS .......................................................................................................15

II.

2.1

Arquitectura general .................................................................................................................15

2.2

Registro de corrimiento y SAR (Lógica SAR) .........................................................................16

2.3

Comparador ..............................................................................................................................17

2.4

DAC (Convertidor Digital Analógico) .....................................................................................18

2.5

Circuito de Sample and Hold ...................................................................................................18

2.6

Generación de reloj ..................................................................................................................18

ESPECIFICACIONES .........................................................................................................................19 3.

ESPECIFICACIONES Y TECNOLOGÍA UTILIZADA. ...............................................................19

4.

SOLUCIÓN PROPUESTA – DIAGRAMA EN BLOQUES ..........................................................19

III. 5.

6.

DESARROLLOS .............................................................................................................................20 SIMULACIÓN DE ALTO NIVEL ..................................................................................................20 5.1

Comparador ..............................................................................................................................20

5.2

DAC .........................................................................................................................................20

5.3

SAR y Control ..........................................................................................................................26

5.4

Generación de Reloj. ................................................................................................................27

5.5

DataOut ....................................................................................................................................27

5.6

Resultados de simulación de alto nivel ....................................................................................28

DISEÑO DEL CONVERTIDOR EN CMOS DE 0.6 um. ...............................................................31 6.1

Comparador ..............................................................................................................................31

6.2

DAC .........................................................................................................................................34

6.3

SAR y Control ..........................................................................................................................39

6.4

Generación de Reloj .................................................................................................................41

6.5

Data Out ...................................................................................................................................46

6.6

Simulación analógica Pre-Layout del sistema completo. .........................................................47 5

IV. 7.

V.

6.7

Simulación de señal mixta pre-layout del sistema completo....................................................48

6.8

Layout de los bloques del convertidor. ....................................................................................53

6.9

Simulación con componentes parásitos de los bloques analógicos del convertidor .................61

6.10

Resultados de simulación mixta del sistema completo con componentes parásitos. ...............63

ANÁLISIS DE RESULTADOS ......................................................................................................64 ANÁLISIS........................................................................................................................................64 7.1

Comparador ..............................................................................................................................64

7.2

Generación de reloj ..................................................................................................................65

7.3

Sistema completo .....................................................................................................................66

CONCLUSIONES ...............................................................................................................................69

BIBLIOGRAFÍA..........................................................................................................................................70 ANEXOS......................................................................................................................................................71

6

LISTA DE FIGURAS Figura 1. Diagrama básico de entradas y salidas de un ADC [3] .................................................................12 Figura 2. (a) Función de transferencia de un ADC ideal de 3 bits. (b) Error de cuantización centrado en 0. [3] .................................................................................................................................................................13 Figura 3. DNL para un ADC de 3 bits. [3] ...................................................................................................14 Figura 4. INL para un ADC de 3 bits. [3] ....................................................................................................14 Figura 5. Arquitectura general de un ADC SAR..........................................................................................15 Figura 6. Logica SAR Tipo I [4] ..................................................................................................................16 Figura 7. Logica SAR Tipo 2 [4] .................................................................................................................17 Figura 8. Símbolo esquemático de un comparador. [3] ...............................................................................17 Figura 9. Esquemático de un comparador dinámico básico. [2] ..................................................................17 Figura 10a. DAC implementado con fuentes de corriente con pesos binarios. [3] b) DAC Implementado con Resistencias.[3]......................................................................................................................................18 Figura 11. Implementación básica de un circuito de Sample and Hold. ......................................................18 Figura 12. Diagrama en bloques de la solución propuesta. ..........................................................................19 Figura 13. DAC por redistribución de carga para N-Bits [3] .......................................................................20 Figura 14. El proceso de redistribución de carga: (a) Muestrear la entrada, cancelación de offset, (b) Voltaje en la placa superior de los condensadores después del muestreo, (c) Circuito equivalente mientras se convierte el MSB, (d) Circuito equivalente mientras se convierte el siguiente bit con el MSB igual a 1. [3] .................................................................................................................................................................21 Figura 15. Arreglo “partido” de condensadores para un DAC de 6 Bits. [3] ...............................................21 Figura 16. Implementación de BOT_Switch. ...............................................................................................24 Figura 17. DAC con redistribución de carga. TOP_Switch (Azul), BOT_Switch (Rojo) ...........................25 Figura 18. Implementación del SAR y Control. ...........................................................................................26 Figura 19. Implementación del registro de salida de carga paralela. ...........................................................28 Figura 20. Convertidor completo con componentes ideales. .......................................................................29 Figura 21. Resultados de simulación para Vin=10mV.................................................................................30 Figura 22. Resultados de simulación para Vin=1.25 V................................................................................30 Figura 23. Resultados de simulación para Vin=2.5 V..................................................................................31 Figura 24. Diagrama de bloques de un comparador. [3] ..............................................................................31 Figura 25. Etapa de preamplificación del comparador. [3] ..........................................................................32 Figura 26. Circuito de decisión del comparador. [3] ....................................................................................32 Figura 27. Etapa de salida del comparador. [3] ............................................................................................32 Figura 28. Implementación del Comparador ................................................................................................33 Figura 29. Formas de onda del comparador. ................................................................................................34 Figura 30. Compuertas y tamaños de las celdas digitales. ...........................................................................38 Figura 31. Señales de control y de salida de Bot_Switch ............................................................................39 Figura 32.Circuito esquemático de un Flip-Flop Master-Slave con Set y Reset..........................................39 Figura 33. Circuito esquemático del SAR y control. ...................................................................................40 Figura 34. Señales de salida de la máquina de control. ................................................................................40 Figura 35. Valor guardado en cada Flip-Flop del SAR, dependiendo de la señal de COMP. .....................41 Figura 36. Tiempos de retardo de una inversora [3]. ...................................................................................42 Figura 37. Grafica IV para hallar la resistencia promedio de un NMOS [3]. ..............................................42 Figura 38. Compuerta inversora y oscilador en anillo. ................................................................................43 Figura 39. Salida del oscilador en anillo con f=713 kHz y ...................................................44 Figura 40. Oscilador en anillo con divisor de frecuencia. ............................................................................44 Figura 41. Señales de salida del oscilador en anillo y del divisor de frecuencia..........................................45 Figura 42. Esquemático del registro de salida DataOut. ..............................................................................46 7

Figura 43. Señales de salida del SAR y registro de salida de DataOut. .......................................................46 Figura 44. Diagrama en bloques del sistema completo. ...............................................................................47 Figura 45. Señales de salida de simulación analógica del convertidor para una entrada rampa de 0 a 2.5 V en pasos de 10 mV .......................................................................................................................................48 Figura 46. Retardos agregados en el SAR....................................................................................................48 Figura 47. Retardos agregados en el Oscilador de anillo. ............................................................................49 Figura 48. Resultados de simulación para una entrada rampa de 0 a 2.5 V en pasos de 1 LSB. .................49 Figura 49. Salida del convertidor para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V ......................................................................................................................................................................50 Figura 50. Voltaje de entrada, salida y error para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V............................................................................................................................................50 Figura 51. Detalle del pico positivo de la señal de entrada, salida y error del convertidor. .........................51 Figura 52. DNL e INL del convertidor para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V ...........................................................................................................................................................51 Figura 53. Parámetros de desempeño obtenidos con el ADC Toolbox. .......................................................52 Figura 54. Layout de la compuerta inversora con carga capacitiva del oscilador en anillo. ........................53 Figura 55. Layout del Oscilador en anillo ....................................................................................................53 Figura 56. Layout del Flip-Flop tipo Data con Set y Reset DFRRSX1 de la librería digital de XFAB.......54 Figura 57. Layout del Oscilador completo. ..................................................................................................54 Figura 58. Layout del comparador ...............................................................................................................55 Figura 59. Layout del bloque Top_Switch. ..................................................................................................56 Figura 60. Layout del Bot_Switch. ..............................................................................................................56 Figura 61. Layout de arreglo de condensadores binarios usando (a) condensadores sencillos (b) condensadores unitarios para minimizar el efecto de undercutting (c) centroide común para minimizar los gradientes del óxido. [3] ...............................................................................................................................57 Figura 62. Layout de la red de condensadores. ............................................................................................58 Figura 63. Layout del SAR y Control. .........................................................................................................59 Figura 64. Layout del registro de salida DataOut. .......................................................................................59 Figura 65. Layout del sistema completo. .....................................................................................................60 Figura 66. Floorplan del circuito completo. .................................................................................................60 Figura 67. Resultados de simulación del bloque CLK con componentes parásitos. ....................................61 Figura 68. Resultados de simulación del comparador con componentes parásitos ......................................62 Figura 69. ENOB para el convertidor pre-layout y post-layout. Izquierda escala logarítmica, derecha escala lineal. .................................................................................................................................................66 Figura 70 SNR para el convertidor pre-layout y post-layout. Izquierda escala logarítmica, derecha escala lineal .............................................................................................................................................................67

8

LISTA DE TABLAS Tabla 1. Especificaciones del diseño............................................................................................................19 Tabla 2. Funcionamiento BOT_Switch con las señales de control. .............................................................23 Tabla 3. Parámetros del comparador ............................................................................................................34 Tabla 4. Resistencia de encendido del NMOS. ............................................................................................34 Tabla 5. Valores de capacitancia de los condensadores del DAC. ...............................................................37 Tabla 6. Señales de control y salida del switch. ...........................................................................................38 Tabla 7. Resumen de los parámetros del oscilador. .....................................................................................45 Tabla 8. Reporte de tiempos de simulación entre el equipo empleado y el servidor de la universidad. ......47 Tabla 9. Tiempos de simulación y mejoras entre equipos y tipos de simulación.........................................49 Tabla 10. Resultados obtenidos del convertidor pre-layout. ........................................................................52 Tabla 11. Valores obtenidos en el bloque CLK con componentes parásitos ...............................................62 Tabla 12. Parámetros obtenidos en el comparador con componentes parásitos. ..........................................62 Tabla 13. Resultados obtenidos del convertidor Post-Layout. .....................................................................63 Tabla 14. Variación de los parámetros de desempeño para el comparador pre-layout y post-layout. .........64 Tabla 15. Comparación de resultados estáticos del convertidor con una frecuencia de muestreo de 1 MHz. ......................................................................................................................................................................65 Tabla 16. Comparación de resultados dinámicos del convertidor con una frecuencia de muestreo de 1 MHz..............................................................................................................................................................65 Tabla 17. Variación de los parámetros del oscilador pre-layout y post-layout. ...........................................65 Tabla 18. Resultados estáticos del convertidor pre-layout y post-layout .....................................................66 Tabla 19. Resultados dinámicos del convertidor pre-layout y post-layout ..................................................66 Tabla 20. Comparación entre los tiempos de simulación de las plataformas de cómputo utilizadas. ..........68

9

INTRODUCCIÓN La creciente necesidad en la industria de poder obtener mediciones de variables analógicas como la temperatura, presión, distancia, etcétera para luego procesar estos datos mediante elementos digitales como microprocesadores o FPGAs ha hecho que los requerimientos de conversión de datos analógicos a datos digitales sean cada vez más rápidas y precisas. Gracias a las tecnologías actuales en el campo de la microelectrónica, el diseño de convertidores analógicos-digitales ha permitiendo alcanzar velocidades en el orden de 10 Ms/ps y precisiones de más de 10 bits [1] necesarias para los distintos tipos de aplicación. Se muestra como caso de estudio en este trabajo de grado el diseño e implementación de un convertidor analógico-digital que pueda ser usado en aplicaciones de baja frecuencia. El primer capítulo de este trabajo pretende empapar al lector de los conceptos básicos de convertidores, así como sus figuras de mérito y errores. Una vez explicados estos conceptos, el capítulo 2 explica el funcionamiento de una arquitectura en particular que utiliza un SAR (Registro de aproximaciones sucesivas) para realizar el proceso de conversión. Este capítulo describe detalladamente el funcionamiento general de la arquitectura SAR así como el funcionamiento interno de cada sub-bloque y algunas formas de implementaciones propuestas por diferentes autores. Los capítulos 3 y 4 describen las especificaciones para el diseño del convertidor así como la solución propuesta para la implementación de este. Para verificar que la arquitectura de la solución planteada funcionara, el capítulo 5 describe la implementación y simulación de alto nivel del convertidor con elementos ideales (compuertas, condensadores e interruptores ideales) y termina mostrando el funcionamiento esperado del convertidor con dichos elementos. El capítulo 6 se divide en dos partes, la primera muestra la implementación a nivel de transistores de cada bloque de la arquitectura y se realiza la simulación individual de cada bloque para verificar que su funcionamiento sea acorde con las especificaciones del sistema completo. Una vez se tienen los resultados necesarios de cada bloque, estos se unen para poder realizar la simulación del sistema completo a nivel de esquemático. La segunda parte de este capítulo muestra la implementación a nivel de layout de cada bloque del convertidor y la simulación de cada bloque analógico con la presencia de las componentes parásitas extraídas en cada layout. Una vez se tienen los layouts de los bloques individuales estos se unen para terminar el layout del sistema completo y se simula, reportando luego los resultados tanto de simulación analógica como de señal mixta con elementos parásitos del sistema completo. Con los resultados obtenidos en los capítulos 6 y 7, se presenta en el capítulo 8 el análisis de estos y se muestran las diferencias entre el circuito esquemático y la implementación real del circuito en VLSI (Very Large Scale Integration) y cómo las componentes parásitas de los elementos afectan el desempeño del convertidor. Este capítulo consigna también la mejora en tiempos de simulación al utilizar 2 diferentes plataformas de cómputo para ilustrar el desempeño que se puede obtener en la reducción de los tiempos de simulación cuando los circuitos resultan ser complejos. Con todo lo anterior se hace una “mirada hacia atrás” del trabajo descrito atrás y se consignan las conclusiones extraídas al finalizar el proyecto. Para realizar este proyecto se utilizaron las herramientas de Diseño Microelectrónico de la Suite de Synopsys® y una librería de uso comercial adquirida recientemente gracias a un acuerdo entre la universidad Javeriana y el fabricante de circuitos integrados XFAB. Debido al uso de esta nueva librería se entregan documentación y video tutoriales que muestran la forma de instalación, manejo, simulaciones etcétera de las diferentes herramientas y la forma de utilización a lo largo del desarrollo del proyecto capitalizando así la experiencia adquirida para el desarrollo de futuros nuevos proyectos 10

Debido a la complejidad del proyecto y a la ventaja de estar en contacto con Intel™, se logró obtener prestada una máquina comercial de última generación Core i7 cuyo precio está alrededor de los 1000 USD, para realizar sobre ella las simulaciones y poder comparar el desempeño entre la plataforma que tiene la universidad y el equipo Core i7 que se utilizó en ciertas simulaciones. Se agradece profundamente el préstamo de este equipo a Intel™, ya que sin este gran parte de este trabajo no se hubiese podido realizar.

11

I.

MARCO TEÓRICO

En este capítulo se describen brevemente los conceptos básicos de convertidores de datos, las figuras de mérito, los errores y el funcionamiento general de un convertidor analógico-digital por medio de aproximaciones sucesivas, así como la descripción de los bloques que conforman este convertidor. 1. CONCEPTOS BÁSICOS DE CONVERTIDORES ANALÓGICOS-DIGITALES Los convertidores de datos analógicos-digitales son circuitos cuya función principal es la de convertir señales analógicas, que son características de la mayoría de fenómenos en el mundo real, en representaciones digitales para después ser utilizadas en procesamiento de información, computo, transmisión de datos y sistemas de control. Se muestra en la Figura 1 un diagrama básico de entradas y salidas de un ADC.

Figura 1. Diagrama básico de entradas y salidas de un ADC [3]

Para evaluar el desempeño de un ADC se han establecido parámetros, errores y especificaciones las cuales se explicarán a continuación. 1.1. Parámetros básicos. La información en forma digital se representa normalmente por niveles de voltaje ajustados arbitrariamente referidos a tierra (GND). Estos niveles pueden tomar 2 valores, 0 o 1 y cada nivel representa un voltaje o corriente definidos en el circuito. Las palabras (WORDS) son grupos de niveles que representan números digitales, estos niveles pueden aparecer en serie o en paralelo. Una agrupación única de niveles digitales se denomina número o código y es asignada a cada nivel de entrada analógico que este cuantizado. A continuación se muestra un código digital típico:

El valor es llamado MSB (Most Significant Bit) mientras que el valor Significant Bit).

es llamado LSB (Least

El número de bits de un convertidor se denota con la letra N y el número máximo de combinaciones que puede tener una palabra (Numero de niveles de cuantización) es . Mediante estos valores se puede encontrar la salida de voltaje máxima que se puede generar a la salida del convertidor, conocido como el Voltaje de escala completa VFS (Full Scale Voltage):

Siendo VREF un valor de voltaje constante, el valor de 1 LSB es definido como:

12

1.2. Error de Cuantización (

)

Como la entrada analógica es una cantidad de con un número infinio de valores posibles (resolución infinita) y la salida del convertidor es un valor discreto, se producirá un error debido a la cuantización. Este error es conocido como error de cuantización Qe que se define como la diferencia entre el valor actual de la entrada analógica y el valor del escalón de salida del convertidor.

Donde el voltaje de salida del escalón se puede calcular como:

Siendo D el valor del código de salida (0 o 1), N el número de bits del convertidor y el voltaje de referencia. Se muestra en la Figura 2 la función de transferencia de un ADC ideal de 3 bits y el error de cuantización asociado a este.

Figura 2. (a) Función de transferencia de un ADC ideal de 3 bits. (b) Error de cuantización centrado en 0. [3]

Idealmente la magnitud de no será mayor que 1 LSB y no será menor que 0. Si el error de cuantización se centra en 0, como máximo podrá valer 1/2 LSB. 1.3. No linealidad Diferencial (DNL Differential Nonlinearity) Se define como la máxima desviación de cambio de 1 LSB en la función de transferencia del convertidor a su valor ideal de 1 LSB. El error de DNL es el valor máximo de DNL a lo largo de todas las entradas y salidas del convertidor. La Figura 3 muestra un ejemplo de DNL para un ADC de 3 bits.

13

Figura 3. DNL para un ADC de 3 bits. [3]

1.4. No linealidad Integral (ILN Integral Nonlinearity) Se define como la máxima desviación de la función de transferencia del convertidor y la línea recta que pasa por los puntos que corresponden al primer y último código del convertidor. La Figura 4 muestra un ejemplo de INL para un ADC de 3 bits.

Figura 4. INL para un ADC de 3 bits. [3]

1.5. Relación Señal a Ruido (SNR Signal to Noise Ratio) La relación Señal a ruido en un ADC representa el mayor valor RMS que puede tener la señal de entrada dividido entre el valor RMS del ruido del convertidor. Se expresa generalmente en dB y se calcula como: (

)

En [3] se demuestra la relación entre el SNR de un ADC y la resolución (número de bits) del convertidor para el caso ideal es:

14

2. DESCRIPCIÓN GENERAL DE UN CONVERTIDOR ANALÓGICO DIGITAL POR APROXIMACIONES SUCESIVAS En este capítulo se describe la arquitectura general y el funcionamiento de un convertidor ADC por medio de aproximaciones sucesivas (SAR Succesive Aproximation Register). 2.1 Arquitectura general De las diferentes arquitecturas de ADCs, la arquitectura SAR permite realizar un diseño de bajo consumo con una velocidad y precisión moderadas y es por esto que es ideal para equipos portátiles con baterías como fuente de alimentación, sistemas de adquisición de datos, mediciones en la industria, sistemas de control, biomedicina y demás [4]. La Figura 5 muestra la arquitectura general de un convertidor por aproximaciones sucesivas, donde Vin es la señal analógica y Vref un voltaje de referencia constante.

Figura 5. Arquitectura general de un ADC SAR

A continuación se describe el algoritmo de conversión de un SAR ADC de 8 bits. Sea B la palabra digital de 8 bits que controla los tiempos del SAR y sea D la palabra digital de 8 bits que representa digitalmente la señal analógica muestreada. Se aplica un 1 en la entrada del registro de corrimiento. Por cada bit convertido, el uno es desplazado a la derecha 1 posición. y hasta El MSB del SAR (

) se inicializa en 1 mientras que los demás bits,

hasta

son puestos a 0.

Como la salida del SAR controla el DAC, y la salida del SAR es 10000000 la salida del DAC estará en Ahora se compara a 0. Si

con

es menor que

. Si

es mayor que

la salida del comparador es 0 y este lleva

la salida del comparador es 1 y

código digital de salida final. 15

permanece en 1.

es el MSB del

El 1 aplicado al registro de corrimiento es desplazado una posición de forma que los bits restantes son iguales a 0. es puesto en 1,

a

del DAC será entonces

son puestos a 0 y (si

)o

mientras que

mantiene el valor de la conversión previa. La salida (si

)

Ahora es comparado con la salida del DAC. Si la salida del DAC es mayor que entonces el comparador pone si la salida del DAC es menor que entonces permanece en 1. Este proceso se repite hasta que la salida del DAC converge al valor de convertidor.

en la resolución del

2.2 Registro de corrimiento y SAR (Lógica SAR) Este bloque se encarga de controlar el proceso de conversión del ADC así como la generación de las diferentes señales que encienten o apagan los interruptores de las placas superior e inferior de los condensadores o permiten la carga de datos en el registro de salida. En [4] se muestran varias implementaciones de la lógica del SAR. La lógica SAR tipo I se muestra en la Figura 6. Esta es una de las implementaciones más usadas debido a que el diseño de la lógica es directo y sencillo. Consiste en un contador de anillo y un registro. Si el número de bits de resolución del convertidor es N, este tipo de lógica requiere de 2N flip-flops para realizar la conversión, es por esto que [5] propone utilizar una aproximación sucesiva no-redundante que permite reducir el número de flip-flops a N mediante el uso de lógica combinatoria extra. Figura 7

Figura 6. Logica SAR Tipo I [4]

Este circuito permite ahorrar espacio al reducir el número de flip-flops, pero necesita multiplexores y compuertas OR extra para realizar la conversión. Además de esto la señal de inicialización del SAR Tipo 2 es externa y depende de la sincronización de esta con el reloj del circuito. La Figura 8 muestra una implementación de este tipo de lógica.

16

Figura 7. Logica SAR Tipo 2 [4]

2.3 Comparador Un comparador (Figura 8) puede ser visto como un circuito que toma decisiones. Si la terminal no inversora (+) está a un potencial mayor ve la terminal inversora (-) la salida del comparador es un 1 lógico. Si por el contrario el potencial en la terminal inversora es mayor que el potencial en la entrada no inversora, la salida del comparador será un valor lógico 0.

Figura 8. Símbolo esquemático de un comparador. [3]

Una forma sencilla de implementar un comparador es utilizar un amplificador operacional en malla abierta, sin embargo cuando la aplicación demanda bajo consumo de potencia y alta velocidad esta solución no es muy útil. La estructura básica de un comparador requiere que se preste atención al retardo de propagación1 y la sensibilidad2 del comparador. La Figura 9 muestra una implementación de un comparador.

Figura 9. Esquemático de un comparador dinámico básico. [2]

1

Retardo de propagación: longitud de tiempo que inicia cuando la entrada de una compuerta lógica es estable y valida, hasta que la salida de esta compuerta es estable y valida. 2 Sensibilidad: en un comparador la sensibilidad es el mínimo valor de voltaje diferencial que produce una salida valida.

17

2.4 DAC (Convertidor Digital Analógico) En la mayoría de arquitecturas de convertidores ADC se encuentra un bloque DAC que se encarga de convertir la señal digital en su representación analógica cuantizada, para poder ser restada o comparada dependiendo del tipo de arquitectura. En el caso de un SAR ADC el DAC funciona convirtiendo la palabra temporal de conversión en un voltaje o corriente para que esta pueda ser comparada con el voltaje de entrada y se decida cada uno de los bits restantes. Una implementación básica de un DAC se muestra en la Figura 10a [3], sin embargo este tipo de implementaciones no es útil cuando el consumo de potencia es una limitante de diseño. Por esto se pueden implementar otro tipo de DAC con componentes pasivos como resistores (Figura 10b).

Figura 10a. DAC implementado con fuentes de corriente con pesos binarios. [3] b) DAC Implementado con Resistencias.[3]

2.5 Circuito de Sample and Hold Este circuito se encarga de tomar el valor de la señal de entrada y mantener su valor durante el tiempo que el ADC realiza el proceso de conversión. Tanto la velocidad como la precisión del convertidor dependen principalmente de este bloque. La Figura 11 muestra una implementación básica de este circuito utilizando componentes activos y pasivos.

Figura 11. Implementación básica de un circuito de Sample and Hold.

Debido a que la topología de diseño escogida permite incluir el circuito de sample and hold en el DAC, se omitirá el funcionamiento y características en este bloque en el trabajo. 2.6 Generación de reloj Este circuito se encarga de generar una señal cuadrada periódica con ciclo útil del 50% que varía entre los niveles lógicos de 0 y 1. Existen varias formas de implementar este bloque, siendo los osciladores con cristal y PLLs los más usados en la industria. 18

II.

ESPECIFICACIONES

En este capítulo se describen las especificaciones propuestas para el circuito y la solución propuesta para la implementación del convertidor. 3. ESPECIFICACIONES Y TECNOLOGÍA UTILIZADA. El convertidor que se debe diseñar debe cumplir con las especificaciones mostradas en la Tabla 1: Especificación Tecnología Fuente de Voltaje (Vcc) Tasa de muestreo (Fs) Relación señal-ruido (SNR) Número efectivo de bits (ENOB) No-linealidad diferencial (DNL) No-linealidad integral (INL) Rango de voltaje de entrada

Valor propuesto CMOS 0.6 um 5V 100 kS/s Mayor a 40 dB 7 Menor a 1 LSB Menor a 1 LSB 50% de Vcc

Tabla 1. Especificaciones del diseño

Para la implementación del circuito se utilizó una nueva librería comercial de diseño diferente a la que se venía manejando en la herramienta de la universidad que es solo demostrativa para tecnología de 90nm. Se usaron las librerías digitales y el PDK suministrado por el fabricante de circuitos integrados XFAB para una tecnología de 0.6 um que requiere fuentes de polarización de 5 V ya que es un proceso bastante grande comparado al de 90nm cuya fuente es de solo 1.2 V. El usar tecnología comercial tiene la ventaja de ser una librería completa para todo el flujo de diseño y que además permite llevar a fabricación el prototipo del chip. 4. SOLUCIÓN PROPUESTA – DIAGRAMA EN BLOQUES Para implementar el convertidor se propone el uso de la arquitectura general propuesta por [3] con la modificación de incluir el circuito de “sample and hold” en el DAC interno del convertidor. El sistema completo tiene como entradas el voltaje analógico que se desea convertir Vin, el voltaje de referencia Vref, la señal de inicio y la fuente de polarización VDD. A continuación se muestra el diagrama en bloques de la solución propuesta:

Figura 12. Diagrama en bloques de la solución propuesta.

El sistema se divide en 5 bloques mostrados en la Figura 12 de los cuales 3 son analógicos (Generación de reloj, DAC y el comparador) y 2 digitales (DataOut, SAR y control). 19

III.

DESARROLLOS

En este capítulo se describe la implementación de cada bloque del convertidor, su implementación y simulación con elementos ideales. 5. SIMULACIÓN DE ALTO NIVEL Para iniciar el flujo de diseño de implementaron los bloques de la arquitectura del convertidor con modelos de componentes ideales en la herramienta Saber® qué hace parte de la suite de diseño de Synopsys ®. Se describe a continuación la implementación de cada bloque y su funcionamiento. Debido a que en todos los bloques se implementaron elementos ideales, se omitirán las simulaciones de cada bloque individual y en el numeral 5.6 se mostrará la simulación del circuito completo. 5.1 Comparador Para el comparador se usó el modelo ideal de la librería de componentes de Saber ® 5.2 DAC Con el objeto de disminuir el consumo del circuito, se escogió implementar un DAC con condensadores y redistribución de carga, ya que además de reducir el consumo de potencia, el banco de condensadores funciona como circuito de “sample and hold” lo que simplifica el diseño e implementación del circuito. Este convertidor muestrea la señal de entrada y realiza la búsqueda binaria basado en la cantidad de carga almacenada en cada condensador. La Figura 13 muestra la arquitectura del DAC para N-Bits.

Figura 13. DAC por redistribución de carga para N-Bits [3]

El proceso de conversión inicia descargando los condensadores por medio del interruptor de Reset. Debido a la conexión del comparador al DAC al cerrar el interruptor de Reset el circuito está realizando cancelación automática de offset. Esto se debe a que en este momento el comparador esta realimentado unitariamente y el voltaje en el terminal no inversor es igual al voltaje en el terminal inversor del comparador. Entonces el voltaje en la placa superior de los condensadores es igual al voltaje de offset ( ) del comparador. Después de la fase de descarga del arreglo de condensadores, se conectan las placas inferiores de estos a y se muestrea el voltaje en el arreglo (Figura 14 a). Ahora se abre el interruptor de Reset y se conectan las placas inferiores de los condensadores a tierra de forma que el voltaje que aparece en la placa superior es igual a (Figura 14 b). El proceso continúa conectando la placa inferior del condensador que representa el MSB a (Figura 14 c). Si la salida del comparador es baja, la placa inferior del condensador MSB es conectada 20

nuevamente a tierra. Si la salida del comparador es arreglo de condensadores será:

entonces el voltaje en la placa superior del

El siguiente condensador se prueba de la misma manera (Figura 14 d) para producir un voltaje en la placa superior del arreglo igual a

El proceso continua hasta que el voltaje en la placa superior del arreglo converge a

o:

Figura 14. El proceso de redistribución de carga: (a) Muestrear la entrada, cancelación de offset, (b) Voltaje en la placa superior de los condensadores después del muestreo, (c) Circuito equivalente mientras se convierte el MSB, (d) Circuito equivalente mientras se convierte el siguiente bit con el MSB igual a 1. [3]

Para reducir el tamaño de los condensadores más grandes (MSB, MSB-1) de este arreglo de capacitores se realizará un arreglo “partido” donde se utiliza un condensador de atenuación que permite realizar 2 arreglos de condensadores: el arreglo MSB y el arreglo LSB (Figura 15).

Figura 15. Arreglo “partido” de condensadores para un DAC de 6 Bits. [3]

21

El funcionamiento del circuito con el arreglo partido y condensador de atenuación es el siguiente: Considérese el DAC de la Figura 15, y supóngase que la salida del SAR es la palabra digital

Para este valor, los voltajes en las terminales inferiores de los condensadores serán Vref para D7 y GND para los demás valores. La Figura 16 muestra el circuito equivalente del DAC para esa entrada en particular. Vo

Figura 16. Circuito equivalente del DAC para una entrada de 100000

El voltaje de salida del nodo Vo será entonces:

Lo que corresponde a la mitad del voltaje de referencia del DAC de 6 bits. Si ahora la salida del SAR es la palabra digital

Entonces el circuito equivalente será ahora el de la Figura 17

Vo

Figura 17. Circuito equivalente del DAC para una entrada de 0000001

Para este circuito el voltaje de salida Vo será entonces

Donde

es la división de voltaje entre el condensador C aasociado a D0 y el resto del circuito: 22

Ahora reemplazando (b) en (a) se encuentra que el voltaje a la salida es de

Lo que corresponde al peso de 1 LSB en el DAC de 6 bits. Para controlar el voltaje en las placas superior en inferior del banco de condensadores se implementaron 2 tipos de interruptores, el primero para controlar el voltaje de la placa superior (TOP_Switch_n) y el segundo para controlar el voltaje en la placa inferior de cada condensador (BOT_Switch_n, Figura 18). El par de interruptores superiores se activan con la señal de SAMPLE, mientras que los de la parte inferior son funciones de dos señales de control, SAMPLE y ConversionResult_n. dependiendo de estas señales, estos interruptores deben conectar esta terminal a 3 potenciales diferentes, GND, Vin y Vref: SAMPLE 1 0 0

ConversionResult_n X 1 0

BOT_Switch Vin Vref GND

Tabla 2. Funcionamiento BOT_Switch con las señales de control.

De la Tabla 2 se obtienen las funciones lógicas de cada interruptor así: Vin = SAMPLE Vref = ¬SAMPLE AND ConversionResult_n GND = ¬SAMPLE AND ¬ConversionResult_n = ¬(SAMPLE OR ConversionResult_n) La Figura 19 muestra la implementación en Saber® del DAC. Debido a que los elementos son ideales, se podía escoger un valor arbitrario de capacitancia unitaria C pero manteniendo los pesos binarios de los demás condensadores, en este caso se utilizó C = 1pF. La Figura 18 muestra la implementación de los interruptores que controlan el voltaje en la placa inferior de los condensadores. El condensador de atenuación puede ser calculado como:

23

Figura 18. Implementación de BOT_Switch.

24

Figura 19. DAC con redistribución de carga. TOP_Switch (Azul), BOT_Switch (Rojo)

25

5.3 SAR y Control Para la implementación de este bloque se utilizó la lógica de control propuesta por [9] donde se utiliza un registro de corrimiento de 8 bits mostrado en la parte superior de la Figura 20 (rojo) que activa secuencialmente el SAR también de 8 bits mostrado en la parte inferior (verde) para almacenar el valor resultante de la comparación.

Figura 20. Implementación del SAR y Control.

Este control se modificó para permitir el funcionamiento continuo del contador (sin intervención externa) y para permitir borrar el registro SAR en cada proceso de conversión con las señales de los flip-flops de control (azul). A continuación se muestra el pseudo-codigo de la máquina de control con el estado de todas las señales en cada paso del proceso de conversión. El proceso consta de 4 partes, Sample, Hold, Conversion y Storage: 1. Sample: TOP_Switch_0=Vref, TOP_Switch_1=Vref, BOT_Switch_0 hasta BOT_Switch_7 = Vin 2. Hold: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_7 = GND 3. Conversion_paso0: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_6= GND, BOT_Switch_7 = Vref 4. Conversion_paso1: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_5= GND, BOT_Switch_6 = Vref, BOT_Switch_7= ConversionResult7 5. Conversion_paso2: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_4= GND, BOT_Switch_5 = Vref, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 6. Conversion_paso3: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_3= GND, BOT_Switch_4 = Vref, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 7. Conversion_paso4: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_2= GND, BOT_Switch_3 = Vref, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 26

8. Conversion_paso5: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_1= GND, BOT_Switch_2 = Vref, BOT_Switch_3= ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 9. Conversion_paso6: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = GND BOT_Switch_1 = Vref , BOT_Switch_2 = ConversionResult2, BOT_Switch_3= ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 10. Conversion_paso7: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = Vref BOT_Switch_1 = ConversionResult1, BOT_Switch_2 = ConversionResult2, BOT_Switch_3= ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 11. Storage: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = ConversionResult0 BOT_Switch_1 = ConversionResult1, BOT_Switch_2 = ConversionResult2, BOT_Switch_3= ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 Store = 1 ConversionResult_n (VoutDAC){ Si (VoutDAC>Vref) => ConversionResult_n = 0 Sino => ConversionResult_n = 1 } 5.4 Generación de Reloj. Debido a la escogencia de este tipo de control, el convertidor tendrá una latencia3 de 11 ciclos de reloj y una frecuencia de muestreo de 100 kHz lo cual permite calcular la frecuencia de reloj mínima para garantizar el correcto funcionamiento del circuito:

Lo que implica un periodo de reloj de de CLK de la librería digital de la herramienta.

. Se utilizó para esta simulación un bloque

5.5 DataOut Este bloque se encarga de almacenar el resultado digital de la conversión haciendo uso de un registro de carga paralela de 8 bits. La Figura 21 muestra la implementación de este bloque en la herramienta Saber ®.

3

Latencia: en convertidores de datos la latencia es el tiempo que toma realizar una conversión desde que se muestrea la señal de entrada, hasta que el valor de salida digital es válido y corresponde al valor muestreado.

27

Figura 21. Implementación del registro de salida de carga paralela.

5.6 Resultados de simulación de alto nivel La Figura 22 muestra la implementación del convertidor completo. Para verificar el funcionamiento se ajustan valores de Vin iguales a 1 LSB, y . En todas las simulaciones y Vref = 2.5 V. Para este convertidor el peso de 1 LSB es :

La Figura 23 muestra la salida del convertidor para una entrada de 10 mV. Como este valor es mayor que el peso de 1 LSB, la salida es 00000001, mostrando el correcto funcionamiento del circuito. Para una entrada de 1.25 V que corresponde a

, la salida es 011111111 que corresponde a un valor

de 1.2502 V. En la última prueba se ajustó la entrada a 2.5 V que corresponde al voltaje máximo de entrada del convertidor. Para este valor la salida del convertidor es el código 11111111 que corresponde a un valor analógico de 2.5002 V. En cada imagen de simulación se muestra la gráfica de salida del convertidor, así como la forma de onda del DAC interno mostrando la conmutación de los condensadores con cada paso de conversión. Con estas pruebas se demuestra el correcto funcionamiento de la arquitectura en una simulación con elementos ideales.

28

Figura 22. Convertidor completo con componentes ideales.

29

Para 1 LSB < Vin < 2 LSB (Vin = 10 mV)

Figura 23. Resultados de simulación para Vin=10mV

Para Vin = 1.25 V

Figura 24. Resultados de simulación para Vin=1.25 V

30

Para Vin = 2.5 V

Figura 25. Resultados de simulación para Vin=2.5 V

6. DISEÑO DEL CONVERTIDOR EN CMOS DE 0.6 um. En este capítulo se describirá la implementación a nivel de esquemático (transistores) de cada bloque del convertidor. Se mostrarán también los resultados de simulación de cada bloque confirmando los resultados teóricos obtenidos en el capítulo 5. 6.1 Comparador Se usó el diseño de comparador propuesto por [3] (Figura 26).

Figura 26. Diagrama de bloques de un comparador. [3]

En la etapa de preamplificación los transistores M1 y M2 son la entrada de un amplificador diferencial con cargas conectadas en diodo. La salida de estos transistores por los drains respectivos, alimentan M3 y M4 quienes se encargan de convertir las fluctuaciones del voltaje de entrada en corrientes para alimentar el circuito de decisión (Figura 27).

31

Figura 27. Etapa de preamplificación del comparador. [3]

El circuito de decisión se encarga de discriminar señales en niveles de mV. Se utilizó el circuito de la Figura 28, donde las compuertas de los Mosfet conectados en cruz forman un lazo de realimentación positiva donde el valor de salida es función de la diferencia de corrientes de entrada e .

Figura 28. Circuito de decisión del comparador. [3]

El buffer de salida es un amplificador diferencial auto polarizado en cascada con una etapa inversora para darle más ganancia al circuito de forma tal que entregue los valores lógicos de 0 o 1 (Figura 29).

Figura 29. Etapa de salida del comparador. [3]

32

La implementación completa del circuito comparador se muestra en la Figura 30.

Preamplificación

Etapa Salida Circuito de Decisión

Figura 30. Implementación del Comparador Para la simulación del comparador, se ajustó la entrada no inversora a un voltaje de Vref,=2.5 V y en la entrada inversora se realizó la entrada inversora se realizó un barrido desde 2.499 V a 2.501 V que corresponde a un valor 10 veces menor que 1 LSB que es el veces menor que 1 LSB que es el valor más pequeño que el comparador debe ser capaz de diferenciar. La

La

Figura 31 muestra las señales en la terminal inversora (v-), no inversora (v+) y la salida del comparador (out). Cuando la señal de la terminal inversora (amarilla) pasa de 2.499 V a 2.501 V (número 1) la salida del comparador cambia de 1 (5 V) a 0 (0 V). Así mismo cuando la señal pasa de 2.501 V a 2.499 V (número 2) la señal de salida cambia de 0 (0 V) a 1 (5 V). Cabe resaltar que la frecuencia a la que está cambiando la señal en el terminal inversor es de 1.1 MHz (T=454 ns), mostrando que el comprador es lo suficientemente rápido para tomar una decisión en menos de medio ciclo de reloj. 33

Figura 31. Formas de onda del comparador.

En la Tabla 3 se resumen los parámetros obtenidos del comparador a nivel de simulación de esquemático: Parámetro

Valor 15.4 ns 9.6 ns 14.7 ns 8.86ns 0 < (Q+: D)) = (0.1,0.1); (posedge C => (QN-: D)) = (0.1,0.1); (negedge RN => (Q +: 1'b0)) = (0.1,0.1); (posedge RN => (Q +: 1'b1)) = (0.1,0.1); (negedge RN => (QN +: 1'b1)) = (0.1,0.1); // specparam specparam D_C_SU C_D_HD SN_REC SN_REM SN_PWL RN_REC RN_REM RN_PWL SN_RN_REC RN_SN_REC C_PWH C_PWL

= = = = = = = = = = = =

0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1, 0.1;

// setup/hold $setuphold (posedge C &&& check_clock, posedge D, D_C_SU, C_D_HD, NOTIFY_REG); $setuphold (posedge C &&& check_clock, negedge D, D_C_SU, C_D_HD, NOTIFY_REG); $hold $hold $hold $hold $width $width $width

(posedge (posedge (posedge (posedge

C &&& sd, posedge SN, SN_REC, NOTIFY_REG); C &&& rd, posedge RN, RN_REC, NOTIFY_REG); SN, posedge RN, SN_RN_REC, NOTIFY_REG); RN, posedge SN, RN_SN_REC, NOTIFY_REG);

(posedge C &&& de, C_PWH, 0, NOTIFY_REG); (negedge C &&& de, C_PWL, 0, NOTIFY_REG); (negedge RN &&& qr, RN_PWL, 0, NOTIFY_REG); 80

$width $recovery $recovery $recovery $recovery $hold $hold

(negedge SN &&& qs, RN_PWL, 0, NOTIFY_REG); (posedge (posedge (posedge (posedge (posedge (posedge

SN, posedge C &&& sd, SN_REC, NOTIFY_REG); RN, posedge C &&& rd, RN_REC, NOTIFY_REG); SN, posedge RN, SN_RN_REC, NOTIFY_REG); RN, posedge SN, RN_SN_REC, NOTIFY_REG); C &&& D, posedge SN, SN_REM, NOTIFY_REG); C &&& D, posedge RN, RN_REM, NOTIFY_REG);

endspecify endmodule `disable_portfaults `nosuppress_faults `endcelldefine //

81