vhdl prueba contador 0-99

entity CONTA is Port ( CLK : in STD_LOGIC; SIETE_SEG : out STD_LOGIC_VECTOR (6 downto 0); CATODO : out STD_LOGIC_VECTOR

Views 147 Downloads 0 File size 9KB

Report DMCA / Copyright

DOWNLOAD FILE

Recommend stories
contador VHDL
contador VHDL

13 0 296KB Read more

VHDL Contador
VHDL Contador

61 4 231KB Read more

Contador VHDL
Contador VHDL

47 3 301KB Read more

Contador Gray VHDL
Contador Gray VHDL

0 0 9MB Read more

Contador Ascendente Descendente Vhdl
Contador Ascendente Descendente Vhdl

1 1 0 1 0 0 1 1 0 Circuito contador ascendente descendente 1 7474 7474 5 12 D 11 1 7474 13 1 13 1

32 0 381KB Read more

Contador 0-59 en Vhdl
Contador 0-59 en Vhdl

library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_arith.all; use IEEE.STD_LOGIC_unsigned.all; entity \base d

62 0 29KB Read more

Programas Contador Registro en VHDL
Programas Contador Registro en VHDL

0 0 348KB Read more

175576645 Contador Ascendente y Descendente en VHDL
175576645 Contador Ascendente y Descendente en VHDL

96 0 1008KB Read more

Contador Vhdl de 0 a 99
Contador Vhdl de 0 a 99

contador de 0- 99 vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIG

63 1 29KB Read more

Contador de 0 a 9 en VHDL
Contador de 0 a 9 en VHDL

Contador de 0 a 9 en VHDL Objetivo Realizar un contador en un display de 7 segmentos utilizando un CPLD programado con M

22 0 257KB Read more

Citation preview

entity CONTA is Port ( CLK : in STD_LOGIC; SIETE_SEG : out STD_LOGIC_VECTOR (6 downto 0); CATODO : out STD_LOGIC_VECTOR (3 downto 0) ; X : out STD_LOGIC); end CONTA; architecture Behavioral of CONTA is signal led : std_logic; signal led2 : integer range 0 to 2**4; signal led3 : integer range 0 to 2**4;

constant limite : natural := 50000000; signal count : integer range 0 to 2**26-1; begin clock : process (CLK) begin if CLK'event and CLK = '1' then count