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contador de 0- 99 vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cpld is Port ( dysplay : out STD_LOGIC_VECTOR (1 downto 0); --selector de los dysplay clok, reset, pare : in STD_LOGIC; --Reloj, resetea y parar conteo salida_a_display : out STD_LOGIC_VECTOR (6 downto 0)); --Salida a los displays end cpld; architecture Behavioral of cpld is signal S: STD_LOGIC; -- señal para controlar parar la cuenta signal clk: STD_LOGIC; --señal frecuencia despues del divisor signal cont: STD_LOGIC_VECTOR(7 downto 0);--se utilza para controlar el divisor de frecuencia signal unidades: STD_LOGIC_VECTOR(3 downto 0);--manejo de las unidades signal decenas: STD_LOGIC_VECTOR(3 downto 0);--manejo de las decenas begin process(pare)--proceso que controla el evento de pare begin if pare'event and pare='1' then S