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UNIVERSIDAD NACIONAL DE SAN AGUSTIN FACULTAD DE INGENIERÍA DE PRODUCCIÓN Y SERVICIOS ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA INFORME DE LABORATORIO DE ELECTRÓNICA DIGITAL

Integrantes:

CRUZ QUISPE, EDUARDO QUISPE HUANCA, JOEL RAMIREZ LLERENA, NILTON

Horario:

Lunes, 10:00 - 11:30 am

Laboratorio N°:

03

Tema:

Jefe de Prácticas: Fecha:

“Estudio de las compuertas lógicas digitales mediante los circuitos integrados de tipo TTL” Ing. HUMBERTO SALAZAR CHOQUE

02 - 08 - 10

Arequipa – Perú

2do. Laboratorio Tema: Estudio de las compuertas lógicas digitales mediante los circuitos integrados de tipo TTL. Objetivo: Proporcionar al alumno los modelos de circuitos integrados que contienen las compuertas lógicas básicas y comprobar sus tablas características de cada uno de ellos. -

Compuertas lógicas de tipo And, Nand. Compuertas lógicas de tipo Or, Nor. Compuertas lógicas de tipo Or Exclusivo, Nor Exclusivo. Inversores lógicos. Circuitos Integrados tipo Open-Collector. Circuitos Integrados Tri-State. Retardos de Propagación.

Equipos y Materiales: -

Osciloscopio, Multímetro. Módulo Digital. Kit de Componentes. 1ra. Parte

1.1.- Conectar los circuitos que se indican en la figura y llenar la tabla respectiva: • Variar las entradas en todas las combinaciones posibles con los SW1 y SW2. • El punto TP1 (Test Point), conectar al CH1 del Osciloscopio y mida el voltaje. • Conecte el multímetro y mida el nivel de tensión respectivo. • De acuerdo a los datos obtenidos indique qué nivel lógico corresponde a cada una de las mediciones efectuadas. Para el desarrollo de este laboratorio se ha hecho uso de un par de “Módulos Indicadores de Entrada”, los cuales nos van a permitir, con tan sólo presionar un pulsador, establecer el estado lógico (0 ó 1) en cada una de las entradas de las compuertas lógicas de acuerdo a las tablas de verdad (visto que cada compuerta a analizar consta de dos entradas). Asimismo y una vez presionado el pulsador, también podrá hacerse visible el estado lógico de cada entrada en un display de 7 segmentos el cual va a trabajar conjuntamente con un C.I. decodificador 74LS47. Ambas entradas cuentan con un circuito para el pulsador y un display con su decodificador. Cada entrada tiene su denominación tal y como lo muestra la fotografía: “Entrada: SW1” y “Entrada: SW2”. El estado lógico de la salida también se muestra en un display de 7 segmentos (el cual también cuenta con su respectivo C.I. decodificador). En la fotografía se le aprecia con la denominación de: “Salida”. Lo que se ha señalado en la fotografía como “C.I. o Compuerta Lógica” nos indica la ubicación (en el protoboard) donde colocaremos la compuerta lógica que vayamos a probar.

Lo que se muestra a continuación es una toma de medidas de tensión con ayuda de un multímetro digital y un Osciloscopio. El circuito fue alimentado por una fuente de voltaje DC para una Vcc = 5V.

Circuito # 1: Compuerta Lógica AND TP1 SW1 0V

NO DATA DC V

U1A SW2 0V 74LS08

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 147 mV 145 mV 145 mV 4.24 V

VOLTIOS 0.12 V 0.12 V 0.12 V 4.23 V

Circuito # 2: Compuerta Lógica NAND TP1 SW1 0V U1A SW2 0V 74LS00

NO DATA DC V

NIVEL LÓGICO 0 0 0 1

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 4.24 V 4.29 V 4.27 V 158 mV

VOLTIOS 4.25 V 4.28 V 4.26 V 0.14 V

NIVEL LÓGICO 1 1 1 0

Circuito # 3: Compuerta Lógica OR TP1 SW1 0V

NO DATA DC V

U1A SW2 0V 74LS32

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 76.8 mV 4.32 V 4.31 V 4.39 V

VOLTIOS 0.05 V 4.30 V 4.30 V 4.37 V

NIVEL LÓGICO 0 1 1 1

Circuito # 4: Compuerta Lógica OR exclusiva o XOR TP1 SW1 0V

NO DATA DC V

U1A SW2 0V 74LS86

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 30 mV 4.92 V 4.91 V 30 mV

VOLTIOS 0.01 V 4.90 V 4.90 V 0.01 V

NIVEL LÓGICO 0 1 1 0

Circuito # 5-a: Compuerta Lógica NOR exclusiva o XNOR con Salida de Colector Abierto TP1 SW1 0V U1A SW2 0V 74LS266

NO DATA DC V

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 1.22 V 241 mV 241 mV 1.22 V

VOLTIOS 1.21 V 0.24 V 0.24 V 1.21 V

NIVEL LÓGICO (V) 0 0 (V)

Al no estar conectada ninguna resistencia externa (PULL-UP) desde la salida hacia Vcc, los valores de tensión medidos en la salida, para el caso de ambas entradas con estado lógico bajo y alto (ambos 0 y ambos 1) no llegan al valor de tensión esperado: valor aproximado a 5V, lo que equivale a un estado lógico alto. Es por eso que hemos denotado con el valor de (V) el Nivel Lógico en la Tabla, para señalar que la compuerta no está ejecutando una operación lógica apropiada.

Circuito # 5-b: Compuerta Lógica NOR exclusiva o XNOR con Salida de Colector Abierto y resistencia desde salida a Vcc V1 5V +V TP1

NO DATA DC V

R1 1k

SW1 0V U1A SW2 0V 74LS266

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 4.87 V 241 mV 241 mV 4.98 V

VOLTIOS 4.83 V 0.24 V 0.24 V 4.96 V

NIVEL LÓGICO 1 0 0 1

Circuito # 6: Compuerta Lógica NOT TP1

SW1 0V

NO DATA DC V

U1A

74LS04

SW1 0 1

TP1 (OSC) 4.20 V 168 mV

VOLTIOS 4.17 V 0.17 V

NIVEL LÓGICO 1 0

Circuito # 7: Compuerta Lógica AND con Salida de Colector Abierto TP1 SW1 0V

NO DATA DC V

U1A SW2 0V 74LS09

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 161 mV 160 mV 160 mV 1.22 V

VOLTIOS 0.15 V 0.15 V 0.15 V 1.21 V

NIVEL LÓGICO 0 0 0 (V)

Al no estar conectada ninguna resistencia externa (PULL-UP) desde la salida hacia Vcc, el valor de tensión medido en la salida, para el caso de ambas entradas con estado lógico alto (ambos 1) no llega al valor de tensión esperado: valor aproximado a 5V (estado lógico alto). Es por eso que hemos denotado con el valor de (V) el Nivel Lógico en la Tabla, para señalar que la compuerta no está ejecutando una operación lógica apropiada.

Circuito # 8: Compuerta Lógica AND con Salida de Colector Abierto y resistencia desde salida a Vcc V1 5V +V TP1 R1 1k

SW1 0V

NO DATA DC V

U1A SW2 0V 74LS09

SW1 0 0 1 1

SW2 0 1 0 1

TP1 (OSC) 247 mV 245 mV 245 mV 4.97 V

VOLTIOS 0.26 V 0.25 V 0.25 V 4.96 V

NIVEL LÓGICO 0 0 0 1

Circuito # 9-a: Buffer de tres estados, ó Triestado (Tri-State) con resistencia desde salida a Vcc V3 5V +V TP1 74LS126 SW1 5V

NO DATA DC V

U2A

G

SW2 0V

SW1 (IN) 0 0 1 1

R1 1k

SW2 (G) 0 1 0 1

TP1 (OSC) 4.85 V 173 mV 4.87 V 4.93 V

VOLTIOS 4.82 V 0.18 V 4.84 V 4.92 V

NIVEL LÓGICO 1 (Z) 0 1 (Z) 1

Para el caso de compuertas Triestado, podemos observar también que se presentan dos casos: Con la resistencia R =1KΩ puesta desde la salida del buffer hacia Vcc (Circuito # 9-a) observamos que, para cuando la patilla de Habilitación / Inhibición: “G” está en 0, no importando qué nivel lógico tenga la entrada: “IN”, obtenemos en la salida un nivel lógico alto: esto se debe a que en la salida se ha establecido conexión con la alimentación Vcc=5V (el nivel lógico se ha denotado como: 1(Z)). Sin esa conexión (Circuito # 9-b) hubiéramos tenido un “circuito abierto”, lo cual denominaríamos como “alta impedancia” (el nivel lógico se ha denotado como: 0(Z)) Circuito # 9-b: Buffer de tres estados, ó Triestado (Tri-State) sin resistencia desde salida a Vcc TP1

NO DATA DC V

74LS126 SW1 5V

U2A

SW2 0V

SW1 (IN) 0 0 1 1

SW2 (G) 0 1 0 1

TP1 (OSC) 0.00 V 0.101 V 0.00 V 3.57 V

VOLTIOS 0.00 V 0.10 V 0.00 V 3.58 V

NIVEL LÓGICO 0 (Z) 0 0 (Z) 1

Retardos de Propagación de una compuerta Circuito # 10: OSCILOSCOPIO

L1

CH2

CH1 V1

OSCILOSCOPIO

U1A

U1B

U1C

U1D

U1E

CP1 Q1 CP2 Q2

74LS04

Dibuje en esta área el retardo de propagación que se observa en el osciloscopio, dando magnitudes: Lo que tenemos en el circuito de arriba es un generador de onda cuadrada, el cual se ha establecido para una amplitud de 5V y una frecuencia de 1kHz, con las medidas tomadas del osciloscopio se obtuvo la siguiente gráfica:

CUESTIONARIO: 1. Mencionar las diferencias técnicas entre la familia TTL y la CMOS. Las diferencias más importantes entre ambas familias son: -

En la fabricación de los circuitos integrados se usan transistores bipolares par el TTL y transistores MOSFET para la tecnología CMOS Los CMOS requieren de mucho menos espacio (área en el CI) debido a lo compacto de los transistores MOSFET. Además debido a su alta densidad de integración, los CMOS están superando a los CI bipolares en el área de integración a gran escala, en LSI - memorias grandes, CI de calculadora, microprocesadores-, así como VLSI.

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Los circuitos integrados CMOS es de menor consumo de potencia que los TTL. En el caso de la tecnología CMOS, la disipación de Potencia depende la frecuencia de trabajo del C.I. Los CMOS son más lentos en cuanto a velocidad de operación que los TTL (TTL ideal para categorías SSI o MSI, tales como compuertas, Flip-Flops y Contadores). Los Tiempos de Retraso de Propagación en los TTL son menores que en el caso de los CMOS. Los CMOS tienen una mayor inmunidad al ruido que los TTL. Los CMOS presentan un mayor intervalo de voltaje y un factor de carga más elevado que los TTL. Debido a su alta densidad de integración, los CI MOS están superando a los CI bipolares en el área de integración a gran escala. (LSI - memorias grandes, CI de calculadora, microprocesadores, así como VLSI). La Capacidad de Salida (Fan-Out) del CMOS es mayor que en la de los TTL. En TTL podemos encontrar compuertas con configuración de salida de Colector Abierto. En el caso de los CMOS encontramos la salida de Drenador Abierto. La lógica MOS es la familia lógica más simple de fabricar ya que utiliza un solo elemento básico, el transistor N-MOS (o bien el P-MOS), por lo que no requiere de otros elementos como diodos o resistencias (como el CI TTL). Susceptibilidad a la carga estática: Las familias lógicas MOS son especialmente susceptibles a daños por carga electrostática. Esto es consecuencia directa de la alta impedancia de entrada de estos CI.

En resumen podemos decir que: TTL: diseñada para una alta velocidad de operación. CMOS: diseñada para un bajo consumo. Actualmente dentro de estas dos familias se han creado otras, que intentan conseguir lo mejor de ambas: un bajo consumo y una alta velocidad. La familia lógica ECL se encuentra a caballo entre la TTL y la CMOS. Esta familia nació como un intento de conseguir la rapidez de TTL y el bajo consumo de CMOS, pero en raras ocasiones es empleada. 2. Defina los siguientes términos: a. Nivel de Umbral (Tensión de Umbral) “Umbral” significa el cambio de estado o un cambio de estado, generalmente de conducción. Tal como "umbral" lo sugiere, un umbral es un límite a partir del cual un dispositivo semiconductor (tal como un diodo, un transistor, un FET) conduce o deja de conducir (o se produce un determinado fenómeno, distinto del que venía sucediendo hasta ese momento). Vale decir que, a partir o por debajo de determinada tensión o voltaje se produce un fenómeno. Por ejemplo, en un Diodo, la Tensión de Umbral es la que se necesita para hacer posible la conducción (propiamente dicha) en Polarización Directa: la tensión para la que la corriente empiece a aumentar rápidamente se llama “Tensión de Umbral” del diodo. Para un diodo de silicio, la tensión umbral puede aproximarse a la barrera de potencial, aproximadamente 0,7 V. Un diodo de germanio, por otra parte, tiene una tensión umbral de aproximadamente 0,3 V.

En nuestro caso, nos referimos a los transistores y diodos que trabajan en la circuitería interna de una compuerta lógica específica. La Tensión de Umbral es la que define cuándo un transistor está “Encendido” o “Apagado”, y en el caso del diodo, cuándo conduce o no. Todos estos cambios de Estado debido a que se alcancen o no las Tensiones de Umbral son los que definen la Tensión de Salida de una Compuerta Lógica y a su vez su estado Lógico (1 ó 0). b. Retraso de Propagación La velocidad en la que opera un circuito lógico determina cuan rápido el circuito puede completar una tarea. Las limitaciones en velocidad surgen principalmente de 2 fuentes: -

El retraso encontrado por una señal en transitar por una compuerta. El número de niveles de un circuito, esto es, el número de compuertas que una señal encuentra desde el punto de entrada al circuito y hasta la salida. A la secuencia de compuertas desde la entrada hasta la salida se le conoce como “camino lógico”.

Cuando una señal digital pasa a través de un circuito lógico, siempre experimenta un retraso o retardo temporal llamado “RETRASO DE PROPAGACIÓN”. Este tiempo es muy importante porque limita la frecuencia máxima a la que es posible trabajar. El Retraso en una compuerta de la familia TTL depende básicamente del hecho de que los transistores que forman una compuerta requieren un tiempo mayor a cero para cambiar su estado entre corte y saturación y viceversa. Este retraso se debe en gran medida a la carga vista por la compuerta. Por lo tanto, en los circuitos TTL es posible asumir que el retraso de la compuerta lógica tiene un tiempo predeterminado y que el tiempo total de retraso de un circuito formado por compuertas TTL se obtiene mediante la acumulación de los retrasos de las compuertas que forman el camino lógico. En la familia CMOS el retraso no proviene solamente del tiempo que requieren los transistores en cambiar de estado sino también del tiempo que requiere la Capacitancia de las compuertas del Fan-Out en cargarse y descargarse. El retraso debido al tiempo de transición de los transistores se le conoce como “Retraso Intrínseco”, mientras que el retraso debido a la capacitancia se le conoce como “Retraso Extrínseco”. El Retraso Intrínseco es una función que depende en gran medida del Fan-In (número de entradas que presenta una compuerta) de la compuerta; mientras que el Retraso Extrínseco depende del Fan-Out (número máximo de compuertas que pueden conectarse a la salida de una compuerta ya que la corriente que ésta puede entregar es limitada). Las compuertas con un Fan-In grande tienen mayor retraso intrínseco que las compuertas con un Fan-In pequeño. En la familia CMOS es recomendable incrementar el número de niveles de compuertas para conservar el Fan-In pequeño y de esa forma reducir el retraso intrínseco. El retraso extrínseco es causado por una limitante física impuesta por la capacitancia: toma tiempo a la corriente de la compuerta que maneja el cargar o descargar la capacitancia hasta el nivel de voltaje deseado.

El retraso extrínseco en una compuerta CMOS no puede ser calculado con precisión contando el número de compuertas en el camino lógico. Es necesario revisar las especificaciones del fabricante de forma que se obtenga el retraso dado por la carga capacitiva a partir de unas curvas de retraso. En la figura debajo mostramos la Respuesta de una compuerta AND a un impulso en las entradas:

La respuesta al pulso mostrada en la figura ilustra el efecto de todos los transistores y otros componentes en una compuerta. Los tiempos tpLH y tpHL son los retrasos de propagación de la transición bajo-alto (cuando la salida cambia de 0 a 1) y alto-bajo (cuando la salida cambia de 1 a 0) respectivamente. El tiempo de retraso de propagación es el tiempo transcurrido entre el cambio en la señal de entrada y la respuesta de la salida. Los tiempos tpLH y tpHL no son necesariamente los mismos para una compuerta en específico. Los tiempos tr y tf son los tiempos de subida y bajada respectivamente de la señal y se definen como el tiempo requerido por una señal en hacer la transición desde un 10% hasta un 90% de su valor final. c. Entradas flotantes de un C.I. Las “Entradas Flotantes” de un C.I. son entradas activas no utilizadas o sin conectar, las cuales no se deben dejar sin determinar su estado o nivel lógico. Representan el mayor motivo de los quebraderos de cabeza de los problemas de estabilidad. Cuando una entrada de un circuito TTL se deja sin conectar, “al aire” o también “flotante”, el efecto que produce es como si se conectara a nivel alto (2 a 5V). No se deben dejar las entradas flotantes, ya que se comportan como una especie de “antena”; pueden captar señales externas de ruido de carácter electromagnético, lo cual puede perturbar el funcionamiento si el nivel de ruido eléctrico ambiental es suficientemente grande. En el caso de la tecnología CMOS, el problema es aún mayor, ya que las entradas flotantes producen el efecto de una polarización lineal, dando en la salida un estado de tensión intermedio y fluctuante en función del ruido eléctrico ambiental, lo cual produce un consumo irregular y que puede ser excesivo, pudiendo incluso perturbar el funcionamiento de otros circuitos del C.I. La solución general, consiste en unir las entradas no utilizadas con otras sí utilizadas o bien conectarlas a masa o positivo, según el tipo de circuito, de manera que el funcionamiento sea el correcto: Por ejemplo, si en un “biestable” no se emplea la entrada de clear, y ésta se activa por nivel bajo, dicha entrada se fijará a nivel alto

(+Vcc) (si se fijara a nivel bajo, el clear, estaría continuamente activado y la salida quedaría fija a cero). Una cosa que no se debe hacer por norma, es conectar a masa las entradas no utilizadas, ya que en el caso de, por ejemplo, una compuerta NAND, la salida quedaría fija en estado alto. d. C.I. de tres estados (3-state). Se les llama así debido al nombre que recibe la Configuración de Salida “Triestado” (independientemente de la función lógica implementada, la salida de una compuerta puede tener esta configuración de acuerdo a la aplicación a la que se quiera integrar dicha compuerta). Los tres estados de salida son: alto, bajo y alta impedancia (alta Z). Cuando se selecciona el funcionamiento lógico normal, mediante la entrada de Habilitación/ Inhibición: E, el circuito Triestado funciona de la misma forma que una puerta normal. Cuando el modo de funcionamiento es de alta impedancia, la salida se desconecta del resto del circuito.

La Configuración de Salida Triestado considera un transistor adicional (“T5” en la figura de la izquierda y “Q2” en la de la derecha) a la Configuración Tótem-Pole de 4 transistores (en otras referencias, el diodo D1 se conecta directamente a la patilla de Habilitación / Inhibición: E) Haremos uso de la figura de la derecha, la cual ilustra el circuito básico de un inversor triestado TTL. Cuando la entrada de Habilitación/ Inhibición (E) está a nivel bajo, Q2 no conduce y el circuito de salida funciona en la configuración Totem-Pole normal (funciona como una puerta normal). Cuando la entrada “E” está a nivel alto, Q2 conduce. Entonces en el segundo emisor de Q1 se produce un nivel bajo, haciendo que Q3 y Q5 se apaguen y el diodo D1 se polarice en directa, lo que hace que Q4 se apague también.

La principal aplicación es la construcción de buses de comunicación en los que cada puerta deposita la información de manera aleatoria. NUNCA SE DEBEN HABILITAR DOS PUERTAS AL MISMO TIEMPO. Un ejemplo de esta aplicación son los Buffer Triestado, y lo más habitual es que este tipo de dispositivo vaya integrado junto con el circuito correspondiente a una función lógica, proporcionándole la posibilidad de disponer de salidas triestado. En la figura anterior se puede ver la obtención de una señal mediante la conexión de varias salidas triestado. 3. ¿Cuál es la diferencia entre el C.I. 74LS08 y el 74LS09? Explique el funcionamiento de cada uno de ellos. C.I. 74LS08: Es una Cuádruple Compuerta AND. . El dispositivo contiene 4 compuertas independientes que ejecutan la función lógica AND. Debajo se muestra cómo están organizadas las entradas y salidas de las 4 AND de este circuito integrado, visto desde arriba. La semejanza con el otro (74LS09) es que tienen la misma ubicación de patillas

C.I. 74LS09: Es una Cuádruple Compuerta AND con salidas de Colector Abierto. El dispositivo contiene 4 compuertas independientes que ejecutan la función lógica AND. Se diferencia con el C.I. 74LS08 en que sus salidas son de Colector Abierto, esto quiere decir que dichas salidas requieren de resistencias o resistores externos (llamados PULL-UP) para que las compuertas ejecuten una operación lógica apropiada (que los valores de tensión en la salida se aproximen a sus equivalentes lógicos de 0 ó 1: 0V ó 5V, respectivamente). Estas resistencias se deben calcular con ayuda de los valores de: - Voltaje de Alimentación: Vcc - Voltaje de Salida: Nivel Bajo (Máximo), VOLmáx Nivel Alto (Mínimo), VOHmín - Corriente de Salida: Nivel Bajo (Máximo), IOLmáx Nivel Alto de Fuga, IOHfuga - Corriente de Entrada: Nivel Bajo (Máximo), IILmáx Nivel Alto (Máximo), IIHmáx

Se puede calcular un valor mínimo de la Resistencia: Rmín (para un nivel Bajo en la salida), y también un valor máximo: Rmáx (para un nivel Alto en la salida). Así: Vcc - VOLmáx

Vcc - VOHmín

Rmín =

Rmáx = IOLmáx - IILmáx

IOHfuga - IIHmáx

A continuación mostramos una imagen de la circuitería interna de una compuerta de Salida de Colector Abierto. Es posible distinguir la Resistencia externa (PULL-UP) conectada a Vcc en la Salida.

La Tabla de Verdad del C.I. 74LS09 al igual que la del C.I. 74LS08, han sido deducidas anteriormente como parte del desarrollo de este laboratorio. 4. En su opinión, qué compuerta sería el equivalente para el C.I. 74LS126. Si hacemos que trabaje sin la resistencia: R=1K conectada desde su salida a Vcc, tendríamos la Tabla de Verdad de la Compuerta Lógica AND la cual definimos con el C.I. 74LS08. También con el C.I. 74LS09 (con su resistencia R=1K conectada desde su salida a Vcc) Cuádruple Compuerta AND con salida de Colector Abierto (Open Collector).

TP1 74LS126 SW1 5V

SW2 0V

U2A

NO DATA DC V

SW1 (IN) 0 0 1 1

SW2 (G) 0 1 0 1

TP1 (OSC) 0.00 V 0.101 V 0.00 V 3.57 V

VOLTIOS 0.00 V 0.10 V 0.00 V 3.58 V

NIVEL LÓGICO 0 (Z) 0 0 (Z) 1

CONCLUSIONES: -

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Al estar conectada la resistencia externa de 1kΩ desde las salidas de las compuertas lógicas con salida de Colector Abierto hacia Vcc, se comprueba el buen funcionamiento de estas compuertas, al mostrarnos niveles de tensión aproximados a 5V (estado lógico alto) en los lugares de la Tabla correspondientes a los resultados de las operaciones lógicas estudiadas. La composición de un Bus de comunicaciones con ayuda de Buffers con configuración de Salida Triestado hace posible la llegada de varios estados lógicos a este bus, descartando posibilidad de error al hacer funcionar un buffer a la vez para permitir la transición de estos estados de manera ordenada hacia otra etapa que los requiera. Debe tomarse en cuenta los tiempos de Retraso de Propagación de las compuertas lógicas a la hora de diseñar un circuito conformado por compuertas TTL, ya que el tiempo total de retraso de éste se obtiene mediante la acumulación de los retrasos de las compuertas que forman el “camino lógico”.