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LABORATORIO DE MICROELECTRONICA

UNMSM

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS (Universidad del Perú, DECANA DE AMÉRICA) FACULTAD DE INGENIERIA ELECTRÓNICA Y ELÉCTRICA E.A.P DE INGENIERÍA ELECTRÓNICA

Tema: Layout

Codigo

Alumno

: Mendoza Morales, Walter Hugo

Codigo

:16190096

Profesora

: DR. ING. RUBEN ALARCON M.

2019 1

LABORATORIO DE MICROELECTRONICA

UNMSM

INFORME FINAL

1. Presentar en Laboratorio el Layout del Inversor realizado por usted, considerar para el layout el esquema de la Figura A y la Figura B del diagrama de barras (Stick). Tratar de conseguir un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D. 

LAYOUT DEL INVERSOR (DIMENSIONES MINIMAS).



VISTA EN CORTE 2D.

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

VISTA EN CORTE 3D.



Se puede observar tanto en la muestra en 2D Y 3D la estructura del inversor, en él se puede ver como se posicionan los respectivos sustratos junto al polysilicio y contactos metálicos sobre los cuales se polariza Vdd y Vss, lo mismo se observa la porción de polysilicio que unifica ambos canales y en donde se inyecta la señal de prueba en el canal para poder obtener la salida del elemento en el contacto metálico en la salida.

2. Para el layout del inversor (muestre el procedimiento empleado). 

HALLAR LA FRECUENCIA MÁXIMA DE OPERACIÓN.

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Fmax = 1/16ps = 62.5GHZ



AREA OCUPADA DEL LAYOUT.

Dimensiones del Layout. Ancho: =11.4 µm. Alto: = 3.5 µm. El área seria: = 39.9µ𝑚2 3. Para el Layout del inversor, extraer la descripción CIR(spice) y la descripción CIF(Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas principales de sintaxis y describir sus contenidos.

CIRCUIT C:\Users\visitante\Documents\CURSOS DE ING. ELECTRONICO\8VO CICLO\MICRO.NANO SIST. ELECTRONICOS\Labo\LABO 1\Inversor2.MSK 4

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* * IC Technology: ST 0.25µm - 6 Metal * VDD 1 0 DC 2.50 VInput 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N) * * List of nodes * "Output" corresponds to n°3 * "Input" corresponds to n°6 * * MOS devices MN1 3 6 0 0 TN W= 0.75U L= 0.25U MP1 1 6 3 1 TP W= 0.75U L= 0.25U * C2 1 0 2.112fF C3 3 0 1.248fF C4 1 0 0.576fF C6 6 0 0.135fF * * n-MOS Model 3 : * .MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6 +LD =142468360175872.000U THETA=0.300 GAMMA=0.400 +PHI=0.200 KAPPA=0.010 VMAX=130.00K +CGSO= 0.0p CGDO= 0.0p * * p-MOS Model 3: * .MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 +LD =0.000U THETA=0.300 GAMMA=0.400 +PHI=0.200 KAPPA=0.010 VMAX=100.00K +CGSO= 0.0p CGDO= 0.0p * * Transient analysis * .TEMP 27.0 .TRAN 0.80PS 10.00N .PROBE .END  En el archivo .CIR se encontró la medida de los transistores tipo P y N.  Transistores tipo N.(L Y W)

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 Transistores tipo P.(L Y W)

 Las capacitancias parasitarias se muestran a continuación graficadas en el layout.

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 Archivo CIF

( File : "C:\Users\visitante\Documents\CURSOS DE ING. ELECTRONICO\8VO CICLO\MICRO.NANO SIST. ELECTRONICOS\Labo\LABO 1\Inversor2. ( Conversion from Microwind 2b - 17.01.2000 to CIF) ( Version 08/09/2019,03:34:28 a.m.)

DS 1 1 1; 9 topcell; L 1; P -7625,15250 -3625,15250 -3625,17500 -7625,17500; L 19; P -1400,16225 -1100,16225 -1100,16525 -1400,16525; P -2650,16225 -2350,16225 -2350,16525 -2650,16525; P -7400,15475 -7100,15475 -7100,15775 -7400,15775; P -4900,16225 -4600,16225 -4600,16525 -4900,16525; P -6150,16225 -5850,16225 -5850,16525 -6150,16525; L 13; P -5500,15500 -1750,15500 -1750,15750 -5500,15750; P -3500,15250 -3250,15250 -3250,15500 -3500,15500; P -5500,15750 -5250,15750 -5250,17125 -5500,17125; P -2000,15750 -1750,15750 -1750,17125 -2000,17125; L 23;

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P -1625,16000 -875,16000 -875,16750 -1625,16750; P -1500,16750 -1000,16750 -1000,17750 -1500,17750; P -4375,16125 -2125,16125 -2125,16625 -4375,16625; P -7625,15250 -6875,15250 -6875,16000 -7625,16000; P -2875,16000 -2125,16000 -2125,16125 -2875,16125; P -5125,16000 -4375,16000 -4375,16750 -5125,16750; P -6250,16750 -5750,16750 -5750,17750 -6250,17750; P -6375,16000 -5625,16000 -5625,16750 -6375,16750; P -2875,16625 -2125,16625 -2125,16750 -2875,16750; P -3875,16625 -3375,16625 -3375,17000 -3875,17000; L 2; P -2875,16000 -2000,16000 -2000,16750 -2875,16750; P -7625,15250 -6875,15250 -6875,16000 -7625,16000; P -2000,16000 -1750,16000 -1750,16750 -2000,16750; P -1750,16000 -875,16000 -875,16750 -1750,16750; P -5250,16000 -4375,16000 -4375,16750 -5250,16750; P -6375,16000 -5500,16000 -5500,16750 -6375,16750; P -5500,16000 -5250,16000 -5250,16750 -5500,16750; L 16; P -3125,15750 -1750,15750 -1750,17000 -3125,17000; P -7875,15000 -6625,15000 -6625,16250 -7875,16250; P -2250,15750 -1500,15750 -1500,17000 -2250,17000; P -2000,15750 -625,15750 -625,17000 -2000,17000; L 17; P -5500,15750 -4125,15750 -4125,17000 -5500,17000; P -6625,15750 -5250,15750 -5250,17000 -6625,17000; P -5750,15750 -5000,15750 -5000,17000 -5750,17000; L 60; 94 Vdd -7250,15625; 94 Vdd -6000,17500; 94 Vss -1250,17500; 94 Input -3250,15625; 94 Output -3500,16875; DF; C 1; E  Identificar las coordenadas (X,Y)

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4. Presentar en laboratorio el LAYOUT del circuito mostrado en la Fig. C, revisar la teoría de su funcionamiento y explique, página 183 del libro texto.

Puerta NAND2 en la lógica NMOS

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Fmax=1/82ps=12.19 GHZ

Puerta NAND2 en la lógica PSUDO-NMOS

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Fmax=1/37ps=GHZ

5. Para circuitos digitales MOS mostrados en las Figuras 1, 2,3. Analizar y determinar la función lógica de salida de los circuitos. Presentar el LAYOUT (manual y de menor área) como mínimo de DOS de ellos y corroborar su función lógica mediante simulación. Medir e área del layout y hallar la frecuencia máxima de operación. Figura 1.

Fig,1

FUNCION LOGICA DE LA SALIDA. S 0 0 0 0 1

In1 0 0 1 1 0

In2 0 1 0 1 0

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F 1 0 1 0 1

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1 1 1

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0 1 1

1 0 1

1 0 0 SIn1

In2

0

00 1 0

01 1 0

̅̅̅̅̅ 𝐹 = 𝑆̅ ̅̅̅̅̅ 𝐼𝑛2 + 𝑆𝐼𝑛1

Frecuencia máxima de operación: Fmax=1/48ps=20.833GHZ

Area del Layout:13.1 µm.*8.6 µm=112.66

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11 0 0

10 1 1

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Figura2. c 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

a 0 1 0 1 0 1 0 1

𝑂𝑈𝑇 = 𝐶̅ (𝐴̅ + 𝐵̅ )

FIg.2

Layout

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Out 1 1 1 0 0 0 0 0

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Frecuencia máxima de operación:

Fmax=1/24ps=41.66GHZ Area del Layout:

Area=11 µm.*11.6 µm.=112.66µ𝑚2

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Figura3. 𝑆𝐴𝐿𝐼𝐷𝐴 = 𝐴𝐵̅ + 𝐴̅ 𝐵 A 0 0 1 1

B 0 1 0 1

Figura 3 Layout

Frecuencia máxima de operación:

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SALIDA 0 1 1 0

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Fmax=1/85ps=11.764GHZ

Area del Layout:

El área del layout es: 11.9 µ𝑚 *7.9 µ𝑚 =94.01µ𝑚2

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