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Instituto Tecnológico de Tlalnepantla

Subdirección Académica Departamento de Ingeniería Eléctrica y Electrónica Manual de Prácticas Electrónica Digital ´ CARRERA (1)

ING. MECATRONICA

PLAN DE ESTUDIOS (2)

COMPETENCIAS

NOMBRE DE LA ASIGNATURA (3)

ELECTRONICA DIGITAL

CLAVE DE LA ASIGNATURA (4)

MTF-1013

PRÁCTICA No.

LABORATORIO DE

NOMBRE DE LA PRÁCTICA (7)

DURACIÓN (8)

4

N/A

IMPLEMENTACION DE SUMADORES EN TARJETA BASYS2

2 Hrs

(5)

(6)

I. Objetivo de la Práctica (9) El alumno aplicará lo aprendido en teoría, conocerá y diseñara un circuito combinacional sumador en lenguaje descriptivo VHDL y lo implementará en la tarjeta BASYS 2 además de comprobar su funcionamiento.. II. Introducción (10) Un sumador completo (SC) a diferencia del circuito medio sumador considera un acarreo de entrada (Cin) tal y como se muestra en la figura 1, el comportamiento de este sumador se describe a través de su tabla de verdad Las ecuaciones reducidas mediante un mapa de Karnaugh correspondientes a la salida Suma y Cout se muestran a continuación Si se manipulan las ecuaciones anteriores mediante álgebra booleana obtenemos que la función de Suma y Cout puede expresarse como: La realización física del circuito se basa en la utilización de compuertas or-exclusiva como se muestra en la figura 2.

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Como puede observarse en la figura 2, dos circuitos medio sumadores pueden implementar un sumador completo.

Fig. 4. Configuracion interna de entradas y salidas de Tarjeta BASYS 2

III. Material y Equipo (11) 1PC con la aplicación ISE versión 14.7 de Xilinx Tarjeta BASYS 2 de FPGAs. IV. Metodología (12) 1. Diseñar un sumador completo en lenguaje VHDL) en el Software ISE WebPack de Xilinx 2. Un sumador completo de 4 BITS, a partir de la tabla de verdad (ver marco teorico) 3. Obtener las ecuaciones booleanas, a partir de la tabla de verdad (ver marco teorico) .

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4. Diseño de programa en VHDL La programación en VHDL del sumador completo se presenta en el listado: library ieee; use ieee.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity sum is port ( A,B,Cin: in std_logic; Suma, Cout: out std_logic); end sum; architecture behavioral of sum is begin Suma