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SERIE DE CIRCUITOS INTEGRADOS CIRCUITOS LÓGICOS y CONVERSIÓN DE A/D y D/A

Traducción: Alexis Méndez Chamorro Ingeniero Mecánico Electricista, U. Anáhuac Investigador Laboratorio de Aplicaciones Electrónicas Escuela de ingeniería, Universidad Anáhuac Revisión técnica: Gerardo Quiroz Vieyra Ingeniero en Comunicaciones y Electrónica ESIME, IPN Profesor UAM-X. Gerente de Informática Aplicaciones Farmacéuticas, S.A. de C.V. Carlos González Ochoa Ingeniero en Comunicaciones y Electrónica ESIME, IPN; Profesor Universidad Anáhuac

SERIE DE CIRCUITOS INTEGRADOS

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D y D/A Arthur B. Williams, Editor in chief Vice President of Engineering, Research, and Development Coherent Communications Systems Corp. Hauppauge, N.Y.

McGRAW-HILL MÉXICO • BOGOTÁ • BUENOS AIRES • CARACAS • GUATEMALA • LISBOA MADRID • NUEVA YORK • PANAM Á • SAN JUAN • SANTIAGO • SÃO PAULO AUCKLAND • HAMBURGO • LONDRES • MILÁN • MONTREAL • NUEVA DELHI PARÍS • SAN FRA NCISCO • SINGAPUR • ST. LOUI S SIDNE Y • TOKIO • TORO NTO

Fotografía de los forros: ® RICHARD BRUMMETT 1983

CIRCUIT OS LÓGICOS Y CONVERSI ÓN DE A/ D Y D/A Prohibida la reproducción total o parcial de esta obra, por cualquier medio, sin autorización escrita del editor. DERECHOS RESERVADOS © 1989, respecto a la primera edición en español por McGR AW- HILL/INT ERAMERICANA DE MÉXICO, S. A. DE C. V. Atlacomulco 499-501, Fracc. Industrial San Andrés Atoto 53500 Naucalpan de Juárez, Edo. de México Miem bro de la Cám ara Nacional de la Industria Editorial, Reg. Núm. 1890

ISBN 968-422-449-4 Traducido, de la primera edición en inglés de DESIGNER'S HANDBOOK OF JNTEGRATED CIRCUITS Copyright © MCMLXXXIV, by McGraw-HHI, Inc., U. S. A. ISBN 007-070435-X 1234567890

P.E.-88

Impreso en México

8123456798 Printed in México

Esta obra se terminó de imprimir en noviembre de 1988. en Programas Educativos, S. A. de C. V. Cal*. Chabacano No. 65-A Col. Asturias Delegación Cuauhtémoc 06850 México, D. F. Se tiraron 3 000 ejem plares

A mi esposa Ellen y a mis hijos Howard, Bonnie y Robín

Lista de colaboradores Hamil Aldridge, Paradyne Corp., Largo, Fla. (Circuitos lógicos de SSI) Peter Alfke, Director, applicatíons Engineering, advanced Micro Devices Inc., Sunnyvale Calif. (Circuitos lógicos de integración a mediana escala) Don Birkley, Tektronix Corp., Beaverton, Oreg. (Microprocesadores) Peter D. Bradshaw, Director of Advanced Applications, Array Technology Inc., San José Calif. (Conversión A/D y DA) Eric G. Breeze, Atari Corp., Sunnyvale, Calif. (Optoelectrónica) Brian Cayton, Marketing Manager, Standard Microsystems Corp., Hauppauge, N.Y. (Dispositivos periféricos de integración a gran escala) Earl V. colé, Atari Corp., Sunnyvale, Calif. (Optoelectrónia) Robert C. Frostholm, Account Manager, Automotive Marketing, National Semiconductor Corp., Santa Clara, Calif. (Circuitos integrados para manejo de potencia) Sid Ghosh, TRW Vidar Corp., Mountainview, Calif. (Lazos con amarre por fase) Randall J. Hipp, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) Robert C. Jones, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) Darin L. Kincaid, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) Dave Kohlmeier, Tektronix Corp., Beaverton, Oreg. (Microprocesadores) Glen M. Masker, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) William M. Otsuka, President, Optomicronix, Cupertino, Calif. (Optoelectrónica) H. Unan Refioglu, Exar Integrated Systems Inc., Sunnyvale, Calif. (Circuitos de temporizarían) Joel Silverman, Marketing Manager, Siliconix Inc., Santa Clara, Calif. (Circuitos de funciones) Michael R. Sims, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) Carroll Smith, Applications Engineer, Texas Instruments Corp., Dallas, Tex. (Circuitos de interfaz) Jerri L. Smith, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicación) Dr. William R. Warner, Tektronix Corp., Beaverton, Oreg. (Microprocesadores) Arthur B. Williams, Vice President of Engineering, Research, and Development, Coherent Communications Systems Corp., Hauppauge, N.Y. (Amplificadores operacionales y Diseño de filtros activos mediante amplificadores operacionales)

Acrónimos usados en el libro ADC

Analog-Digital Converter Convertidor Analógico/Digital

BCD

Binary-Coded Decimal Decimal Codificado en Binario

BRM

Binary Rate Multiplier Multiplicador de Relación Binaria

CC

Direct Current (DC) Corriente Continua

CEP

Count Enable Paralell Habilitar Conteo Paralelo

CET

Count Enable Trickle Habilitar Conteo Disminuido

CI

Integrated Circuit (IC) Circuito Integrado

CMOS

Complementary Metal-Oxide Semiconductor Semiconductor Complementario de Óxido-Metal

DAC

Digital-Analog Converter Convertidor Digital/Analógico

DMM

Digital Multimeter Multímetro Digital

EEPROM Electrically Erasable Programmable Read-Only Memory Memoria Programable y Borrable Eléctricamente de Sólo Lectura EPROM

Erasable Programable Read-Only Memory Memoria Programable y Borrable de Sólo Lectura

LSB

Least Significant Bit Bit Menos Significativo

x ACRÓNIMOS USADOS EN EL LIBRO

LSD

Least Significant Digit Dígito Menos Significativo

LSI

Large-Scale Integration Integración a Gran Escala

MOS

Metal-Oxide Semiconductor Semiconductor de Óxido-Metal

MOSFET Metal-Oxide Semiconductor Field-Effect Transistor, Transistor de Efecto de Campo, Semiconductor de Óxido-Metal MSB

More Significant Bit Bit Más Significativo

MSD

More Significant Digit Dígito Más Significativo

MSI

Medium-Scale Integration Integración a Mediana Escala

PROM

Programmable Read-Only Memory Memoria Programable de Sólo Lectura

SAR

Successive Aproximations Register Registro de Aproximaciones Sucesivas

SSI

Small-Scale Integration Integración a Pequeña Escala

TC

Terminal Count Conteo Terminal (Conteo Límite)

TTL

Transistor-Transistor Logic Lógica de Transistor a Transistor

VIH

Mínimum Input Voltaje Voltaje de Entrada Mínimo

VIL

Máximum Input Voltage Voltaje de Entrada Máximo

VLSI

Very-Large-Scale Integration Integración a Muy Grande Escala

ACRÓNIMOS USADOS EN EL LIBRO

VNIH

Input High Noise Margin Margen de Ruido a Entrada Alta

VNIL

Input Low Noise Margin Margen de Ruido a Entrada Baja

VOH

Mínimum High Voltage Mínimo Voltaje de Nivel Alto a la Salida

VOL

Maximum Low Voltage Máximo Voltaje de Nivel Bajo a la Salida

xi

Contenido Prefacio 1. CONVERSIÓN A/D y D/A 1-1

1

Introducción

1

1-2 Principios de conversión D/A l-2a DAC por conmutación de corriente l-2b DAC por conmutación de voltajes l-2c Otros tipos de DAC l-2d Salida de corriente versus salida de voltaje en los DAC l-2e Convertidores multiplicadores versus convertidores completos l-2f Algunos ejemplos prácticos de DAC

3 4 7 9 12 13 15

1-3 Especificaciones importantes en los DAC

18

1-4

1-5

,

l-3a Glosario

21

Principios de la conversión Analógico/Digital (A/D)

22

l-4a Conversión en ráfaga (flash) l-4b Convertidores de aproximaciones sucesivas l-4c Convertidor de integración l-4d Otros tipos de convertidores A 'D l-4e Ejemplos prácticos de convertidores A/D

23 25 28 31 33

Especificaciones importantes de los convertidores A/D l-5a Glosario

40 42

1-6 Otros circuitos utilizados en conversión D/A y A/D

1-7

48 51

Sistemas completos de adquisición de datos

53

2. CIRCUITOS LÓGICOS DE SSI 2-1

43

l-6a Preamplificadores para transductores l-6b Conmutadores y mutiplexores analógicos l-6c Amplificadores de muestreo y retención (sample-and-hold o trak-and-hold) l-6d Amplificadores de ganancia programable

Introducción

2-2 Tipos de familias lógicas 2-2a Tecnología TTL

43 44

57 57 58 58

xiv

CONTENIDO

2-3

2-2b Tecnología CMOS 2-2c Tecnología ECL

58 59

Características de las familias lógicas 2-3a Estructura típica de una compuerta 2-3b Características de transferencia de voltaje 2-3c Velocidad o tiempo de propagación 2-3d Disipación de potencia 2-3e Inmunidad al ruido 2-3f Carga del circuito 2-3g Costo / disponibilidad

60 60 60 63 63 65 67 67

2-4 Definición de los parámetros generales

2-4a Valores máximos absolutos 2-4b Características eléctricas 2-5

2-6

68 68

Compuertas

69

2-5a Compuerta AND 2-5b Compuerta NAND 2-5c Compuerta OR 2-5d Compuerta NOR 2-5e Compuerta EXCLUSIVE OR (XOR) 2-5f Compuerta EXCLUSIVE NOR (XNOR) 2-5g Compuerta inversora (NOT) 2-5h Compuerta AND/OR 2-5i Compuerta AND/OR/NOT

69 69 70 71 72 72 72 73 73

Seguros o basculadores (latches) y Flip-FIops 2-6a Flip-Flop tipo D 2-6b Flip-Flop tipo JK disparado por flanco

79 82 82

2-7 Monoestables

2-8

68

89

2-7a No redisparables 2-7b Redisparables

89 90

Circuitos de aplicación

93

2-8a Disparadores Schmitt 2-8b Manejadores de línea 2-8c Cambiadores de nivel

93 94 95

2-9 Tablas de selección de circuitos tabla 2-4 Circuitos TTL de SSI más comunes tabla 2-5 Circuitos CMOS de SSI más comunes tabla 2-6 Circuitos ECI de SSI más comunes

97 97 98 100

CONTENIDO xv 3. CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

3-1

Introducción a los MSI

3-la Historia de los MSI 3-lb Tecnologías MSI 3-le Nomenclatura y notación 3-2

103

103 103 103 105

Funciones combinatorias

108

3-2a Multiplexores

108

Direccionamiento de datos Bus de datos multipalabras Multiplexión de tiempo Multiplexor como generador de funciones Comparador de posiciones Detector de un patrón X de Y Conversión de siete segmentos a BCD 3-2b Decodifícadores Direccionamiento de memorias Decodificador 1 de 64 Generador de reloj de cuatro fases Generador de funciones Conmutador codificador Demultiplexión de datos Demultiplexión de reloj 3-2c Codificadores Codificador con prioridad lineal Conversión digital/analógica mediante multiplicadores de relación Codificadores de teclado 3-2d Operadores Confusión de terminales Funciones de sumadores Propagación de acarreo en sumador binario paralelo Búsqueda de acarreo anticipada Representación numérica Suma y resta de números binarios > Suma binaria en serie Suma y resta binaria en serie El 7483 como sumador/restador BCD La unidad aritmética y lógica 74181 El 74182 como generador de búsqueda de acarreo Circuito de búsqueda de acarreo Multiplicador binario de 8 X 8 bits Multiplicadores combinatorios Comparadores

108 110 110

Detección y corrección de errores Conversión de código

111 113 114 114 117 117 119 119 119 120 123 123 123 124 124 127 133 137 137 138 138 140 140 141 141 143 144 145 145 148 151 151

155 159

xvi

CONTENIDO 3-3 Circuitos secuenciales

3-4

169 171 172 172 172 173 174 174

Diseño con circuitos MSI

193

3-4a El impacto de los circuitos MSI en el diseño lógico 3-4b Reglas generales del diseño de sistemas 3-4c Tablas de selección de MSI Tabla 3-5 Multiplexores Tabla 3-6 Decodifícadores Tabla 3-7 Operadores Tabla 3-8 Seguros Tabla 3-9 Registros Tabla 3-10 Contadores Índice

169

3-3a Seguros Ampliación de la capacidad de salida del microprocesador 3-3b Registros Flip-flop tipo D cuádruple o registro de 2 bits doble Registro de corrimiento a la izquierda y a la derecha Contador con registros de corrimiento Contador reversible de anillo torcido Detector rápido de dirección Trampa de datos asíncronos con transferencia independiente de datos Generador de secuencia seudoaleatoria simple Generador largo de secuencia seudoaleatoria 3-3c Contadores Contador multietapas asíncrono Contador multietapas programable Contador con factor de servicio del 30% en la salida 74192/74193 como contadores de subida/bajada 3-3d Diseño de un controlador lógico programado simple

175 177 178 178 179 180 183 184 188

193 194 195 195 196 196 197 197 198 199

Presentación de la serie de circuitos integrados Seleccionar o diseñar un circuito integrado implica una ardua investigación bibliográfica, con mucho tiempo de por medio y la frustración muchas veces de no encontrar el dato buscado. Dada esta necesidad nos dimos a la tarea de publicar una serie de CIRCUITOS INTEGRADOS, que incluyera la colección más completa de los circuitos integrados más conocidos y útiles. Gracias a los diagramas prácticos de selección de dispositivos, el lector podrá comparar diferentes circuitos integrados pertenecientes a la misma familia para escoger el más adecuado. Las configuraciones recomendadas llevan a las soluciones más prácticas y rentables para los problemas de diseño con que nos encontramos más a menudo. La serie está formada por cuatro libros; en cada uno se trata una familia diferente de circuitos integrados; así la información referente a un circuito podrá encontrarse con rapidez y facilidad. Escrita por reconocidos expertos en las diversas familias de circuitos, esta serie se orienta a las aplicaciones y abarca los siguientes temas: Libro 1:

Amplificadores operacionales, circuitos de función y diseño de filtros activos mediante amplificadores operacionales. Libro 2: Circuitos de telecomunicación, lazos con amarre por fase, circuitos de temporización, circuitos integrados para el manejo de potencia. Libro 3: Conversión de A/D y D/A, circuitos lógicos SSI, circuitos lógicos MSI. Libro 4: Microprocesadores, optoelectrónica, dispositivos periféricos LSI y circuitos de interfaz.

Nos esforzamos mucho para solucionar esta urgente necesidad y no dudamos que el ingeniero, técnico, estudiante o aficionado encontrarán en esta SERIE DE CIRCUITOS INTEGRADOS, un útil auxiliar para su trabajo diario.

El editor

Prefacio Los circuitos integrados (CI) han simplificado muchísimo el diseño de los complejos circuitos analógicos y digitales. En la década pasada numerosos fabricantes produjeron una extraordinaria variedad de ellos. El ingeniero o técnico, cuando afrontan la tarea de seleccionar los circuitos integrados y su diseño, deben consultar un gran número de catálogos de los fabricantes y un reducido número de notas de aplicaciones, a ñn de ensayar y determinar la configuración óptima de los circuitos integrados y del circuito que se requieren. Las hojas de datos de los catálogos sirven para definir los parámetros de operación y del peor caso de un dispositivo en particular, pero no pueden utilizarse como una guía de selección, puesto que los circuitos integrados no se evalúan a partir de comparaciones. Por lo demás, estos catálogos y notas de aplicación se limitan a los circuitos integrados de un fabricante y están organizados según el tipo de circuito integrado, no según la aplicación. Este libro se propone cumplir un doble propósito. Se da igual importancia a las aplicaciones de los circuitos integrados que a la selección de dispositivos. Los expertos proporcionan las configuraciones preferidas de los circuitos integrados, de modo que es fácil obtener soluciones prácticas y probadas a los problemas de diseño que se presentan frecuentemente. Este libro no pretende sustituir los catálogos de circuitos integrados, puesto que resultaría totalmente impráctico incluir parámetros detallados acerca de todos los circuitos aquí explicados. La selección de dispositivos junto con las exposiciones pormenorizadas y los ejemplos de diseño, ayudarán a escoger la mejor configuración de circuito y diseño para una aplicación determinada. Los principios de la conversión analógica a digital y de digital a analógica se examinan en el capítulo 1. Se explican varios tipos de configuraciones de circuitos y las estructuras preferidas de éstos se presentan junto con las pautas para seleccionar los dispositivos. El capítulo 2 trata de los circuitos lógicos SSL Se describen en forma pormenorizada las familias lógicas y sus limitaciones. En el capítulo 3 se estudian los circuitos lógicos MSI. Las aplicaciones lógicas de tipo combinatorio y secuencial se presentan junto con las guías para seleccionar los dispositivos. Me gustaría agradecer a los colaboradores tan numerosos y a sus compañías por los esfuerzos que hicieron para lograr que este libro fuera lo más completo posible desde el punto de vista técnico y, al mismo tiempo, para darle suficiente importancia a las aplicaciones ordinarias de los circuitos integrados. Arthur B. Williams Editor

Capítulo

1

CONVERSIÓN A/D Y D/A

Peter D. Bradshaw

Director of Advanced Applications

Array Technology Inc. San José, California

El autor trabajaba en Intersil Inc. cuando escribió este capitulo

1-1 INTRODUCCIÓN La "conversión A/D" es la transformación de señales analógicas en forma digital, mientras que la "conversión D/A" es la obtención de señales analógicas a partir de datos digitales. Las señales analógicas pueden tener la forma de voltajes o corrientes, en tanto que las señales digitales serán generalmente binarias, codificadas en binario normal o en forma de dígitos BCD (binary coded decimal), tara aplicaciones de visualización, en especial cuando se utiliza conversión A/D, las señales digitales se suelen codificar en un formato adecuado para operar directamente el visualizador; por ejemplo, un código de siete segmentos o una estructura para gráfica de barras. Por supuesto existen otros formatos, entre ellos el de matriz de puntos, mas por lo general no están disponibles con la misma facilidad. La relación entre los valores analógicos y los digitales puede ser lineal, aunque en algunos casos se busca intencionalmente una relación no lineal determinada. Estas conversiones analógico-digitales se incluyen frecuentemente en sistemas complejos de medición y control. El grado de complejidad de estos sistemas es muy variable. Uno de los más sencillos es quizá el multímetro digital (DMM) cuyo diagrama de bloques puede verse en la figura 1-1. Consta básicamente de un convertí-

Figura 1-1 Voltímetro digital.

Figura 1-2 Sistema de control de procesos.

Figura 1-3 Evolución del sistema telefónico: (a) sistema tradicional (totalmente analógico); (b) sistema moderno (digital entre las centrales); (c) sistema del futuro (totalmente digital).

2

CONVERSIÓN A/D Y D/A

3

dor A/D adecuado al caso, unos cuantos resistores y conmutadores para ajustar las diferentes escalas de medida y un visualizador de salida, además de la fuente de alimentación o baterías. La figura 1-2, en cambio, representa un sistema mucho mayor: un control de procesos como los que se utilizan en las refinerías de petróleo, en las fábricas de papel o en las plantas generadoras de energía eléctrica. Las notables propiedades y el bajo costo de la transmisión digital de datos están provocando cambios en los sistemas tradicionalmente analógicos. Así, el campo de la "hi-fi" (alta fidelidad) está a punto de verse transformado por la introducción de equipos digitales para la grabación y reproducción de audio a nivel de mercado de consumo y a un precio mínimo comparado con el de los sistemas profesionales y de estudio introducidos hace sólo unos pocos años. El procesamiento digital de señales se utiliza profusamente en los estudios de televisión para todo tipo de manipulaciones con las señales de video. La misma tendencia se manifiesta también en los sistemas telefónicos, cuya evolución se indica brevemente en la figura 1-3. En todos los casos anteriores, los convertidores A/D y D/A, aunque son partes fundamentales, están incorporados en otros componentes, como computadoras, redes de transmisión y de conmutación, elementos de almacenamiento, tanto temporal como permanente, y muchos otros. La cantidad y el tamaño de estos componentes puede sobrepasar con mucho los de la parte de conversión A/D/A y en ocasiones opacarla por completo. Sin embargo, la eficacia y utilidad de la información que maneja el resto del sistema, y en especial cuando se trata de un sistema básicamente digital, dependen de la precisión y las características de la.etapa convertidora A/D/A. Aunque reconocemos que este libro no es para leerse como una novela policíaca, hemos procurado organizar el estudio de las partes que componen estos sistemas en la forma más lógica posible, de modo que las partes "clave" de un subsistema se estudien antes de pasar el subsistema en cuestión, mientras que las partes restantes (las de diseño más fácil o, en general, las que son menos esenciales para determinar los parámetros del funcionamiento del sistema completo) se ven después. Cuando este "plan" no es aplicable, el orden de descripción se basa en el orden en que se encuentran normalmente los elementos en los diagramas de flujo de señal de los sistemas comerciales. 1-2 PRINCIPIOS DE LA CONVERSIÓN D/A La conversión de una señal digital en su correspondiente (voltaje o corriente) analógica puede lograrse por diferentes métodos. En forma poco ortodoxa podríamos clasificarlos en dos grupos: métodos "estáticos" y métodos "de división de tiempo". En los estáticos, la señal digital cerrará una serie de interruptores de acuerdo con un patrón constante (mientras la entrada digital lo sea) para controlar corrientes o voltajes. Por el contrarío, en la conmutación mediante división de tiempo se cierra y abre un interruptor de acuerdo con un patrón dinámico de modo que el valor medio del voltaje o la corriente correspondan al valor deseado. Ambas técnicas tie-

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

nen sus propias ventajas e inconvenientes como veremos al estudiarlas por separado. Pueden establecerse subclasiflcaciones según que la constante del proceso de conmutación sea un voltaje o una corriente, que la señal de salida sea de voltaje o de corriente, y también según que el nivel de referencia sea interno ("DAC completo") o deba aplicarse mediante una señal externa ("DAC multiplicador"). 1-2a DAC por conmutación de corriente

Este tipo de convertidor se caracteriza por un conjunto de fuentes de corriente que se conmutan sobre un modo de salida. Cada una de ellas corresponde a un bit de la entrada digital. En la figura 1-4 puede verse un convertidor digital-analógico (DAC) sencillo de 4 bits de este tipo. Existen varias técnicas para ajustar los pesos relativos de las fuentes de corriente que corresponden a los diferentes bits. En la figura 1-4 se emplea una serie de resistores individuales cuyo valor ha sido calculado de modo que se establezcan corrientes proporcionales a los pesos binarios respectivos para

Figura 1-4 Convertidor D/A simple de 4 bits por conmutación de corriente.

CONVERSIÓN A/D Y D/A

5

los colectores de los transistores Q7—Ql0. Estas corrientes se conmutan luego sobre la salida o sobre la línea de alimentación mediante el control lógico de entrada y los transitores Q1-Q4. La quinta fuente de corriente, el transistor Q6, se emplea para crear un nivel de referencia adecuado mediante el operacional A1 el resistor Rs y la referencia externa Vre. El operacional controla la línea de polarización de bases lográndose el equilibrio necesario de entradas cuando se cumple (teniendo en cuenta la Vos de A1) que

(1-1) La corriente por Q7, tiene que ser igual ya que los voltajes resistores, etc. de los circuitos del emisor son idénticos. El transistor Q8, por su parte, tiene doble área de emisor que los anteriores, como se indica en la figura, mientras que su resistencia de emisor es la mitad de la que tienen Q6 y Q7. Podemos considerar Q8 y su resisor de emisor compuestos por dos secciones, cada una de las cuales sería idéntica a las de Q6 y Q7, de modo que el conjunto conduciría una corriente doble. El total no se verá afectado al unir las dos partes; así que el colector de Q8 conduce exactamente una corriente doble de la calculada en la ecuación (1-1), esto es (1-2) Esta igualdad de las caídas Vbe en transistores que conducen corrientes proporcionales mediante la asignación de áreas también proporcionales es algo extremadamente importante en los circuitos analógicos de precisión, como es el caso del presente DAC. En forma similar, Q9 tiene cuatro veces el área de emisor de Q7 y su resistencia de emisor es un cuarto de la de aquél, lo que nos a exactamente para IQ9 cuatro veces la corriente de colector de Ql0. Esta proporción, acorde con los pesos binarios, continúa con Q10, que tiene un área de emisor ocho veces mayor y una resistencia de emisor que es un octavo de la de Qlo, de modo que IQ10 es ocho veces IQ7. Desde luego, estos cálculos están basados en la suposición de que las entradas digitales están todas a nivel bajo, con lo que Q1—Q4 están bloqueados. Si alguna de las entradas digitales pasa a nivel alto, el transistor correspondiente (dentro del grupo Q1—Q4) derivará la corriente del resistor de la fuente a V+ a través de Q5. La corriente de salida en Isal estará dada por la suma de las distintas corrientes seleccionadas: (1-3) donde Dn representa la entrada digital. La ecuación anterior puede también escribirse en términos de la corriente de referencia IQ6. (1-4)

Y sustituyendo IQ6 de acuerdo con la expresión (1-1) (1-5)

6

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Figura 1-5 Red de escalera R-2R. donde hemos ignorado el error debido al voltaje de desbalance de A1, VosA1. Nótese que la corriente máxima de salida es precisamente (24—l) IQ6 cuando todas las entradas digitales están a nivel bajo. Otra forma de ajustar los pesos binarios relativos de las corrientes es usar una red en escalera "R-2R". El principio en que se inspira está indicado en la figura 1-5. Nótese que todas las ramas de la red, como se indica en la figura, deben terminar sobre un mismo voltaje. Si se mantiene esta relación, la corriente se dividirá exactamente a la mitad en cada nodo de la escalera, ya que basta una simple observación para notar que el resto de la escalera representa una resistencia 2R en cada nodo, valor igual al de la rama de la escalera. Esta red de escalera puede tener la longitud que se desee, con un nodo por cada bit. En el extremo correspondiente al bit menos significativo se necesita un resistor de terminación. La corriente de esa rama, sumada al total (2n—1)ILSB de las ramas activas nos da un total de 2nILSB para la corriente consumida por la red/, como era de esperar, donde n es el número de bits e ILSB la corriente correspondiente al bit menos significativo. Una de las principales ventajas de este sistema de escalera, en comparación con la red de resistores ponderados de la figura 1-4, es la pequeña gama de valores de resistencia que se requieren (sólo 2:1 en vez de 2n:1), lo cual es muy ventajoso tanto para la adaptación de coeficientes térmicos como para el proceso de construcción monolítica. La necesidad de que todas las ramas tengan el mismo voltaje de terminación, con independencia de su estado de conmutación, impone cierta complejidad adicional en las porciones de ajuste y conmutación de las fuentes de corriente del circuito. La figura 1-6 muestra el circuito básico de un DAC de 8 bits, muy popular, que

Figura 1-6 Convertidor D/A de 8 bits con escalera R-2R.

CONVERSIÓN A/D Y D/A

7

Figura 1-7 Red de escalera R-2R con conmutador de corrientes iguales. utiliza esta técnica de red R-2R para las fuentes de corriente correspondientes a los bits más significativos. Para los bits menos significativos, en los que la precisión tiene menos importancia, se emplea la técnica de transistores con áreas de emisor proporcionales. Nótese que con esta disposición es muy fácil obtener una salida de corriente complementaria. En la figura 1-7 podemos ver otra posible técnica para lograr la ponderación binaria en un DAC de conmutación de corriente. En este caso tenemos una fila de corrientes iguales que se conmutan sobre los nodos de una red escalera R-2R. El peso de la corriente o voltaje de salida depende de la distancia que separa de la salida la correspondiente corriente de bit. Las magnitudes de las corrientes conmutadas son sustanciales para todos los bits, lo qué garantiza un tiempo de conmutación corto, de forma que los valores de los resistores están también aquí dentro de un intervalo bastante pequeño. Los principales inconvenientes son la pérdida de la alta complianza de salida (independencia de la corriente de salida respecto del nivel de voltaje de salida) de los circuitos de las figuras 1-4 y 1-6, y la necesidad de una segunda red de escalera si se desea tener corrientes de salida complementarias. Por otro lado, ofrece también la ventaja, no muy clara en el esquema, de que todos los transitores de las fuentes de corriente tienen el mismo tamaño. 1-2b DAC por conmutación de voltajes

Todos los DAC que hemos visto hasta ahora operan conmutando corrientes hacia uno u otro nodos. El siguiente grupo que veremos trabaja básicamente mediante la

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/O Y D/A 10 kΩ 10 kΩ 10 kΩ

10 kΩ

Figura 1-8 Convertidor D/A común de conmutación de voltajes (a) escalera y conmutadores; (b) conmutador y aplicador CMOS típico. conmutación de un nodo entre los voltajes de otros dos. Una disposición típica de este tipo de convertidores es la que se indica en la figura 1-8. Esta estructura puede construirse muy eficientemente utilizando interruptores MOSFET y lógica CMOS para los manejadores. Esa combinación, junto con resistores de película delgada, resulta ideal para un proceso de fabricación monolítico. Nótese que también en este caso aparece una red de escalera R-2R. La disposición específica de los elementos es, por lo general, mucho más flexible en este caso que en los ya vistos. Además de la posibilidad directa de conmutar voltajes como en la figura 1-9, la red puede usarse (y de hecho es lo más frecuente) para simular el funcionamiento por conmutación de corriente, como en la figura 1-10. En realidad, las no linealidades inducidas por las resistencias de los interruptores en la conexión de la figura 1-9 limitan mucho su empleo en precisiones elevadas. La resistencia de un interruptor MOS depende del voltaje que existe entre compuerta y canal. El voltaje de la compuerta es fijado por la alimentación lógica, pero el voltaje del canal es el de los dos nodos conectados. La conexión de la fígura 1-10 no presenta este problema en absoluto y es el que normalmente se utiliza en circuitos de alta precisión. Sin embargo, esta configuración no presenta una buena flexibilidad de salida, (máxima excursión), ya que cualquier voltaje que se desarrolle entre las ramas de los nodos causará graves errores

CONVERSIÓN A/D Y D/A

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Figura 1-10 Funcionamiento similado de conmutación de corriente del circuito de la figura 1-8.

en las corrientes de la red de escalera. Por lo general, esto requiere utilizar operacionales bastante precisos o algún otro tipo de carga que actúe como "tierra virtual". Como ya veremos, ésta es una situación bastante común en aplicaciones de conversión D/A sin importar, cuáles sean, por lo que no representa un gran inconveniente en el uso de este tipo de DAC. 1 -2c Otros tipos de DAC

Pueden construirse varios otros tipos de DAC; uno de los más sencillos es el DAC de conmutación de tiempo. Podría considerarse como un DAC de un solo bit de cualquiera de los tipos antes vistos, pero con la particularidad de que los datos de entrada se configuran de modo que se genere una salida promedio del nivel deseado. En la figura 1-11 se muestra un DAC de este tipo en una versión muy sencilla. El contador y el registro controlan la puesta a uno y la puesta a cero de un biestable R/S cuya salida permanecerá alta durante un número de pulsos de reloj

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igual al contenido del registro y baja durante el resto del ciclo de cuenta completa del contador. La precisión está limitada sólo por los errores asociados al interruptor de salida y a la desviación del reloj (además de la entrada de referencia, por supuesto; véase el apartado l-2e). Sin embargo, el filtro requiere una larga constante de tiempo o bien muchos polos para obtener el nivel requerido de contenido de rizo, inferior a 1 LSB. Con diseños más complejos se puede dividir la forma de onda de salida en partes más pequeñas, de manera que el número total de periodos de reloj durante los cuales se mantiene alta la salida por cuenta total siga siendo el mismo, pero las componentes de baja frecuencia a la salida son muy pequeñas; y se logra el bajo contenido de rizo con un sencillo filtro cuya constante de tiempo sea un poco mayor que el tiempo necesario para una cuenta completa. Es obvio que el tiempo de conversión jamás puede ser menor que este tiempo de cuenta completa. Puede utilizarse otra técnica de conmutación de tiempo para obtener un conjunto de corrientes ponderadas en binario mediante la división de tiempo de una sola corriente constante. Así, la corriente pasa al MSB durante la mitad del tiempo, al segundo bit durante un cuarto del tiempo total, al tercero durante un octavo, etc. Se desprecia el último periodo restante después del LSB. Las corrientes que circulan por cada rama resultan, pues, promediadas en el tiempo, como muestra la figura 1-12, antes de conectarse a la salida en forma ordinaria. Otro esquema divide la corriente en dos mitades aproximadas cuyos destinos se controlan continuamente (para promediar el error y cancelarlo) en cada etapa binaria. Ambos esquemas sufren el mismo defecto, pues requieren varios circuitos promediadores y cuidadosamente diseñados. Por otra parte, ambos tienen la ventaja de

Figura 1-12 División binaria por conmutación y promedio de corriente.

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Figura 1-13 Celdilla de capacitores conmutados.

que el tiempo de conversión de salida no depende en absoluto de la temporización del sistema de conmutación. Hay otro tipo de DAC que se basa en las técnicas de capacitores conmutados, cada vez más comunes en los sistemas de filtro. El principio básico en que se fundan estos circuitos se observa en la figura 1-13 que representa una celdilla típica de un sistema de capacitores conmutados. Los voltajes de entrada se suman y aparecen a la salida con un nivel que depende en esencia de relaciones entre capacitancias, parámetro éste relativamente fácil de controlar en un circuito integrado. Diseñando un circuito adecuado, se puede utilizar un conjunto de circuitos de este estilo para generar sucesivamente divisiones ponderadas en binario de un voltaje externo de referencia y sumar después las combinaciones pertinentes para obtener la salida deseada. Este tipo de circuitos actualmente se emplea sobre todo en sistemas telefónicos digitales de baja precisión CODEC y en combinaciones de filtro, pero es de esperar que pronto aparezcan dispositivos de bajo costo, de velocidad moderada y de mejor precisión. Puede construirse un DAC muy sencillo con una cadena de resistores iguales, como se indica en la figura 1-14. Debido al gran número de componentes necesarios, esta solución sólo es factible para resoluciones bajas, hasta un máximo de unos ocho bits, y se emplea principalmente en convertidores de aproximaciones sucesivas de los que hablaremos más adelante.

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1-2d Salida de corriente versus salida de voltaje en los DAC

La siguiente división importante entre los convertidores D/A proviene de si la señal de salida es voltaje o corriente. Es obvio que el DAC de conmutación de corriente de la figura 1-4 tiene básicamente salida de corriente, mientras que el de la figura 1-9 la tiene de voltaje. Sin embargo no todos los casos son tan simples. Si se deja abierto el nodo de salida del convertidor de la figura 1-7 tendremos una salida de voltaje del DAC en tanto que si se "amarra" a una tierra virtual tendremos un DAC con salida de corriente. De igual manera, el DAC de conmutación de voltaje de la figura 1-8 entrega una salida de corriente en la figura 1-10. En general, un DAC con salida de corriente real que tenga una buena flexibilidad (máxima excursión), por ejemplo, los de las figuras 1-4 o 1-6, puede convertirse en un DAC de salida de voltaje añadiendo un resistor simple como carga como se indica en la figura 1-15. Incluso uno que tuviera una flexibilidad pobre de salida (Fig. 1-10) podría convertirse en DAC de salida de voltaje mediante un circuito como el de la figura 1-16, con un operacional y un resistor de retroalimentación.

Figura 1-15 Obtención de un DAC de salida por voltaje a partir de un convertidor de salida por corriente.

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La tierra virtual en el nodo de entrada inversora del operacional garantiza que se mantenga la precisión del convertidor. La perfecta adaptación entre el voltaje de salida y el de entrada de referencia para la red de resistores puede asegurarse mediante la inclusión del resistor de retroalimentación en el conjunto de la red. Esto se hace en casi todas las unidades disponibles comercialmente. En sistemas de alta precisión es importante cerciorarse de que los errores inherentes al operacional sean realmente despreciables. En particular habrá que tener en cuenta el voltaje de desbalance, la variación del voltaje de desbalance con el tiempo y la temperatura, la corriente de polarización de entrada (y su repercusión sobre la potencialmente variable impedancia de salida del DAC) y los errores debidos al valor finito de la ganancia del operacional. 1-2e Convertidores multiplicadores versus convertidores completos

Los circuitos convertidores D/A que hemos visto hasta ahora dependen de un Vref externo y el voltaje o la corriente de salida dependerá proporcionalmente de este Vref .En principio, se podrían diseñar convertidores D/A que operasen con una Iref pero normalmente, cuando la referencia fundamental es una corriente, real se suele disponer un resistor, combinado con un operacional, para generarla a partir de un voltaje como se muestra en la figura 1-17. Los convertidores que incluyen un voltaje de referencia se llaman a menudo "completos", para distinguirlos de los que no incluyen esta referencia interna. Estos últimos se denominan "multiplicadores", ya que su función puede considerarse la de multiplicar una señar externa (la entrada Vref) por una fracción digital. Aunque a primera vista esto podría parecer una disgresión publicitaria, hay muchas aplicaciones de los DAC; en las que debe emplear-

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A + 15 V

Ajuste del desbalance

20KΩ

de salida

Figura 1-17 Convertidor D/A de 12 bits construidos a partir de interruptores cuádruples. se conjuntamente una señal externa como "entrada de referencia", por lo que una referencia fija interna sería en ese caso inconveniente. De hecho, casi todos los DAC "completos" sacan la referencia interna por una terminal que debe conectarse con un puente a la terminal de entrada de referencia para permitir utilizar ese tipo de aplicaciones. La mayor parte de los circuitos monolíticos con especificaciones de precisión por arriba de 10 bits carecen de la fuente de referencia interna. La razón básica es que las necesidades tecnológicas de un buen DAC y las de un buen voltaje de referencia son relativamente incompatibles. Hasta la fecha no hay ningún circuito de referencia tipo CMOS capaz de ofrecer ni remotamente un coeficiente térmico lo bastante bajo para una precisión de 12 bits en un intervalo razonable de temperaturas, aun suponiendo que se recurriese al hoy usual ajuste por láser del valor inicial (a temperatura ambiente). Los circuitos actuales bipolares de referencia con buenos coeficientes térmicos se seleccionan mediante un exhaustivo (y costoso) ensayo térmico (p.ej. los ICL8069, AD58O, etc.) o bien emplean un sustrato que se mantiene a temperatura constante (los LM199, ICL8075-9, etc). Ninguna de estas técnicas es aplicable cuando se trata de incorporar el circuito a un integrado más grande y complejo. Si desechamos un porcentaje importante de DAC completos (completos

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y terminados) porque no cumplen con el coeficiente térmico, los circuitos que pasen la selección resultarán mucho más caros y, por otra parte, la disipación de potencia y los problemas de confiabilidad que plantearía un DAC mantenido constantemente a una temperatura elevada constituyen un inconveniente insalvable. En ambos casos, la mejor solución sigue siendo un circuito independiente de referencia, al menos hasta que se encuentre alguna otra forma más precisa y reproducible de diseñar fuentes de referencia integradas. 1 -2f Algunos ejemplos prácticos de DAC

Varios esquemas básicos de los que presentamos antes corresponden en realidad a dispositivos comerciales. Así, la figura 1-6 es el diagrama simplificado del DAC-08, un convertidor de 8 bits, mientras que la figura 1-7 es el esquema de un convertidor de 12 bits denominado HA572. La figura 1-8 está inspirada en la familia de convertidores AD7520/21/31 y también corresponde al AD7541, un circuito convertidor que emplea la técnica de ajustes por láser: Sin embargo, existen muchos dispositivos comerciales que emplean una combinación de las técnicas descritas antes; otros añaden al esquema básico algunas modificaciones especiales de interés Durante muchos años los convertidores D/A de 10 a 16 bits, en sus formas modulares e híbrida se han realizado a partir de un circuito similar al de la figura 1-17, el cual continúa siendo hoy día la alternativa adecuada para los dispositivos más rápidos de precisión igual o superior a 12 bits. El funcionamiento tal vez pueda describirse adecuadamente como una combinación de los circuitos de las figuras 1-4 y 1-7. En efecto, cada grupo de cuatro interruptores opera con corrientes ponderadas en binario mientras que las salidas de cada grupo se suman mediante una-red de escalera. Unos cambios de menor importancia en los valores de las componentes de la red en escalera darán lugar a una suma de ponderación decimal, con lo que obtenemos un convertidor D/A en dódigo BCD. Los integrados necesarios pueden comprarse en paquetes apareados con lo que resulta más fácil garantizar cierta precisión. Los resistores pueden adquirirse también preajustados para la familia de circuitos integrados de que se trate, ya que hay fabricantes que ofrecen redes de resistores destinadas específicamente a este uso. En los últimos años se han logrado dos adelantos que de algún modo han contribuido a incrementar la precisión de los integrados monolíticos en forma significativa. El primero de ellos es la técnica de ajuste por láser de los valores de las componentes integradas, en especial de los resistores cuyo valor se ajusta aprovechando el intenso calor generado por un haz láser para provocar la metamorfosis de una parte del material que compone el resistor de película delgada. Por lo general, esto se hace a nivel de oblea (aunque también se utiliza esta técnica ocasionalmente con el circuito parcialmente ensamblado), combinándolo con el proceso de selección y prueba para ejecutar un algoritmo sucesivo de ajuste y prueba. En algunos dispositivos el láser se emplea para romper ciertas terminales o bien se usan pulsos de energía para cortocircuitar ciertos diodos de interconexión. El AD7541 es uno de los ejemplos mejor conocidos de dispositivos construidos mediante este proceso, aunque hay otros más. El esquema básico de este convertidor es el mismo del

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Figura 1-18 Convertidor D/A de 14 bits en tecnología CMOS, con corrección por PROM.

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AD7520/1 que se muestra en la figura 1-8, pero mientras que el dispositivo no ajustado sólo llega a 10 bits el AD7541 mantiene perfectamente la linealidad hasta 12 bits. El otro adelanto al que nos referimos, marcado por la introducción del ICL7134, es la técnica de emplear un PROM para controlar un sistema de corrección interno que permite una calibración individual y corregir los errores del dispositivo ya ensamblado. El diagrama de bloques de este circuito es el indicado en la figura 1-18. Nótese que, además del DAC básico, que es del tipo estándar (CMOS) ilustrado en la figura 1-8, existen dos convertidores D/A pequeños y similares entre sí; uno de ellos se programa para corregir los errores de ganancia y el segundo corrige la no linealidad del convertidor principal. Almacenando estas correcciones para cada valor posible de los bits más significativos, se pueden suprimir los errores de superposición debidos a las resistencias internas entre los puntos comunes de suma y también las pequeñas no linealidades en los resistores. De este modo se consigue mantener la linealidad en convertidores monolíticos hasta de 14 bits. En principio, es posible utilizar una EPROM (o EEPROM) para corregir variaciones de las características a largo plazo mediante reprogramación. Otro detalle poco común en este DAC es la separación del voltaje de referencia suministrado al MSB y el que se utiliza en las restantes porciones de la red de escalera. Esto permite generar una salida bipolar invirtiendo el voltaje para el MSB con un operacional si así se desea. Varios dispositivos recientes han utilizado nuevas modificaciones de los esquemas básicos de conversión DAC para lograr una característica monotónica., aunque no necesariamente manteniendo la no linealidad en el mismo nivel de precisión. En el AM6012 esto se logra modificando el circuito de la figura 1-5 como se muestra en la figura 1-19. Las fuentes de corriente de los tres bits más significativos han sido sustituidas por ocho fuentes nominalmente iguales. Los tres bits más significativos de la entrada se decodifican directamente para dirigir de 0 a 7 de estas fuentes hacia la salida y la siguiente en el orden hacia la red de escalera de los bits restantes. Estos realizan así la interpolación entre las sumas sucesivas de las ocho fuentes de corriente asegurando con ello la monotonía en 12bts con un proceso o ajuste de precisión limitada a 9 bits. En la figura 1-20 incluimos un dispositivo similar, basado en la configuración de la figura 1-8. Se trata de un DAC de conmutación de voltajes cuyas dos entradas se conectan mediante un juego de conmutadores entre dos puntos de una cadena divisora resistiva, con lo que los bits de menos peso realizan también aquí una interpolación entre los valores dados por los bits de mayor peso (en este caso los cuatro de mayor peso). Este circuito, el AD7546, ofrece resolución monotónica de 16 bits, aunque la linealidad puede ser mucho menor. Un tipo de DAC que no hemos visto hasta ahora es el "DAC compresor expansor" (companding) que se emplea en los sistemas telefónicos digitales. La función de salida de estos convertidores, como puede verse en la figura 1-21, ofrece una resolución eficaz mucho mayor para los valores bajos que para los altos. Este método ha demostrado una calidad de voz aceptable, con un flujo digital de datos

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Figura 1-20 Convertidor D/A monotónico de 16 bits de conmutación de voltajes.

mucho menor del que se necesitaría en un sistema lineal equivalente. La figura 1-22 muestra el esquema de un circuito de este tipo. 1-3 ESPECIFICACIONES IMPORTANTES EN LOS DAC

Los tres parámetros clave para especificar un convertidor D/A son la resolución, la linealidad y el tiempo de establecimiento. La "resolución" se refiere al número de bits de la entrada digital, y por tanto al número de salidas analógicas diferentes. El menor incremento de la salida analógica (en promedio) que puede tenerse es pues, el voltaje de referencia dividido entre ese número, es decir, 2". La "linealidad" especifica la desviación de la salida con respecto al valor ideal, y se mide normal-

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Salida analógica (—)

Figura 1-21 Característica entrada/salida de un DAC compresor expansor (companding).

Figura 1-22 Circuito de un convertidor D/A compresor expansor (companding). mente en unidades relativas al bit menos significativos, LSB. Nótese que dicho valor ideal se refiere normalmente a "la mejor línea recta" o a una recta que una los extremos (salida con entrada todo ceros y salida con entrada todo unos). Esta última especificación es más difícil de cumplir, y por lo general es preferible, especialmente porque la mayor parte de los DAC se comportan muy bien en el extremo de salida cero en términos absolutos (véase la figura 1-23). Otro parámetro que se confunde frecuentemente con la linealidad es la monotonicidad (o monotonía), que indica que la salida aumentará siempre que aumente la entrada digital (lo que no siempre es así en los DAC no lineales). Una no lineali1 dad de < 2 LSB garantiza la monotonicidad, pero no la inversa. En teoría, debe ser posible construir un DAC monotónico en el que todos los escalones menos uno fueran despreciablemente pequeños; ¡en ese caso su no linealidad seria prácticamente de escala completa!. En algunos sistemas de control y otras aplicaciones similares resulta adecuada una no linealidad razonable con características monotó-

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A TABLA 1-1 Guía de selección de convertidores

nicas, pero en la mayor parte de los casos se requiere que la linealidad del convertidor sea al menos cercana y de preferencia, mejor que su resolución. El "tiempo de establecimiento" se especifica a menudo tanto para escalones pequeños como para escalones grandes en los datos de entrada. En ambos casos se trata de alcanzar el valor estable de salida con aproximación igual o menor a 1 LSB. La mayor parte de los DAC dejan pasar alguna señal de la conmutación digital en

(a)

(b)

Figura 1-23 Linealidad. (a) Mejor línea recta; (b) extremos.

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los elementos de control directamente a la salida por efecto de las capacidades internas, produciendo "parpadeos" de salida en las transiciones mínimas de entrada. Incluso las propias señales digitales externas pueden inducirse en la línea de salida simplemente por acoplamiento capacitivo a nivel de las terminales del circuito integrado. Estos problemas de interferencias y "parpadeos" se pueden superar empleando un circuito de muestreo y retención a la salida, a expensas de algunos requerimientos de temporización y control de secuencias. Otras características, como la salida de voltaje o de corriente, o convertidor completo o multiplicador, son importantes desde un punto de vista de comodidad o de economía; pero como ya hemos tenido ocasión de señalar resulta muy fácil convertir un dispositivo "inadecuado" para alguna aplicación en uno adecuado para otro. El mismo razonamiento es igualmente válido para muchas otras especificaciones de las que llenan las hojas de datos, como corriente de alimentación, niveles lógicos, etc., así como también para las facilidades de interconexión como seguros (latches) de datos, que en caso de necesitarse compatibilidad con un sistema de microprocesador resultan muy importantes. Sin embargo, todas éstas son especificaciones bien claras por sí mismas y muy conocidas, por lo que no creemos necesario explicarlas a fondo aquí. 1-3a Glosario

Salida bipolar Dispositivo, o configuración, en que la salida puede tomar valores positivos o negativos según la entrada digital. La entrada se suele codificar en binario, a veces con algún desplazamiento, pero también es frecuente que se utilice complemento a doses. Interferencia digital Error causado por acoplamiento capacitivo directo de la entrada (o salida) digital a la salida analógica. Error de interferencia El causado por acoplamiento capacitivo desde Vref a la salida en un DAC multiplicador con entrada digital nula. No debe de confundirse con la interferencia digital. Ganancia Razón del voltaje de salida de un DAC multiplicador al Vref de entrada. Corresponde, de hecho, a un error de factor de escala. En un DAC completo, éste queda a menudo incluido en la especificación del valor de referencia. Monotonicidad Propiedad que consiste en que la salida aumenta siempre que lo haga la entrada digital. Está asegurada siempre que la linealidad sea inferior a 1/2 LSB (bit menos significativo), pero no a la inversa. Puede ser una propiedad importante por sí misma, pero no hay que confundirla con la linealidad. No linealidad Error causado por la desviación de la función de transferencia del DAC con respecto a una línea recta. Está recta puede especificarse como "más aproximada" o "recta entre extremos". En un DAC multiplicador, este parámetro debe mantenerse en todo un intervalo de Vref Resolución Valor del bit menos significativo (LSB). En un DAC con resolución de n bits, el valor del LSB es de Vref/2n . La resolución no implica linealidad y no deben confundirse ambos términos.

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Tiempo de establecimiento Tiempo necesario para que la salida del DAC se establezca, de preferencia con error inferior a 1/2 LSB, para cierto cambio en la entrada digital; por ejemplo, de cero a escala completa. 1-4 PRINCIPIOS DE LA CONVERSIÓN ANALÓGICO/DIGITAL (A/D) También en este caso puede establecerse una división entre los convertidores que operan directamente con el voltaje de entrada y los que aplican técnicas de división del tiempo para realizar la conversión. Casi todos los convertidores A/D son del tipo de entrada por voltaje y las excepciones pueden tratarse con las técnicas ya indicadas antes, por lo que las distinciones entre tipos de DAC hechas atendiendo a la clase de entrada carecen aquí de interés. Es más usual clasificar los convertidores de acuerdo con los métodos fundamentales de conversión como lo hacemos a continuación. Los métodos más importantes de conversión A/D son los llamados "paralelos" o "flash", "aproximaciones sucesivas" y "por integración" o "de rampa", los convertidores se designan generalmente según la técnica que utilicen. Describiremos cada una de estas técnicas antes de ver rápidamente algunas otras, entre ellas los métodos híbridos. Antes de hacerlo, podría ser útil repasar algunas características típicas de estas técnicas de conversión A/D. En la figura 1-24 hemos representado una gráfica tridimensional de precios, precisión (en bits) y velocidad (en muestras por segundo). Si consideramos la precisión en porcentaje, las tres escalas pueden

Figura 1-24 Gráfica comparativa de precios y rendimientos para convertidores analógicodigitales.

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tomarse como logarítmicas. Es interesante observar que no existe traslape alguno entre las tres "zonas" correspondientes a los tipos principales de convertidores y que los precios aumentan bruscamente para altas velocidades. Esta ausencia de traslape en la gráfica se traduce lógicamente en una ausencia de traslape en los campos de aplicación respectivos, y es cierto que el mercado de baja velocidad está dominado por los convertidores integrativos mientras que el procesamiento de video, los sistemas de radar y televisión emplean casi exclusivamente convertidores paralelos. Los tipos de aproximaciones sucesivas ocupan la zona intermedia. 1-4a Conversión en ráfaga (flash)

Esta técnica puede considerarse como la solución de "fuerza bruta" para la conversión A/D. Consiste en disponer un comparador para cada posible nivel de entrada y codificar la salida adecuadamente en binario (Fig. 1-25). Un comparador analógico ordinario puede considerarse como un convertidor paralelo de 1 bit, y si además se queda asegurado, podemos incluso decir que tiene asegurada (sujetada) salida. Por lo general, los convertidores de este tipo utilizan una arquitectura interna "de tubería" o "canalizada" que permite procesar digitalmente un resultado al mismo tiempo que efectúa la adquisición de una nueva entrada. Esta técnica es muy rápida y permite obtener un nuevo resultado a cada pulso de reloj. Por otro lado, se requiere gran número de comparadores (255 o 256 para un convertidor de 8 bits), por lo que se trata de dispositivos relativamente costosos. Este tipo de convertidores siempre han sido equipos muy grandes, montados en armarios, pero en los últimos años ya han aparecido algunos circuitos integrados que ofrecen una resolución de 4 a 9 bits.

Figura 1-25 Convertidor A/D de ráfaga (flash).

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Figura 1-26 Convertidor de ráfaga con autocero (ajuste a cero). Además de las complicaciones propias de su número de elementos, otra limitación de los convertidores de ráfaga multibit es la imprecisión resultante de los voltajes de desbalance de los comparadores. La diferencia entre niveles adyacentes puede ser apenas de unos milivolts y, si la "suma de desbalances" de un par de comparadores adyacentes excede este valor, la red lógica de decodifícación recibirá una señal inconsistente desde el punto de vista lógico. Aunque la red decodificadora haya sido diseñada teniendo en cuenta esta posibilidad, necesariamente se producirá un error de salida. En los circuitos integrados, el problema se complica aún más ante la necesidad de mantener la velocidad y la capacidad de integración, lo que implica comparadores con un área muy reducida de pastilla. Recientemente se ha desarrollado un nuevo tipo de comparador en tecnología CMOS, el cual puede resolver este problema utilizando parte del ciclo de conversión para ajustar automáticamente el cero de los comparadores. Como puede verse en la figura 1-26, un capacitor, desde el punto de referencia relevante se conecta a la entrada de cada comparador, cuya salida se conecta (retroalimenta) a su entrada. De esta manera, el capacitor se carga a la suma del punto de referencia y el del desbalance del comparador. Durante la otra parte del ciclo de conversión el capacitor se conecta al vol-

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taje de entrada y el lazo de retroalimentación del comparador se abre, permitiendo que el comparador sea excitado por la diferencia entre la entrada y la referencia. Los capacitores provocan la circulación de corrientes de conmutación de entrada bastante fuertes, que tienden a cancelarse entre sí; aunque el balance no sea perfecto, la baja impedancia efectiva de entrada no suele ser un problema en los sistemas de alta velocidad en que se usan estos dispositivos. Este convertidor se utiliza principalmente en radares y en procesamiento de señales de televisión por lo general en combinación con registros FIFO primero en entrar, primero en salir (first-in-first-out), sistemas aritméticos de transformación rápida de Fourier para análisis de cortes transversales en radar, etc. 1-4b Convertidores de aproximaciones sucesivas

El convertidor de aproximaciones sucesivas se basa en un DAC utilizado dentro de un sistema lógico automático que actúa sobre él hasta lograr que su salida corresponda a la entrada. La entrada lógica del DAC es entonces el valor digital de salida buscado. El diagrama elemental de bloques del sistema podría ser el indicado en la figura 1-27, donde el "registro de aproximaciones sucesivas" sería la red lógica que realiza el algo-ritmo requerido. El comparador compara la señal de entrada con la salida del DAC y devuelve el resultado al registro cuyo contenido al término del ciclo de conversión será el resultado deseado. En la figura 1-28 puede verse un diagrama de tiempos que ilustra el funcionamiento del convertidor. Como se verá, el registro de aproximaciones sucesivas (SAR) empieza con todos sus bits en cero excepto el bit más significativo (MSB). El valor analógico correspondiente es el de media escala, y un periodo de reloj después el comparador le indicará al registro SAR si la entrada está por encima o por debajo de ese valor. En el primer caso, el SAR mantendrá el bit MSB en uno, mientras que en el segundo lo pondrá en cero. Además, el SAR pondrá ahora en

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uno el segundo bit más significativo y el proceso continuará así sucesivamente hasta que se haya establecido y probado el bit LSB (menos significativo). La figura 1-29 ilustra el resultado del proceso desde el punto de vista de la señal analógica, mostrando cómo el valor de prueba converge hacia el valor de la señal de entrada. Para completar el cuadro, añadimos a la representación de "analizador de estados lógicos" y de "osciloscopio" un diagrama de flujo en la figura 1-30. Si se traslada este esquema lógico a un programa adecuado y se añaden las conexiones externas apropiadas, puede emplearse una computadora para realizar la conversión por aproximaciones sucesivas sin necesidad del registro SAR. De hecho, resulta muy sencillo montar un sistema de ese tipo que puede usarse igualmente como convertidor DAC de aproximaciones sucesivas como convertidor ADC bajo un control de programa. En la figura 1-31 puede verse un convertidor ADC de aproximaciones sucesivas. En él se utiliza el DAC de la figura 1-8 y un SAR tipo AM2504, así como un montador de tipo

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Figura 1-31 Convertidor de aproximaciones sucesivas. Esquema práctico.

comercial. El resistor de "retroalimentación" utilizado para tener salida por voltaje, de acuerdo con lo descrito en la sección l-2d, sirve aquí como resistor de entrada. Con ello aseguramos la misma precisión nominal del DAC para este modo de conexión. Las únicas fuentes adicionales de error son las propias de los términos de entrada del comparador, que deben especificarse con mucho cuidado. En la sección l-4e se describe otro posible circuito cuya precisión y velocidad pueden ser superiores.

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1-4c Convertidor de Integración

Este tipo de convertidor transforma el cociente de voltajes entre la entrada y la referencia en una relación de tiempos. Existen varias formas de convertidores de integración, pero todas se basan en rampas lineales obtenidas de un integrador analógico controlado, respectivamente, por una y otra señal. El converti1-32 Convertidor integrativo dor de integración más conocido es el de tipo Figura básico. "doble rampa", cuyo diagrama de bloques muy simplificado se muestra en la figura 1-32. La entrada del integrador se conecta alternativamente a tierra, a la señal de entrada o a una señal de referencia mediante un conmutador; la salida del integrador pasa a un comparador y luego al sistema lógico y de sincronización. Este sistema es el que se encarga también de controlar el conmutador de entrada, los biestables de salida, etc. La conversión tiene lugar en tres fases, como indica la figura 1-33. La primera fase es la de "autoajuste". Durante ella se ajusta a cero la salida del integrador y por lo general también se anulan los voltajes de desbalance del sistema, por lo que se denomina "fase de autocero" o "fase de reposición". (El circuito que se encarga de esto no aparece en la figura 1-32.) La segunda es la fase de "integración de la entrada" o, simplemente, "fase de integración". Durante ese periodo, la entrada del integrador está conmutada a la señal de entrada; por tanto, la variable de entrada se integra durante un tiempo fijo, determinado por el sistema de control. La tercera fase recibe el nombre de "integración de referencia" o "fase de desintegración";

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durante ese periodo la entrada del integrador se conecta a la referencia durante un tiempo variable, hasta que la salida del integrador regresa a su valor inicial. Y como resultado el tiempo necesario para lograr esto queda registrado en el sistema de control lógico. La ecuación que describe este proceso es la siguiente: (1-6) donde NXX se refiere al número de conteos en la fase de conversión correspondiente y Vint es el voltaje a la salida del integrador. Esto puede escribirse también. (1-7) Ya que Nde será el resultado final. Las únicas fuentes de error en un convertidor de doble rampa bien diseñado sólo pueden ser el voltaje de referencia y la posible variación del reloj. Un ejemplo práctico, típico de este convertidor, podría ser el indicado en la figura 1-34, correspondiente a la parte analógica de un muy conocido convertidor A/D de 3 dígitos. La parte del integrador y del comparador está bastante clara y la del conmutador de entrada, aunque algo más compleja, también es fácil de identificar. Hay un amplificador de entrada para que la resistencia de entrada sea mucho más elevada de lo que daría el simple resistor de la figura 1-32. El sistema de autoajuste retroalimenta la salida del comparador a la entrada negativa del integrador para corregir el cero del amplificador seguidor de entrada, del integrador y del propio comparador a la vez. La sección digital de este convertidor es la indicada en la figura 1-35. El oscilador y el contador divisor controlan la sincronización del conmutador a partir de entradas auxiliares del biestable de polaridad y el detector de cruce por cero. El valor registrado en los contadores se almacena en un segundo y se codifica en 7 segementos para operar directamente un visualizador. existen variantes de este mismo circuito con salidas binarias para interconectar a un microprocesador, con 12 bits de precisión en sistemas de un solo integrado o 16 bits en sistemas de dos integrados; y también hay inversiones que dan hasta 4 dígitos en BCD.

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Existen también variantes de esta técnica básica en forma monolítica y en versión de dos integrados. El convertidor de "carga equilibrada" utiliza un diagrama de bloques muy similar (Fig. 1-36), pero los periodos de integración y desintegración se combinan, traslapándose. La operación de autoajuste se realiza aplicando una entrada de referencia con un factor de servicio del 50%, mientras que los ciclos de conversión alternan periodos en los que se aplica la referencia durante la mayor parte del tiempo y periodos en los que sólo se aplica durante algunos pocos pulsos de reloj. Un ejemplo típico sería un ciclo de autoajuste con cuatro periodos de "ref" (referencia) seguidos de cuatro periodos de "no ref, mientras que los ciclos de conversión podrían ser siete "ref seguidos de un "no ref o bien un pulso de "ref seguido de siete de "no ref'. Por lo tanto, cada ciclo incluye en total ocho periodos de cuenta con dos transiciones. El periodo de "conversión" utiliza estas dos transiciones en forma tal que la salida del integrador permanezca lo más cerca posible del cero. Una vez concluida la conversión principal, el resultado acumulado estará en unidades de seis periodos de conteo, por lo que se necesita un ciclo de "ajuste fino" con periodos individuales de "ref y "no ref en ausencia de entrada, para acomodar el residuo de salida del integrador y dar la resolución de un periodo de cuenta. La ventaja principal de esta técnica es que la fluctuación pico a pico efectiva del integrador (tal como la ve el comparador) es muchas veces mayor que en un sistema de doble rampa, lo que facilita enormemente el diseño del comparador.

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Figura 1-36 Convertidor de cargas balanceadas, (a) Procesador LD111 analógico; (b) procesador digital LD114. Existen secciones analógicas separadas, tanto de los sistemas convertidores de doble rampa como de los de "carga equilibrada", que pueden conectarse con un microprocesador para que éste se encargue de las funciones de conteo y control. Hay que tener cuidado y asegurarse de que el microprocesador cumpla estrictamente con los requisitos de temporización y, si se emplean ciclos iterativos (en el programa del microprocesador) para ese fin, deberán deshabilitarse las interrupciones durante los tiempos críticos. No obstante, la flexibilidad del procesamiento digital hace que ésta sea una opción atractiva cuando se requiere un tratamiento especial de los datos y el microprocesador dispone de tiempo extra de proceso que de otro modo no tendría en qué usarlo. 1-4d Otros tipos de convertidores A/D

Hay otros tipos de convertidores A/D que también se utilizan en ciertas aplicaciones. Algunos de ellos son básicamente combinaciones de otros convertidores, y el más importante tal vez sea el de dos pasos, ilustrado en la figura 1-37. Se trata fundamentalmente de un elemento, de aproximaciones sucesivas, en el que se utiliza como comparador un convertidor de ráfaga (tipo flash). El resultado (multibit) de la primera conversión se resta a la entrada mediante un DAC de precisión, y el residuo se amplifica y se pasa al segundo convertidor. El resultado final es una

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suma digital de ambos parciales. La precisión se aproxima al doble del número de bits del convertidor paralelo (es necesario siempre tener algún traslape), mientras que la velocidad está un poco abajo de la mitad de la del convertidor paralelo, pero de cualquier modo siempre es superior a la de un elemento ordinario de aproximaciones sucesivas de igual precisión. La segunda etapa puede realizarse con el mismo dispositivo de conversión paralela que se emplea en la primera etapa, o bien puede usarse un segundo elemento independiente. Se cuenta con dispositivos de esta clase, tanto en versión modular como híbrida, y en teoría, es igualmente posible su construcción en versión monolítica. Otra técnica interesante de conversión A/D es la llamada "convertidor cíclico", en la que se emplea una sola etapa para realizar la conversión de 1 bit (comparador), se resta el valor del bit y duplica el residuo para que la siguiente etapa pueda repetir el proceso. La sucesión de etapas idénticas es bastante atractiva y además se puede buscar la configuración adecuada de etapas para que el resultado sea directamente en código "Gray", muy ventajoso para este tipo de operación ya que la característica de transferencia no tiene discontinuidad y sólo cambia un bit entre una combinación digital y la siguiente. La característica de transferencia requerida es la indicada en la figura 1-38, donde se ejemplifica también un circuito elemental. Otro tipo de convertidor A/D que fue muy utilizado en el pasado, aunque hoy casi no tiene aplicación, es el indicado en la figura 1-39 y denominado "de persecución" (tracking converter). Es un antecesor del convertidor de aproximaciones sucesivas, con la diferencia de que en lugar de un registro de aproximaciones sucesivas utiliza un contador bidireccional. Los pulsos de reloj se acumulan o decrementan en el contador, según la polaridad de salida del comparador, por lo que la salida del DAC "sigue" realmente a la entrada analógica; de ahí el nombre de "persecución". Es obvio que la salida digital sólo puede seguir a la entrada a razón de 1 bit menos significativo (LSB) por cada pulso de reloj, lo que asegura que el retardo sea siempre inferior a un periodo de reloj para cambios de entrada analógicos que cumplan esa condición. La versión programada por software del convertidor ADC de aproximaciones sucesivas puede reprogramarse de modo que utilice la técnica de "persecución" para entradas de variación lenta y la de aproximaciones sucesivas para entradas de variación rápidas, optimizando así la velocidad de respuesta.

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1-4e Ejemplos prácticos de convertidores A/D

También en este caso la mayor parte de los circuitos presentados más arriba corresponden a dispositivos comerciales. La figura 1-26 se refiere a un convertidor CA33OO de RCA, mientras que la figura 1-34 muestra las secciones analógicas de los convertidores ICL7106, 7107 y 7126 de Intersil. Los convertidores ICL7109, 7116, 7117 y 7135 utilizan una estructura muy similar. Las secciones digitales correspondientes difieren del circuito de la figura 1-35, especialmente por lo que respecta a detalles de

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las bases de conteo (binario o decimal), la información de control y de estado y los formatos de salida empleados para los dispositivos respectivos. De igual manera la figura 1-36 muestra un juego LD111/114. Otros dispositivos comerciales utilizan la disposición de la figura 1-27 con convertidores D/A como los ya vistos, por lo que no se les dedica especial atención. A modo de ejemplo citemos el típico módulo de conversión A/D que durante muchos años se ha venido realizando con el DAC de la figura 1-17 en el circuito de la figura 1-27. Siguiendo la misma secuencia descriptiva que en las secciones anteriores, veremos ahora algunos otros convertidores paralelos comerciales. Entre los dispositivos

Figura 1-40 Convertidores paralelos en cascada para aumentar la resolución.

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que actualmente existen fígura una familia de TRW que ofrece precisiones hasta de 9 bits y velocidades de conversión hasta de 30 MHz. El SDA 5010 de Siemens ofrece conversiones en 6 bits a 100 MHz nominales. Todos ellos responden al diagrama de bloques de la figura 1-25, con características como estructura "de tubería" (pipeline) donde el procesamiento digital se realiza sobre datos memorizados en un pulso de reloj previo, posiblemente en varios pasos, y salidas de desbordamiento que permiten aumentar la resolución apilando verticalmente varios convertidores. Ejemplo de esto último es la fígura 1-40. Se puede aumentar la velocidad de conversión operando simultáneamente dos convertidores con fases de reloj opuestas, de modo que se obtengan dos resultados en cada ciclo completo de reloj, como se muestra en la fígura 1-41.

Figura 1-41 Utilización de dos convertidores paralelos para duplicar la velocidad.

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Los convertidores de aproximaciones sucesivas presentan ciertas variantes prácticas que requieren un poco más de atención. El sistema de la figura 1-42, ya mencionado al estudiar los DAC, se emplea con frecuencia en los convertidores A/D de 8 bits y a menudo se combina en la pastilla del circuito integrado con un multiplexor de entrada (como en el ADC0808) o con un pequeño microprocesador (p. ej. el 18022). En estos dispositivos se emplea una cadena de resistores iguales, similar a la de un convertidor de ráfaga, pero con un registro de aproximaciones sucesivas para buscar el punto intermedio que mejor se acomoda al voltaje de entrada. Aunque no adolecen del problema de "códigos faltantes" (missing codes), véase más adelante, la linealidad es por lo general apenas adecuada para completar 8 bits de precisión. Una escalera tan larga dificulta la extensión a precisiones superiores. La figura 1-43 muestra un esquema más flexible en el que se combina una red resistiva con un juego de capacitores ponderados para obtener el mismo resultado de manera más eficiente. El valor de entrada se compara con otro obtenido de dos puntos de la escalera, previamente ponderado por la relación entre capacitores, en un comparador ajustado (a cero) bajo control del registro SAR. Esta estructura es la utilizada en la familia ADC0801-4. Las mismas técnicas de ajuste por láser que comentamos en el caso de los convertidores D/A son también de gran utilidad en los convertidores A/D de

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Figura 1-43 El ADC0801: Convertidor A/D mixto capacitivo/resistivo de aproximaciones sucesivas.

mayor precisión. Aunque el sistema PROM de la figura 1-18 puede combinarse con un registro SAR para obtener resultados comparables, el nuevo ICL7115 de Intersil constituye un ejemplo de una modificación al funcionamiento normal del convertidor A/D de aproximaciones sucesivas y presenta ciertas ventajas notables. La figura 1-44 ilustra el diagrama de bloques de dicho convertidor. La diferencia más drástica con respecto a la estructura "normal" reside en el DAC, que tiene una base aproximadamente de 1.8 en lugar de la binaria (base 2) normal. Este valor permite, en caso de que el comparador tomara una decisión ligeramente incorrecta, corregir el error mediante los restantes términos de comparación. Para ello, cada valor de comparación recibe un incremento temporal que se elimina después de la prueba. Además, el resultado se va armando en un sumador y se basa en el valor analógico real de cada rama (memorizado en la PROM) sumada en el momento de su adquisición. El resultado neto es un convertidor A/D con calibración digital, que requiere

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Figura 1-44 Convertidor A/D aproximaciones sucesivas de 14 bits y corregido con PROM, realizado en tecnología CMOS. más pasos (17 posibles ramas, pruebas y ciclos para lograr 14 bits de precisión) pero que compensa con creces el inconveniente con la mayor velocidad de comparación. Este dispositivo está realizado en tecnología CMOS y aúna a su bajo consumo de potencia la disponibilidad de salidas tres estados, además de la facilidad de interfazado con microprocesadores, característica ésta de varios convertidores A/D modernos, entre ellos el de la figura 1-43. Una cuestión que requiere atención especial en el diseño de convertidores A/D de aproximaciones sucesivas es la de las relaciones de fase en los dispositivos bipolares cuando se utilice un convertidor D/A como el ICL7134, que es bipolar. El bit más significativo (MSB) debe ser tratado con cuidado ya que su efecto sobre la salida es opuesto al de todos los demás bits. La figura 1-43 ilustra la conexión correcta, con un par de AM25(L)03, para formar el registro SAR. Estos dispositivos incluyen una salida invertida para el MSB, lo que resulta muy útil tanto en este caso cómo si se necesita un código binario de "complemento a doses". Nótese que la frecuencia del oscilador cambia, según la parte del ciclo (más significativa o menos significativa) para optimizar el tiempo de conversión de acuerdo con el tiempo de establecimiento del comparador. Además se incluye un comparador de dos etapas para generar una tierra virtual a la salida del DAC, lo que reduce el tiempo de establecimiento a la entrada del comparador. Esta ventaja puede resultar muy conveniente si la capacitancia total en ese nodo es importante, lo que normalmente sucede en los DAC CMOS. Los mismos cuidados, con respecto a las fases, son necesarios cuando se emplea un DAC con salida de polaridad conmutada, como el DAC-100. Una técnica más común para obtener un convertidor A/D bipolar de aproximaciones sucesivas es desplazar la entrada mediante un resistor de valor adecuado unido al Vref. en la figura 1-46 tenemos un ejemplo con un convertidor basado en

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Figura 1-45 Distribución de fases en un convertidor A/D de aproximaciones sucesivas de 14 bits que utiliza un convertidor D/A bipolar.

un DAC de conmutación de corriente. El resistor debe estar apareado con los resistores de entrada y de la fuente de referencia y normalmente se incluye en las redes de resistores usuales para esta configuración. El código de salida sería normalmente "binario desplazado" en este caso, pero invirtiendo el MSB (bit que normalmente ofrecen invertido la mayor parte de los SAR) se obtiene un código de salida de "complemento a doses". En los convertidores integrativos, las principales variantes que cabe esperar con respecto a las vistas en las secciones anteriores se refieren a los formatos de salida, entre los que se cuenta el de siete segmentos, el BCD multiplexado y las salidas binarias compatibles con bus de microprocesador que van desde salida serie por

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Figura 1-46 Cómo desplazar el punto en reposo de un convertidor A/D bipolar de aproximaciones sucesivas.

bits hasta salida para reconocimiento e intercambio (hands haking) por byte. En la figura 1-47 puede verse un convertidor de dos integrados, para 16 bits, que tiene salida binaria compatible con el bus del microprocesador y puede operar en forma estándar o de reconocimiento e intercambio. Este dispositivo es un ejemplo del polo opuesto, dentro del espectro de convertidores integrativos, y aparece en las figuras 1-34 y 1-35. Varios dispositivos de este tipo existen ya en el comercio con abundantes segundas fuentes y dominan de hecho el mercado de los tableros digitales y multímetros. 1-5 ESPECIFICACIONES IMPORTANTES DE LOS CONVERTIDORES A/D

Las especificaciones clave de los convertidores A/D son similares a las de los D/A, pero existen algunas diferencias entre ellos. La resolución se refiere al número de

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bits (o el equivalente en dígitos) de la salida digital, y, por tanto, al número de entradas que pueden codificarse. La entrada más pequeña que puede distinguirse es, pues, la "señal de entrada a escala completa" dividida entre dicho número, es decir, entre 2" en sistemas binarios o 10" en sistemas decimales. Nótese que los convertidores que usualmente designamos como de "3" " o “4 " dígitos deberían llamarse, desde un punto de vista más riguroso, de "3 " o "4 ", ya que normalmente el límite superior es de 2000 o 20000 conteos. También hay que destacar que a veces se dispone de una salida de polaridad, lo que de hecho aumenta la resolución al doble al añadir el equivalente a un bit. La linealidad especifica la desviación que presenta la relación entrada/salida con respecto al ideal. Éste puede referirse a la "mejor línea recta" o, en el caso de convertidores integrativos, a rectas diferentes para entradas positivas y negativas, con una pequeña discontinuidad en torno al cero. La linealidad diferencial especifica el tamaño, con respecto al ideal, del escalón analógico entre dos valores digitales adyacentes. Hay una especificación más o menos parecida que normalmente se prefiere en el caso de convertidores de aproximaciones sucesivas, y se relaciona con los "códigos faltantes". Si se emplea un DAC no monotónico (véase la sección 1-3) para hacer un convertidor A/D de aproximaciones sucesivas, resultará que no se producirán ciertos códigos de salida si la no linealidad diferencial excede de 1 LSB. La velocidad del convertidor A/D se especifica como velocidad de conversión, que es la máxima frecuencia con que pueden obtenerse nuevos resultados. Existen a veces limitaciones en cuanto a la relativa independencia de estos resultados. Por consiguiente, en el caso de los convertidores de ráfaga (flash) muchas veces se da una especificación independiente de ancho de banda, que denota la máxima frecuencia que puede seguir la salida digital con cierta pérdida, acotada, con respecto a la respuesta a frecuencias inferiores. Esta pérdida se produce si las entradas del comparador no pueden seguir la entrada tan rápidamente como se obtienen nuevas conversiones, por lo que cada conversión depende en cierto modo de la anterior. Un efecto parecido se produce en ciertos convertidores integrativos, donde el sistema de autocero puede retener un pequeño error residual de la conversión previa, especialmente si hubo un desbordamiento. Por lo general, los convertidores A/D de aproximaciones sucesivas no suelen presentar este tipo de problemas, aunque sí pueden aparecer en el circuito de muestreo y retención empleado con frecuencia en esos convertidores (véase más abajo). Otra característica que suele utilizarse equivocadamente es la especificación de "razón-métrica". Es obvio que la salida digital de cualquier convertidor dependerá del valor de referencia, pero el término "razón-métrica" (derivado de "razón" o "relación") se reserva para los convertidores en los que el resultado depende intrínsecamente de la relación entre entrada y referencia, y no del acomplamiento entre los componentes. Así, los convertidores de las figuras 1-34 y 1-46 (doble rampa), los de las figuras 1-25 y 1-26 y de ráfaga (flash) y el de la figura 1-42 (aproximaciones sucesivas) son todos ellos razón-métricos, mientras que los de aproximaciones sucesivas de las figuras 1-43, 1-44 y 1-45 no lo son en sentido estricto, ya que la relación que existe entre las parejas de resistores o capacitores puede afectar al factor de

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escala si se produjera alguna variación de envejecimiento o del estado de conexión entre ellos. De manera análoga, el convertidor de carga equilibrado de la figura 1-36 depende, en cuanto a su factor de escala, de una pareja de resistores, por lo que no puede considerarse razón-métrico en el sentido estricto de la palabra. Otras características mencionadas con frecuencia en las especificaciones se entienden bien sin necesidad de mayores explicaciones. Si se trata de conectar el convertidor a un bus de microprocesador, conviene comprobar la capacidad de corriente a la salida, ya que pudiera ser insuficiente para manejar un bus importante donde se conectan muchas cargas como memorias, periféricos, etc.; en ocasiones puede ser necesario en ese caso recurrir a un amplificador entre el convertidor y el bus. En los convertidores de precisión se incluyen a menudo detalles muy útiles como, por ejemplo, una entrada diferencial o incluso una entrada diferencial para la propia señal de referencia, lo que simplifica notablemente muchas aplicaciones. El intervalo dinámico de los valores de referencia utilizables está limitado por el extremo inferior, por el ruido y el desplazamiento en la entrada, y debe comprobarse cuidadosamente. En cuanto a la impedancia de entrada y las corrientes de alimentación no debe haber ningún problema y tampoco en lo que se refiere a disipaciones, ya que existe una amplia gama de convertidores que cubren un intervalo de 500 μW a 2W. 1-5a Glosarlo

Ancho de banda Máxima frecuencia de entrada de la señal analógica que puede convertirse con una reducción especificada en un nivel digital de salida (referido a un nivel analógico). ¡Nótese que "3 dB abajo" denota sólo una precisión de 2 bits! El ancho de banda se suele especificar únicamente en los convertidores de ráfaga (flash) o en dispositivos destinados a aplicaciones de video. Códigos faltantes Existencia de valores teóricos de salida que no se producen realmente en el dispositivo. Normalmente se especifican al revés, es decir, como "ausencia de códigos faltantes" y suele ser característica de los convertidores de aproximaciones sucesivas, aunque el problema puede presentarse también en otros tipos de convertidores. Están relacionados con la no linealidad diferencial, ya que si ésta se mantiene por debajo de 1/2 LSB no habrá códigos faltantes. Entrada de escala completa Valor máximo de entrada que corresponde a una lectura válida. En convertidores paralelos y de aproximaciones sucesivas este valor suele coincidir con el de la referencia, mientras que en los convertidores de doble rampa es casi siempre el doble del valor de la referencia. Error de simetría (roll-over) Diferencia entre las magnitudes de las lecturas correspondientes a entras positivas y negativas de igual valor absoluto. Es una especificación de uso común en convertidores integrativos. No linealidad Error producido por la desviación de la característica de transferencia (estrictamente el valor central de entrada de cada salida digital en el intervalo de entrada) con respecto a la línea recta ideal.

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No linealidad diferencial Diferencia entre los intervalos de entrada correspondientes a salidas adyacentes y su valor ideal (1 LSB). Razón-métrico En rigor, convertidor en el que el factor de escala entre los valores de entrada y referencia no depende de ningún valor ni cociente de valores de componentes, de modo que no se ve afectado por las variaciones de temperatura, envejecimiento, ni por las variaciones en el proceso de fabricación. A veces no se entiende bien y se aplica a un dispositivo en que el factor de escala es (nominalmente) un número cardinal (p. ej. 2:1 o bien 1:2). El atributo es útil cuando se trata de convertir las salidas de algunos tipos de transductores que dependen de un voltaje de control, el cual puede también servir de referencia para el propio convertidor A/D. Resolución Valor del bit menos significativo (LSB). Un convertidor A/D con resolución de n bits tiene un valor del LSB de Vfs (entrada de escala completa) dividido entre 2"; (de manera similar se procede en el caso de un sistema decimal). La resolución no es la misma que la linealidad o la precisión, y no deben confundirse. Velocidad de conversión Cadencia máxima a que pueden realizarse correctamente las conversiones. El valor puede especificarse teniendo en cuenta que la entrada no cambie radicalmente de valor entre una y otra conversión, según el tipo de convertidor. Véase Ancho de banda.

1-6 OTROS CIRCUITOS UTILIZADOS EN CONVERSIÓN D/A Y A/D Existen ciertos circuitos auxiliares utilizados frecuentemente con los convertidores D/A y A/D y que no se estudian en ningún capitulo de este libro. Entre ellos cabe destacar los conmutadores y multiplexores analógicos y los amplificadores de muestreo y retención. Otros elementos, como los preamplificadores para transductores, los amplificadores de ganancia programable o los amplificadores de salida de gran potencia, se basan en técnicas estándar de circuitos para combinar amplificadores operacionales, amplificadores conmutados y de instrumentación, combinados con redes de resistores o interruptores. Aquí nos centraremos en su uso más que en su construcción, destacando los detalles distintivos que hacen a la aplicación diferente de la habitual. 1-6a Preamplificadores para transductores

La principal diferencia de estos preamplificadores con respecto a otros es la linealidad y precisión, que por lo general es mucho mayor en este tipo de circuitos que llevan sistemas digitales. Esta diferencia se logra mejorando los propios amplificadores operacionales, cosa que se vio facilitada por la reciente aparición de un amplificador operacional conmutado (chopper-stabilized) de bajo costo, que aparece en la figura 1-48. En ese circuito puede verse cómo el voltaje de alimentación del transductor entra también al convertidor como referencia, lo que permite aumentar mucho la estabilidad y precisión si el convertidor es del tipo razón-métrico.

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En la figura 1-49 se muestra otra posible técnica para eliminar la desviación y los desbalances de entrada (offset) de un preamplificador. Como se verá, se utilizan las salidas de estados del convertidor integrativo para controlar un amplificador de "muestreo y diferencia". El empleo de un operacional de bajo ruido asegura un mejor comportamiento del sistema completo ya que el ruido eficaz a la entrada del convertidor queda atenuado por la ganancia del preamplificador. El empleo de un sistema de este tipo como entrada de un multiplexor, aunque no es imposible, aumenta bastante la complejidad de la conmutación a menos que el sistema pueda esperar a que se "muestre" cada nuevo canal. 1-6b Conmutadores y multiplexores analógicos

Estos dispositivos permiten alterar la configuración del circuito bajo control de una red lógica. Dos son las tecnologías de conmutación más usuales: la de tipo JFET (generalmente con un excitador bipolar), de la que puede verse un ejemplo en la figura 1-50, y la de tipo CMOS que aparece en la figura 1-51. La primera solución se suele presentar en forma híbrida, lo que redunda en costos más elevados que la

segunda, casi siempre empleada en forma monolítica, la cual actualmente está ganando popularidad debido al costo y a que por lo general presenta mejores características. Los dispositivos estándar utilizan configuraciones de conmutación diferentes y muchas familias son compatibles terminal a terminal, lo que permite una fácil intercambiabilidad.

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Figura 1-49 Preamplifícador de muestreo y diferencia.

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Figura 1-51 Interruptor analógico con CMOS.

La mayor parte, de los multiplexores son CMOS, debido a la dificultad que representaría obtener estos dispositivos en forma híbrida. La figura 1-52 muestra un dispositivo típico. Existen multiplexores diferenciales, así como de un sólo canal, con hasta 16 canales de entrada, la mayor parte de los cuales disponen de entradas de "habilitación" y entradas de "direccionamiento" para facilitar la expansión. Algunos circuitos nuevos presentan toda una gama de configuraciones "protegidas contra fallas" que evitan que la sobrecarga a la entrada de un canal pueda dañar a otra entrada e incluso, a veces, a la salida. En la figura 1-53 puede verse uno de estos sistemas. Muchos multiplexores y conmutadores hacen uso de señales entre +10 y —10 V y algunos llegan a ± 15 V. Las resistencias de conducción de los conmutadores se encuen-

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Figura 1-53 Red de protección de los multiplexores IH5108/5208 (a) Sobre voltaje cuando el multiplexor no está alimentado; (b) sobrevoltaje con el MUX alimentado.

tran en el intervalo de 30 a 75 ft, mientras que en los multiplexores es más frecuente encontrar valores entre 500 y 1000 H. Las corrientes de fuga rara vez están debajo de 1 nA por entrada o salida, a menos que se eleve la temperatura hacia la parte final del intervalo útil. Las corrientes y voltajes en las entradas lógicas están normalmente adaptadas a alguna familia lógica estándar, como CMOS o TTL, y muchos dispositivos ofrecen simultáneamente baja disipación y alta velocidad. Un detalle importante es que muchos dispositivos ofrecen la característica de "conmutación antes de utilización" (break befare make) que garantiza una conmutación limpia entre canales, sin riesgo de que transitoriamente pudieran llegar a tener contacto al efectuar la conmutación entre ellos.

La expansión del número de canales se logra fácilmente mediante la técnica mostrada en la figura 1-54. Sin embargo, el aumento en las corrientes de fuga de salida y en la capacitancia puede hacer significativos los errores tanto estáticos como dinámicos, cuando se trata de sistemas multicanal grandes, y por lo general suele preferirse una estructura con submultiplexión como la indicada en la figura 1-55. El aumento de la resistencia en conducción planteado por el interruptor-analógico puede compensarse con creces por la reducción de fugas y capacitancia a la salida. Además de utilizarse en la selección de entradas o para elegir el destino de las salidas, los multiplexores y conmutadores analógicos sirven también para controlar la ganancia de los amplificadores, para realizar amplificadores de muestreo y retención, y también en muchas otras tareas. Algunas ya han sido descritas y otras se verán a lo largo de este capitulo.

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-15V

1-6c Amplificadores de muestreo y retención

(sample-and-hold o track-and-hold) Aunque en sentido estricto cabe esperar que este tipo de amplificadores permita tomar una muestra de la entrada en un instante y retenerla hasta que vuelva a recibir una orden de muestreo, los nombres de muestreo y retención ya se usan comúnmente para designar una clase de amplificadores en los que se incluyen otros no muestreados. Afortunadamente, aunque el nombre tal vez no sea estrictamente

correcto, describe la función con exactitud suficiente y podemos concentrarnos en el estudio de su funcionamiento sin entrar en más análisis. En la figura 1-56 puede verse un circuito que realiza esta función con un bloque monolítico que antaño fue muy popular en versión híbrida y modular. El amplificador de entrada maneja un "capa-

citor de retención" Ch durante el tiempo de "seguimiento", de modo que la señal de salida del amplificador es una copia de la de entrada. Al cambiar al modo de "retención", el capacitor mantiene el valor adecuado para que la salida correcta permanezca fija. Los parámetros de entrada son controlados por el amplificador de entrada, mientras que el amplificador de salida necesita mantener un nivel muy bajo de corriente de polarización de entrada para evitar que el capacitor se descargue rápidamente sobre él. Sin embargo, su voltaje de desbalance de entrada se divide entre la ganancia de lazo abierto del amplificador de entrada, por lo que puede despreciarse. Por lo general, es útil arreglárselas de modo que exista algún lazo que incluya al amplificador de entrada en la modalidad de retención, para reducir las excursiones necesarias cuando se regrese a la modalidad de muestreo

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Figura 1-55 Empleo de un submultiplexor para reducir errores.

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(seguimiento). La principal fuente de error que queda entonces es la inyección de carga al capacitor de retención cuando se pulsa el dispositivo con una orden de muestreo, lo que se reduce mediante un cuidadoso diseño y en especial mediante conmutadores "ficticios" para cancelar cualquier posible transitorio. Hay otras dos configuraciones que deben ser mencionadas aquí. La figura 1-57 muestra un amplificador de muestreo y retención "inversor", cuya ventaja radica en mantener una tierra virtual en el nodo sensible, donde la inyección de carga y las fugas pueden originar problemas; en la figura 1-S8 aparece un dispositivo que uti-

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liza el mismo amplificador para las etapas de entrada y salida, cunmutándolo de una a otra posición mediante el control de muestreo. Una característica muy importante de los amplificadores de muestreo y retención es el tiempo de apertura. Naturalmente, cuando la entrada lógica exige el modo de retención, el circuito no responde en el acto, sino que transcurre algún tiempo finito. Por lo general, esto no es demasiado importante para el funcionamiento del sistema, pero si lo fuera, se puede corregir enviando la señal de mando antes o tal vez retardando ligeramente la señal analógica. Sin embargo, las variaciones de este tiempo pueden constituir un problema serio en ciertas aplicaciones y hay que controlar con cuidado estas fluctuaciones del tiempo de apertura. En especial, hay que cuidar la variación del retardo por efecto del nivel de señal, ya que esto podría producir un deslizamiento de los resultados. Muchas y muy variadas son las aplicaciones de estos dispositivos, pero las más importantes caen en dos categorías principales. La primera se refiere a su empleo en la parte frontal de los convertidores A/D de aproximaciones sucesivas. La utilidad de un dispositivo "de muestreo y retención" a la entrada de un convertidor de aproximaciones sucesivas se ilustra en la figura 1-59, donde se muestran varías formas de onda de entrada y el valor de prueba, y donde se demuestra que las tres dan el mismo valor digital (véanse las Fig. 1-29 y la sección l-4b). El resultado digital corresponde efectivamente Figura 1-59 Necesidad de un dispositia un valor analógico que tuvo la señal en vo de muestreo y retención en el caso de algún momento del proceso de conversión, convertidores A/D de aproximaciones pero si este tiempo no está bien definido puesucesivas den surgir problemas serios en muchos sistemas de análisis de señales. En cambio, utilizando un circuito de muestreo y retención la señal de entrada permanecerá constante durante el proceso de conversión y el instante en que se toma la muestra está controlado perfectamente por la temporización del impulso que fija el comienzo de la modalidad de retención. Otra aplicación de uso frecuente es como dispositivo de salida en los convertidores D/A. Muchos convertidores D/A generan pulsos de ruido de salida cuando cambia la entrada digital y para eliminarlos puede emplearse un circuito que sondee el modo de retención durante las transiciones. En sistemas con muchas salidas analógicas pueden resultar más económico un solo convertidor D/A (con un multiplexor analógico para alimentar a una serie de circuitos de muestreo y retención) que vanos convertidores independientes. 1-6d Amplificadores de ganancia programable Los amplificadores de ganancia programable se utilizan para preacondicionar la señal antes de pasarla a un convertidor A/D cuando no se conoce con exactitud la ganancia que debe tener el sistema o cuando el intervalo dinámico de la señal

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analógica supera al que puede dar el convertidor. La configuración tradicional, indicada en la figura 1-60, es simplemente un inversor estándar (a veces precedido por un amplificador de instrumentación), cuya ganancia puede conmutarse mediante un interruptor analógico o multiplexada entre varios valores fijados por una red de resistores. En la figura 1-61 se muestra una configuración más interesante que permite realizar Líneas de control la misma función. En este caso se utiliza un convertidor D/A con tecnología CMOS Figura 1-61 Amplificador de ganancia para controlar la retroalimentación en el programable basado en un DAC. amplificador operacional. La ganancia se controla mediante la entrada digital aplicada al convertidor y la precisión está determinada a ganancias bajas por la del convertidor. Nótese que la precisión se degrada a ganancias más elevadas, ya que un error de 1 LSB se convierte en una parte mayor de la retroalimentación, al ser ésta menor que cuando se trata de ganancias bajas.

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1-7 SISTEMAS COMPLETOS DE ADQUISICIÓN DE DATOS El crecimiento de los sistemas de microcomputadoras ha originado también el desarrollo de sistemas de adquisición de datos contenidos en una sola tarjeta de circuito impreso, diseñados específicamente para ser acoplados y controlados por los sistemas de microprocesador más populares. Tenemos el ejemplo de los sistemas de este tipo desarrollados para ser adaptados al bus STD, al multibus, al bus S100 y a los buses de minicomputadoras LS1-M1 y PDP-11. La construcción de estas tarjetas siguen por lo general las líneas marcadas en la figura 1-62, y suelen incorporar sistemas completos tanto de conversión A/D como de D/A. También suelen ponerse líneas digitales de entrada y salida. El control del canal multiplexado, de la ganancia programable, .del circuito de muestreo y retención, y del propio convertidor A/D puede hacerse totalmente por programación, aunque algunos sistemas más sencillos no resultan tan flexibles. Las direcciones de acceso a la tarjeta pueden ocupar espacio en la memoria o en el espacio de direcciones periféricas (de entrada/salida) de la computadora. Estas dos tarjetas se conocen como configuración "memoria mapeada" y "E/S mapeada", respectivamente. Los sistemas más completos y flexibles permiten fijar las direcciones y el mapeo mediante el empleo de puentes de conexión, interruptores de tipo "piano", etc. El sistema descrito opera perfectamente con un número reducido de entradas localizadas de preferencia en las cercanías del sistema de cómputo; resulta óptimo para adquirir grandes volúmenes de datos por cada canal, en espacios cortos de tiempo. Sin embargo, existen muchos casos en que las fuentes de datos analógicos están muy distanciadas entre sí, a menudo son muy numerosas y, sin embargo, el flujo de datos es muy lento y a veces sólo esporádico. Nos referimos, por ejemplo, al control de temperaturas en un gran edificio o en una refinería, o al control de concentraciones de gas inflamable en una mina de carbón, donde las características generales se acercan más al segundo caso expuesto. Para estos casos se han desarrollado muchos sistemas orientados a la transmisión en serie de datos digitales a partir de varios centros "remotos" de adquisición de datos, cada uno de los cuales dispone de su propio convertidor A/D con preamplificadores, multiplexores y todo lo necesario. Un ejemplo típico de estos sistemas es la figura 1-63 cuyas estaciones remotas responden al esquema de bloques de la figura 1-64. La estación incluye un multiplexor de entrada, un convertidor A/D (que es de doble rampa por lo lento de la velocidad de adquisición) y una microcomputadora para manejar el protocolo de transmisión serial por un par de conductores trenzados. En este sistema cada par de conductores puede enlazar hasta 256 estaciones idénticas a distancias de varios kilómetros, mientras que el protocolo permite enlazar dos tipos diferentes de de tarjetas, por lo que en total estamos hablando de 512 estaciones remotas sobre la misma línea. Según los detalles de la configuración elegida, todas estas estaciones remotas pueden recorrerse en unos 6 segundos, lo que resulta perfectamente adecuado para el tipo de sistema que se pretende montar. Los costos de instalación de estos sistemas son muy bajos, en comparación con los de un sistema similar al de la figura 1-62.

CONVERSIÓN A/D Y D/A

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Figura 1-63 Sistema de adquisición de datos de tipo transmisión en serie (serial). En general, una buena manera de concebir los sistemas de adquisición de datos es la indicada en la figura 1-65. La mayor parte de los sistemas pueden adaptarse a este modelo, aunque a menudo alguno de sus componentes no haga falta o simplemente no proceda. (El transductor, por ejemplo, en el caso de un vóltmetro digital, será simplemente una sonda o un trozo de cable.) Es interesante señalar que la tendencia actual en lo que se refiere a dispositivos modulares o híbridos de este tipo es la absorción de cada vez más elementos en "módulos estructurales", más completos. La tendencia también se manifiesta en los dispositivos monolíticos de baja resolución (sistemas de 8 bits), incluyendo multiplexores en los convertidores A/D y hasta RAM estáticos en los convertidores

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Figura 1-65 Estructura típica de la mayor parte de los sistemas de adquisición de datos. D/A. Se puede tener un esbozo del futuro viendo los llamados "procesadores analógicos" que incluyen un convertidor D/A (configurable como convertidor A/D de aproximaciones sucesivas), circuitos de muestreo y retención para la entrada y la salida, y una microcomputadora programable en un solo chip. Pensándolo bien quizá no sea tan utópica la frase de William Blake: "Ver un mundo en un grano de arena...".

Capítulo

2

CIRCUITOS LÓGICOS DE SSI

Hamil Aldridge Paradyne Corp. Largo, Fla.

2-1 INTRODUCCIÓN La tendencia de la industria de los circuitos integrados ha sido a la realización de circuitos integrados más complicados y de mayor densidad. Esto ha sido posible gracias a las nuevas tecnologías y a los nuevos procesos de fabricación. La integración a pequeña escala (small scale integration, SSI) se está reemplazando por la integración a mediana escala (médium scale integración, MSI), por la integración a gran escala (large scale integration LSI) y por la integración a muy grande escala (very-large scale integration, VLSJ). Sin embargo, la SSI se sigue utilizando en casi todos los sistemas que requieren funciones lógicas simples. La finalidad de este capítulo es ayudar al diseñador en la aplicación y selección de circuitos de SSI para sus necesidades de diseño. Para ayudar al diseñador a escoger la familia de circuitos lógicos más adecuada para determinada aplicación, se presentan las características de cada una de las familias lógicas. Asimismo se incluyen problemas de diseño típicos, resueltos paso a paso, a manera de ejemplos ilustrativos.

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CIRCUITOS LÓGICOS Y CONVERSIÓN OE A/D Y D/A 2-

2 TIPOS DE FAMILIAS LÓGICAS

A pesar de que se han inventado varias tecnologías de CI con el paso de los años, únicamente tres han alcanzado y mantenido la preferencia: la lógica TTL, la lógica CMOS y la lógica ECL. 2-2a Tecnología TTL

Los circuitos integrados de tipo TTL (Transistor-transistor-logic) han logrado gran aceptación en los últimos años. Desde su lanzamiento por la Texas Instruments en 1964, esta familia de circuitos integrados alcanzó rápidamente gran popularidad debido al equilibrio entre su velocidad y el consumo de potencia. Además de la línea estándar TTL se han sumado a la familia TTL otras nuevas versiones, como la TTL de baja potencia, la de alta velocidad, la de alta velocidad tipo Schottky, la de baja potencia tipo Schottky y la más reciente de todas ellas, la TTL Schottky avanzada de baja potencia. Todas estas versiones de TTL recurren a la misma configuración básica de circuitos, además de ser compatibles entre sí. Cada una de estas líneas representan una búsqueda entre la velocidad y la potencia. Dado que el producto velocidad-potencia es aproximadamente constante, un incremento en la disipación de potencia deberá traducirse en un aumento de la velocidad, y viceversa. Esto se debe a que, para alcanzar velocidades altas y tiempos de respuesta bajos, deben reducirse los valores de los resistores y esta reducción significa un aumento en el consumo de potencia. Una manera de desplazarse hacia una curva de velocidad-potencia más adecuada sería elaborar un diseño de circuito más eficaz. Esto se consigue gracias a los diodos fijadores Schottky, que evitan que los transistores del circuito entren en saturación al reducir el tiempo de almacenamiento del transistor. Esto da por resultado que se opere a velocidades más altas sin un incremento en la potencia; por lo tanto, la versión Schottky es más eficiente. La familia TTL está disponible en dos intervalos de operación, que se presentan en la tabla siguiente:

2-2b Tecnología CMOS

Los circuitos CMOS (complementary metal oxide semiconductors) son muy comunes en la actualidad debido a su baja disipación de potencia y a su capacidad de operar con una amplia gama de voltajes de alimentación. Un dispositivo CMOS se fabrica

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con dos compuertas MOS (semiconductor de óxido-metal). Una de ellas es de canal n y la otra de canal p. Por la manera en que se conectan estas dos compuertas se denomina a esta tecnología de simetría complementaria. La propiedad más notable de una compuerta CMOS es el hecho de que no circula corriente a través de ella cuando se encuentra en cualquiera de los niveles lógicos. Por lo tanto, únicamente se disipa potencia durante las transiciones de nivel. En consecuencia, la disipación de potencia es directamente proporcional a la frecuencia de conmutación. A cambio de una baja potencia de disipación en los circuitos CMOS, éstos deberán sacrificar velocidad. Por esto, al igual que todos los circuitos integrados MOS, los de tipo CMOS son adecuados para aplicaciones con velocidades medias hasta de 7 MHz. Los circuitos CMOS están disponibles generalmente en dos versiones. Para la serie RCA CD4000A tenemos las siguientes versiones mostradas en la tabla inferior:

2-2c Tecnología ECL

La lógica ECL (omitter-coupled logic) es más conocida por su alta velocidad de operación. La ECL es una forma no saturante de lógica digital que elimina, como característica reductora de la velocidad, el tiempo de almacenamiento de los transistores, lo que permite la operación de muy alta velocidad. Sin embargo, a cambio del funcionamiento no saturado, la tecnología ECL es la menos enciente de las tres familias y la que disipa más potencia. Los circuitos ECL utilizan un par de transistores: uno en conducción y el otro en corte. La conmutación se consigue por medio de una señal aplicada en las terminales de un resistor de emisor, común a ambos transistores, del cual se deriva el nombre de acoplados por emisor. La familia MECL I fue la primer línea de circuitos integrados digitales monolíticos producida por Motorola. En la época de su introducción, 1962, la serie MECL I se encontraba más allá de la mejor tecnología de la época. Ningún otro tipo de lógica podía alcanzar el funcionamiento de la MECL I. Por ello, varios sistemas de gran eficiencia recurrieron a los circuitos de esta familia lógica. En el momento presente, la tecnología TTL Schottky ha reducido la brecha de funcionamiento. Desde entonces, Motorola ha venido añadiendo a su familia ECL las series MECL II, MECL III y MECL 10000. Cada una presentaba avances y mejorías con respecto a la serie anterior. Como resultado final se obtuvieron tiempos de propagación de 1 ns y frecuencias de conmutación en los biestablas (flipflop) de 500 MHz para la serie MECL III.

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Los circuitos ECL están disponibles en tres versiones de operación que se muestran en la tabla siguiente:

2-3 CARACTERÍSTICAS DE LAS FAMILIAS LÓGICAS

La selección de la familia lógica óptima es clave en cualquier diseño. Algunos diseños requieren operar a alta velocidad; otros con consumo de potencia bajo y otros más pueden requerir poco costo. La presente sección ofrece la información, gráficas y curvas necesarias para ayudar al diseñador en este proceso de selección. 2-3a Estructura típica de una compuerta

La figura 2-1 muestra una compuerta típica de dos entradas para cada una de las familias lógicas. El esquema de cada compuerta es una representación clara de la circuitería de la entrada y salida de cada una de las familias lógicas. Esta información resulta de utilidad cuando se trata de interconectar circuitos de diferentes familias lógicas. 2-3b Características de transferencia de voltaje

La representación gráfica de las características de transferencia de voltaje típicas de cada una de las familias lógicas aparece en la figura 2-2. Estas curvas presentan aspectos de interés para el diseñador, como los voltajes de encendido y apagado de salida en función de los voltajes de entrada y el margen de ruido de ce. Además, estas gráficas suelen mostrar también: 1. Variaciones en las características de transferencia en función de la alimentación. 2. Variaciones en las características de transferencia en función de la temperatura. 3. La potencia de conmutación (si es que se gráfica la corriente de alimentación en la misma figura). 4. Las características de histéresis, si convienen al caso (disparador Schmitt).

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Figura 2-1 Estructuras típicas de las compuertas de cada tipo de familia lógica, (a) 74; (b) 74S; (c) 74LS; (d) CMOS; (e) ECL.

Las hojas de datos del fabricante rara vez presentan las características de transferencia en forma gráfica; en cambio, especifican una zona de operación recomendada para las características de transferencia (véase Fig. 2-3). El punto (a) de la gráfica especifica el voltaje de entrada mínimo. (VIH) necesario para producir el máximo voltaje de nivel bajo a la salida (VQL). El punto (b) determina el voltaje de entrada máximo (VIL) necesario para producir el mínimo voltaje de nivel alto a la salida de la compuerta (VOH). Usualmente los voltajes de entrada típicos y de peor caso se presentan donde asi convenga. Esta información es de interés especial para el diseñador en la interconexión con diferentes familias.

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Figura 2-2 Características de transferencia de voltaje para cada familia . (a) TTL; (b) TTL Schottky; (c) CMOS; (d) ECL. Se dice que dos dispositivos son compatibles si se cumplen las siguientes desigualdades:

VOL(excitador) ≤ VIL(receptor) VOH(excitador) ≥ VIH(receptor)

(2-1) (2-2)

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2-3c Velocidad o tiempo de propagación

La velocidad a la cual una familia lógica puede funcionar suele ser un factor muy importante al diseñar un sistema. Normalmente la velocidad se especifica en términos del "tiempo de propagación", que se define como el tiempo que requiere una señal para propagarse a través de un dispositivo. En el caso de un inversor, es el retardo entre cierto punto de la señal de entrada con respecto al mismo punto en la señal de salida (véase Fig. 2-4). Se acostumbra escoger este punto de referencia justo a la mitad entre los niveles alto y bajo (llamado punto del 50%). Notemos que son dos los tiempos de retardo que se especifican Uno de ellos, tplh, es el tiempo de propagación cuando la salida pasa del nivel bajo al alto; el otro tplh, es el tiempo de propagación cuando la salida pasa del nivel alto al bajo. El tiempo total de propagación a través del circuito puede hallarse sumando los tiempos de propagación individuales para cada dispositivo presente en el circuito. Por ello resulta importante que el diseñador determine el estado de transición de cada dispositivo. La figura 2-5 muestra los intervalos de Figura 2-4 Tiempo de propagación de una compuerta inversora tiempos de propagación para cada familia. Los fabricantes recurren a un segundo término para especificar la velocidad llamado "rapidez de conmutación" o "frecuencia de conmutación" (toggle frequency). La máxima frecuencia de conmutación es la más rápida, a la cual un dispositivo, por ejemplo un flip-flop puede alternar sus estados. Las velocidades de conmutación superiores a ésta pueden producir estados de salida indeterminados que naturalmente son indeseables. 2-3d Disipación de potencia La disipación de potencia cobra importancia especial cuando deben cumplirse valores mínimos en las corrientes de consumo o cuando la disipación térmica del circuito representa un requisito critico. La disipación de potencia se define como el producto del voltaje de alimentación por la corriente media suministrada al circuito. La disipación de potencia se especifica casi siempre como la disipación de potencia por compuerta. Para calcular la potencia total disipada se debe multiplicar el valor de la potencia disipada por compuerta por el número de compuertas que tiene el sistema o circuito. La disipación de potencia en las diferentes familias lógicas varía con la velocidad de operación. La figura 2-6 representa la potencia disipada vs. la frecuencia

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para cada familia lógica. Notemos que, en el caso de los TTL, la disipación por compuerta permanece constante hasta que la frecuencia alcanza la región de los 5 MHz, y luego incrementa su valor con la frecuencia. Para la familia CMOS, la disipación por compuerta varia linealmente con la frecuencia. Por lo tanto, deberá tomarse en cuenta la frecuencia de operación del diseño al comparar la disipación de potencia entre las familias lógicas. 2-3e Inmunidad al ruido

Ningún sistema lógico es absolutamente perfecto. Por ello el ruido es un factor con el cual tendrá que luchar el diseñador. El ruido puede propiciar estados lógicos indeseables y ocasionar la operación defectuosa del sistema. El problema de la eliminación del ruido puede atacarse de dos maneras. Una forma conduce a la reducción de la fuente que lo origina. Las técnicas de linea de transmisión, desacoplamiento y blindaje son algunos de los métodos empleados para reducir el ruido en la fuente que lo origina. El segundo método consiste en hacer el receptor menos susceptible al ruido. La inmunidad de una familia lógica al ruido está relacionada con su capacidad para funcionar correctamente en un ambiente ruidoso. Por lo general, las familias lógicas de respuesta lenta son las menos susceptibles al ruido, ya que responden con lentitud ante los picos de ruido. Son dos los tipos de inmunidad al ruido que nos interesan. Al primero se le conoce como inmunidad al ruido de ce y se relaciona con los niveles del voltaje estático de entrada que un dispositivo debe tener para operar adecuadamente. Según la ecuación 2-1, la diferencia entre el VIL(receptor) y el VOL(excitador) se conoce como margen de ruido bajo a la entrada (VNIL) y se expresa como VNIL = | VIL MAX (receptor) — VOL MAX (excitador) |

(2-3)

De manera análoga, de acuerdo con la ecuación 2-2, la cantidad que el VOL (excitador) excede al VIH (receptor) se denomina margen de ruido alto a la entrada (VNIH) y se expresa así: VNIH = | VOH MIN (excitador) - VIH MIN (receptor) |

(2-4)

La tabla 2-1 es una comparación del VNIL y el VNIH para cada familia lógica. La mejor de todas en la CMOS, seguida por la TTL estándar, S-TTL y por último la ECL. Tabla 2-1 Inmunidad al ruido de cada familia lógica Familia lógica

TTL estándar S-TTL CMOS

ECL

VNIL

VNIH

(V) 0.4 0.3

(V) 0.4 0.7

0.95 0.175

0.95 0.145

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El segundo tipo de inmunidad al ruido es la inmunidad de ruido de ca. Muy rara vez las hojas de datos del fabricante especifican la inmunidad al ruido de ca debido al gran número de factores que la afectan. A diferencia de la inmunidad de ce, la de ca está relacionada con la duración y la amplitud. Si un ruido indeseable cambia la entrada de un dispositivo durante suficiente tiempo, el dispositivo responderá cambiando su estado de salida. La figura 2-7 ilustra el efecto que el ancho de pulso tiene sobre la inmunidad al ruido en las familias CMOS y TTL. Notemos que se requiere mayor amplitud conforme el pulso se vuelve más angostó. 2-3f Carga del circuito

En cualquier diseño determinado, varios bloques lógicos deberán interconectarse para realizar una función lógica. La carga del circuito se refiere al número de dispositivos lógicos que otro dispositivo lógico puede alcanzar a excitar. Esto puede explicarse mejor en términos de lo que se conoce como abanico de salida (fan out) y abanico de entrada (fan in). El abanico de salida es una medida de la capacidad de excitación de un dispositivo lógico. El abanico de entrada es la medida de la carga de entrada que presenta un dispositivo lógico. Sea N el número de dispositivos de entrada por excitar; entonces, partiendo del requisito básico, tenemos Excitación de salida ≥ carga total de entrada

(2-5)

y expresando esto en términos de N, del abanico de entrada y del de salida, nos queda Abanico de salida ≥ Abanico de entrada

(2-6)

Dividiendo ambos miembros entre el abanico de entrada y transponiendo términos, tenemos (2-7)

Esta expresión establece que el número de dispositivos excitados (AO debe ser menor o igual que el número entero que resulta de dividir la capacidad de excitación de salida del dispositivo excitador (abanico de salida) entre la capacidad de carga de los dispositivos de entrada (abanico de entrada). En la tabla 2-2 se comparan las características de carga de cada dispositivo de las tres familias lógicas. 2-3g Costo/disponibilidad

El costo de una familia lógica se vuelve un factor importante cuando otras características (velocidad, potencia) no determinan necesariamente el tipo de familia por emplear. El precio y la disponibilidad se encuentran por lo regular estrechamente relacionados. Precios bajos indican grandes cantidades, mucho uso y fácil adquisición.

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Tabla 2-2 Tabla de cargas para cada familia lógica Receptor

TTL

S-TTL

LS-TTL

AS-TTL

ALS-TTL

CMOS (5 V)

ECL

S-TTL LS-TTL AS-TTL ALS-TTL CMOS

10 12 5 12 5 0

8 10 4 10 10 0

40 50 20 50 20 1

8 10 4 10 4 0

40 50 20 50 20 1

*>100 *>100 *>100 *>100 *>100 >100

ECL

†

†

†

†

†

†

† † † † † † †

Excitador

TTL

* Supone que se usa un resistor de amarre a Vcc. +No directamente compatible a causa de las diferencias de nivel lógico; requiere un circuito de ajuste de nivel. ǂ Véase la guía de diseño del productor.

Precios altos significan menos disponibilidad de las partes debido a la gran demanda, al suministro limitado o bien a la falta de capacidad del fabricante para producir los componentes en grandes volúmenes. 2-4 DEFINICIÓN DE LOS PARÁMETROS GENERALES

Normalmente las hojas de datos de los CI digitales están divididas en tres secciones. La primera presenta una breve descripción técnica de la función del componente y puede llegar a incluir una tabla de verdad, un esquema simplificado y un diagrama lógico. La segunda sección trata de lo relacionado con los valores absolutos máximos, y una tercera sección presenta una lista de las características eléctricas. Por lo regular, la primera sección es bastante explícita y clara; sin embargo, las secciones dos y tres no son tan directas. Esta sección del libro tiene por finalidad ayudar al diseñador a interpretar los valores máximos absolutos y las características eléctricas. 2-4a Valores máximos absolutos

Los valores máximos absolutos definen los límites a los cuales un dispositivo puede ser forzado sin ocasionarle daño permanente. Entre los parámetros típicos explicados en esta sección se encuentran el voltaje de alimentación, el voltaje de entrada, el intervalo de operación en temperatura ambiente y el intervalo de temperatura de almacenamiento. Es posible añadir otros parámetros a la lista para partes más especializadas. Es importante advertir que estos límites no son límites de operación y que en ningún caso deberá el diseñador sobrepasar estos valores. 2-4b Características eléctricas

Estos parámetros especifican el intervalo de operación recomendado por el fabricante. Esta sección incluye información como los requisitos de entrada, de salida,

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de la corriente de alimentación, y las características de conmutación. El diseñador deberá conocer siempre las condiciones en las cuales se miden los parámetros. Los parámetros típicos suelen especificarse por el voltaje de alimentación nominal y a una temperatura de 25°C. Los parámetros máximo y mínimo deberán medirse al nivel de voltaje del peor caso y al intervalo de temperatura del peor caso de operación. Se acostumbra incluir en esta sección de la hoja de datos del fabricante, el circuito de prueba utilizado para efectuar las mediciones. El diseñador deberá determinar si su aplicación se encuentra dentro de los límites del circuito de prueba. Si no es así, se deberán realizar pruebas adicionales para determinar los parámetros apropiados para esa aplicación en particular. Cuando se está diseñando con familias compatibles entre sí, la carga del circuito y los tiempos de propagación conciernen al diseñador. Sin embargo, cuando se trata de interconectar una familia lógica a un circuito o dispositivo no estandarizado, se deberá probar cuidadosamente cada parámetro para preservar los límites apropiados de operación. 2-5 COMPUERTAS 2-5a Compuerta AND

La salida de una compuerta AND (Y lógica) es igual a la función lógica AND de sus entradas. Si todas las entradas se encuentran en 1 lógico, la salida estará también en 1 lógico. La tabla 2-3a muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta AND de dos entradas. Notemos, en la tabla de verdad, que las entradas A y B deben estar en 1 lógico, a fin de que la salida Y esté en 1 lógico. La expresión booleana es simplemente otra forma de expresar la tabla de verdad. La salida y es un 1 lógico cuando las entradas A y B están en nivel de 1 lógico. A pesar de que nuestro ejemplo recurrió a una compuerta AND de dos entradas, el principio puede aplicarse a cualquier número de entradas; las de cuatro y ocho son las que se consiguen en el mercado. 2-5b Compuerta NAND

La compuerta NAND (No Y) puede concebirse como la negación de una compuerta AND. Si un inversor, o una función negación, se conectara a la salida de una compuerta AND, el resultado seria una compuerta NAND. Si todas las entradas están en un 1 lógico, la salida estará en un cero lógico. La tabla 2-3b nos presenta el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta NAND de dos entradas. Notemos el círculo en la salida de la compuerta, la barra (—) sobre el lado derecho de la expresión booleana y la salida Y de la tabla de verdad. Estos símbolos indican la función negación que está actuando sobre la función AND. Las compuertas NAND se consiguen en configuraciones de dos, tres, cuatro y ocho entradas.

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A Tabla 2-3 Elementos lógicos básicos

2-5c Compuerta OR

La salida de una compuerta OR (O lógica) es igual a la función OR de las entradas. Si una de las entradas está en 1 lógico, la salida estará en 1 lógico. La tabla 2-3c muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta OR de dos entradas. Notemos, en la tabla de verdad que, si la entrada A o la B está en 1 lógico, la salida estará también en 1 lógico. De nuevo, la expresión booleana es una confirmación de la tabla de verdad: la salida Y se encontrará en 1 lógico cuando la entrada A o la entrada B estén en 1 lógico. Las compuertas OR vienen en configuraciones de dos, tres, cuatro y ocho entradas.

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Tabla 2-3 (Continuación)

2-5d Compuerta NOR

La compuerta NOR (No O) puede concebirse como la negación de la función de una compuerta OR. Una compuerta ÑOR es equivalente a una compuerta OR con un inversor conectado a su salida. Si cualquiera de las entradas se encuentra en 1 lógico, la salida estará en cero lógico. La tabla 2-3d muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta NOR de dos entradas. Notemos el círculo en la salida de la compuerta, la barra (—) sobre el lado derecho de la expresión y la salida Y de la tabla de verdad. Resulta ser el complemento exacto de la tabla de verdad para una compuerta OR. Las compuertas NOR se consiguen en configuraciones de dos, tres, cuatro y ocho entradas.

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2-5e Compuerta EXCLUSIVE OR (XOR)

La salida de una compuerta EXCLUSIVE OR (O exclusiva) es igual a la función OR "exclusiva" de las entradas. Si cualquiera de las entradas está en 1 lógico, la salida estará en 1 lógico. Cualquier otra combinación en las entradas dará por resultado un cero lógico a la salida. La tabla 2-3e muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta XOR de dos entradas. El símbolo " " en la expresión booleana significa XOR. Conocer la relación que existe entre la función OR y la función XOR ayudará al lector a comprender cómo se derivó el nombre de OR exclusiva. La llamada comúnmente función OR (OR inclusiva) presenta un 1 lógico a la salida si cualquier entrada (una o más) está en 1 lógico. Cualquier entrada (una o más) es inclusiva porque incluye toda condición en la cual la(s) entrada(s) se encuentra(n) en 1 lógico (véase tabla de verdad de la función OR). En cambio, la función XOR genera un 1 lógico a la salida si y sólo si una de las entradas está en 1 lógico, y excluye el caso en el que más de una entrada se encuentre en 1 lógico (véase tabla de verdad de la XOR). Por ello se emplea el nombre de OR exclusiva o excluyente. Dos funciones de interés se generan por medio de la función XOR. A partir de la tabla de verdad el lector podrá notar que la salida Y está en cero lógico cuando ambas entradas son iguales. Por ello, la función XOR puede utilizarse como una función de comparación lógica. En segundo lugar, notemos que si la entrada B se encuentra en cero lógico, la salida Y será igual al valor de la entrada A. Al contrario, si la entrada B está en 1 lógico, la salida Y será el complemento de la entrada A. Es decir, con una compuerta XOR es posible realizar las funciones inversora y no inversora. Las compuertas XOR vienen en configuración de dos entradas. 2-5f Compuertas EXCLUSIVE ÑOR (XNOR)

Una compuerta EXCLUSIVE ÑOR (no O exclusiva) puede concebirse como una función XOR negada. La salida es el complemento o negación de una compuerta XOR. La salida Y está en cero lógico si una y sólo una de las entradas, A o B, está en 1 lógico. Todos los demás casos producen un 1 lógico a la salida de la compuerta. La tabla 2-3F muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta XNOR de dos entradas. Las compuertas XNOR sólo vienen en configuración de dos entradas. 2-5g Compuerta inversora (NOT)

La salida de una compuerta inversora NOT (no) es el complemento o negación de la señal de entrada. Si la entrada está en un 1 lógico, la salida estará en cero lógico. Al contrario, si la entrada está en un cero lógico, la salida estará en un 1 lógico. La tabla 2-3g muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta inversora. Es posible realizar la función negación con cual-

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quiera de las funciones NAND, NOR, XOR, y XNOR conectando las entradas en forma adecuada. Esto se logra estudiando las tablas de verdad correspondientes para determinar qué hacer con las entradas que no se utilizan. 2-5h Compuerta AND/OR

La función AND/OR (Y/O) es ligeramente distinta a las anteriores. Dos funciones se realizan con la compuerta AND/OR. En un primer nivel se realiza la función AND de las entradas, seguida por la función OR. La tabla 2-3/r muestra el símbolo estándar, la expresión booleana y la tabla de verdad para una compuerta doble AND/OR de dos entradas. La salida Y estará en un 1 lógico si el nodo E y/o el nodo F están en 1 lógico. El nodo E estará en 1 lógico si las entradas A y B están en 1 lógico. El nodo F estará en 1 lógico si las entradas C y D están en 1 lógico. Por lo tanto, la salida Y estará en 1 lógico si las entradas A y B están en 1 lógico o si son las entradas C y D las que están en 1 lógico. 2-5i Compuerta AND/OR/NOT

Con una compuerta AND/OR/NOT (Y/O/NO) se realizan tres funciones lógicas. En el primer nivel se tiene la función AND del grupo de entradas. En el nivel dos se realiza la función OR dé las salidas del primer nivel y en el tercer nivel se invierte o niega el resultado. La tabla 2-3/ ilustra el símbolo lógico estándar, la expresión booleana y la tabla de verdad para una compuerta doble AND/OR/NOT de dos entradas. En la tabla de verdad se advierte que las entradas A y B o las entradas C y D deberán encontrarse en 1 lógico para obligar a que la salida Y sea un cero lógico. El lector se habrá dado cuenta de que la función AND/OR/NOT es el complemento de la función AND/OR. Las configuraciones de las compuertas AND/ORA NOT vienen con dos, o cuatro entradas y en arreglos dobles o cuádruples.

(b)

Figura 2-8 Decodificador del ejemplo 2-1. (a) Diagrama de bloques; (b) tabla de verdad.

74 CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Ejemplo 2-1 Diseño de un decodificador Diseñe un decodificador con entradas 10, II, 12 y salidas 00, 01, 02 y 03 que satisfagan la tabla de verdad de la figura 2-8. Solución a) Localice la salida 00 en un mapa de Mahoney (consúltese la referencia

de Marcus). b) Agrupe las entradas como sigue:

c) Interprete los resultados y escriba la expresión mínima de la suma de los productos. 00 = B + (ĀC + AC) d)

00 = B + A

C

Repita los pasos a, b y c para las salida 01, 02 y 03. O1

El circuito decodificador será como el de la figura 2-9.

CIRCUITOS LÓGICOS OE SSI

Figura 2-9 Solución al ejemplo 2-1.

Figura 2-10 Ilustración del ejemplo 2-2. (a) Diagrama de bloques; (o) diagrama de tiempos.

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Ejemplo 2-2 Generación de señales de temporizacion Dada la secuencia de salida de un contador Johnson mostrada en la figura 2-10, genere las señales de temporizacion RAS, MUX, CAS. Solución a) Genere la tabla de verdad a partir del diagrama de tiempos.

b) Mapee cada salida a partir de la tabla de verdad.

CIRCUITOS LÓGICOS DE SSI

c) Escriba la expresión booleana para cada salida.

o bien d) Realice el circuito equivalente de estas expresiones booleanas. Circuito que deberá quedar como el que se muestra en la figura 2-11.

Figura 2-12 Convertidor de código binario a decimal del ejemplo 2-3.

Figura 2-11 Circuito solución del ejemplo 2-2.

Ejemplo 2-3 Convertidor de código binario a decimal Diseñe un circuito que convierta de código binario (1248) a código decimal, como se ilustra en la figura 2-12. Solución á) Defina la tabla de verdad, incluyendo todas las posibles combinaciones de entrada y salida. Conteo 0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

1 0 0 0

0 1

1 1 0 0

0 0 1 0

1 0 1 0

0 1 1 0

1 1 1 0

0 0 0 1

1 0 0 1

0 1 0 1

1 1 0 1

0 0 1 1

1 0 1 1

0 1 1 1

1 1 1 1

1 1 1 1 1 1 0 1 1 1

1 1 1 1 1 1 1 0 1 1

1 1 1 1 1 1 1 1 0 1

1 1 1 1 1 1 1 1 1 0

X X X X X X X X X X

X X X X X X X X X X

X X X X X X X, X X X

X X X X X X X X X X

X X X X X X X X X X

Entrada A B C D Salida 0 1 2 3 4 5 6 7 8 9

0 0 0 0

0 1 1 1 1 1 1 1 1 1

0 0

1 0 1 1 1 1 1 1 1 1

1 1 0 1 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1

1 1 1 1 0 1 1 1 1 1

1 1 1 1 1 0 1 1 1 1

b) Localice cada salida, de la 0 hasta la 9, en el mapa de Mahoney.

X X X X X X X X X X

77

78

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

CIRCUITOS LÓGICOS DE SSI

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Figura 2-13 Circuito práctico del ejemplo 2-3. c) Simplifique cada función lógica de la ecuación booleana. La solución se presenta en la figura 2-13. 2-6 SEGUROS O BASCULADORES (LATCHES) Y FLIP-FLOPS

Durante mucho tiempo se han utilizado los dispositivos biestables para almacenar hechos singulares. Los dos dispositivos biestables básicos son el seguro (latch) y el flip-flop. Los seguros operan asíncronamente, suministrando una salida que responde de inmediato a la entrada. Este tipo de dispositivo puede definirse como "CONTROLADO POR LA INFORMACIÓN" porque el estado de la salida está determinado exclusivamente por la información de entrada. Los seguros tipo RS están construidos a partir de compuertas NAND interconectadas; sin embargo, pueden emplearse otros tipos de compuerta, como se muestra en la figura 2-14. Los seguros tipo D (o "transparentes") operan en forma ligeramente diferente a los seguros RS. En caso de los primeros se cuenta con una sola entrada (D) a diferencia de los segundos con dos entradas (R y S). Se usa una entrada adicional (G) como señal de habilitación para la información de entrada. Un nivel alto en la entrada habilitadora (enable) permite que la salida siga a la entrada. Un nivel bajo en esta entrada mantiene la salida en su estado presente y la hace independiente de

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Figura 2-14 Seguros a base de compuertas, (a) Con compuertas NAND; (b) con compuertas NOR.

Figura 2-15 Seguro tipo D. los cambios que se presenten en la entrada durante este tiempo. La figura 2-15 muestra el símbolo lógico y la tabla de verdad para un seguro tipo D. Por su parte, un flip-flop opera en forma síncrona; la salida sigue a la entrada en un tiempo prescrito, determinado por una señal de reloj. La señal de reloj puede concebirse como una manera de muestrear la señal de entrada en un tiempo definido por la transición del propio reloj. Por lo tanto, los flip-flops se clasifican como dispositivos accionados por reloj, característica de suma importancia en la operación síncrona. Los flip flops actuales emplean uno de los tres posibles mecanismos de reloj. Una breve descripción de estos mecanismos se da a continuación. Disparo por acoplamiento de cc o flanco Un dispositivo disparado por flanco muestrea la información de entrada cuando el pulso de reloj pasa por el umbral de corriente continua del propio dispositivo. Los dispositivos se diseñan de manera que operen en los flancos de subida o en los de bajada del reloj, pero no en ambos. Maestro-esclavo El mecanismo del reloj maestro-esclavo puede explicarse mejor utilizando dos elementos. Por ejemplo, supongamos que la información se pasa al primer elemento (o maestro) en cada flanco de subida de la señal de reloj. Posteriormente, la salida del primer elemento pasa al segundo (o esclavo) y de ahí a la salida.

CIRCUITOS LÓGICOS DE SSI

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Acoplamiento de ca La señal de reloj se acopla capacitivamente al flip-flop. Esto permite el aislamiento a ce de los circuitos de reloj internos. Ejemplo 2-4 Interruptor sin rebote Diseñe un interruptor sin rebote para el interruptor mostrado en la figura 2- 16a. La salida deberá pasar a nivel bajo cuando el interruptor se encuentre en la posición B. Solución

Una solución probada e infalible de este problema requiere la interconexión de dos compuertas para formar un seguro RS, como se muestra en la figura 2-166. Notemos que el interruptor no tiene capacidad de excitación; por lo tanto, se requieren resistores de levantamiento. Notemos también que se presenta un retardo a través de las compuertas una vez que el interruptor se ha cerrado. Una segunda y más reciente solución de este problema recurre a dos compuertas inversoras, como se observa en la figura 2-16c. Un vistazo a esta configuración nos deja entrever la posibilidad de una condición de cortocircuito. No obstante, la mayor parte de las compuertas TTL con salida de tipo totem-pole son capaces de soportar una corriente de cortocircuito hasta de 100 mA durante periodos cortos. Este periodo es igual a la constante térmica del dispositivo y tiene un valor típico entre 2 y 10 s, dependiendo del fabricante. En el caso de la primera solución, este tiempo se reduce a los tiempos de propagación de las compuertas. Para la mayor parte de los TTL, este tiempo es del orden de los 10 a 30 ns por compuerta, de manera que en el peor de los casos estamos hablando de un máximo de 60 ns.

Figura 2-16 Interruptor sin rebote, (a) Diagrama de bloques; (b) seguro RS; (c) con compuertas inversoras.

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2-6a Flip-flop tipo D

El flip-flop tipo D disparado por flanco transfiere la información de entrada (£>) a las salidas Q y Q en cada transición del reloj. Como ejemplos de este tipo de flip-flop tenemos el 2-17 Flip-flop tipo D disparado TTL 7474 y el CMOS CD4013. La figura 2-17 Figura por flanco ascendente. muestra el símbolo lógico y la tabla de verdad para un flip-flop tipo D disparado por flanco positivo. 2-6b Flip-flop tipo JK disparado por flanco

Este flip-flop funciona de manera muy similar al flip-flop tipo D disparado por flanco. Las entradas J y K se transmiten a la salida en cada transición del reloj. Este flip-flop puede dispararse con flanco ascendente o descendente. El 74S109 es un ejemplo de flip-flop JK disparado por flanco de subida. La figura 2-18a contiene el símbolo lógico y la tabla de verdad para un flip-flop de este tipo. El 74112 es un dispositivo representativo de los flip-flop JK disparados por flanco de bajada. La figura 2-186 presenta el símbolo lógico y la tabla de verdad para un JK disparado por flanco descendente. Un flip-flop de tipo JK más complicado es el maestro-esclavo. De hecho, este tipo está compuesto por dos flip-flop en serie. La figura 2-19 nos muestra el circuito equivalente; el diagrama de tiempos está en la figura 2-20. Un nivel alto en el reloj habilita las compuertas de entrada de manera que las entradas J y K se transfieren al flip-flop maestro. Un nivel bajo subsecuente en la línea del reloj habilita las compuertas de transición permitiendo el paso de la salida del flip-flop maestro al flip-flop esclavo. Notemos que la transición a nivel bajo en la señal de reloj cierra las compuertas de entrada congelando la información en el

(b)

Figura 2-18 Flip-flop JK. (a) De disparo por flanco ascendente; (b) de disparo por flanco descendente.

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Compuertas de entrada

Flip-flop Compuertas de maestro transición

83

Flip-flop esclavo

Figura 2-19 Circuito equivalente de un maestro-esclavo.

Figura 2-20 Diagrama de tiempos de un maestro- esclavo. flip-flop maestro. Como ejemplos típicos de este tipo de flip-flop maestro-esclavo tenemos el 74107, CD 4027 y el MC1O135. Los diseñadores deben percatarse de las restricciones que se tienen cuando se trabaja con flip-flops de tipo JK maestro-esclavo. Si se establece el flip-flop (Q = H, Q = L) y el nivel del reloj está alto, un nivel alto presente en la entrada K en cualquier tiempo ocasionará que el flip-flop maestro se restablezca. En forma similar, el flip-flop maestro se establecerá si el reloj está en 1 lógico, si previamente se ha restablecido, y se presenta un nivel alto en la entrada J. Acortar el tiempo que la señal de reloj permanece en 1 lógico es un método que podemos emplear para reducir al mínimo este problema. Como se muestra en la tabla de verdad para cada tipo de flip-flop, los fabricantes suelen suministrar entradas de borrado o de borrado y de preestablecimiento en sus dispositivos. Sin importar el estado que presenten estas entradas, un cero lógico en la entrada de borrado obliga al flip-flop a restablecerse (Q= 1, Q = 0). En forma análoga, un cero lógico en la entrada de preestablecimiento obliga al flip-flop a una condición de establecimiento (Q= 0, Q = 1). Un cero lógico en ambas entradas de borrado y preestablecimiento da por resultado una condición indeterminada. Ejemplo 2-5 Contador paralelo Diseñe un contador paralelo que produzca la siguiente secuencia de estados: 0,1, 3,7,15,14,12,8,0, 1...

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Solución a) Liste la secuencia de estados en binario. Secuencia de estados QA QB QC QD

0

1

3

7

15

14

12

8

0 0

1 0 0

1 1

1 1 1

1 1 1 1

0 1 1 1

0 0 1 1

0 0 0 1

0 0

0

0 0

0

b) Dibuje la solución general. El circuito se muestra en la figura 2-21.

Figura 2-21 Solución general del ejemplo 2-5. c) Prepare mapas de Mahoney para GA, GB, GC, GD d) Seleccione el tipo y configuración de flip-flop. Para este ejemplo, se utilizará un flip-flop tipo D. La tabla de verdad para el flip-flop tipo D se muestra abajo. Tabla de verdad D

Q

e) Utilizando la tabla de arriba, mapee cada estado para QA siguiendo estas reglas: marque un "1" en el cuadro apropiado si el flip-flop QA es un "1" para la cuenta siguiente. Marque un "0" en el cuadro si el flipflop QA es un "0" para el siguiente conteo. f) Repita el procedimiento del inciso e para QB, QC y QDg) Cualquier conteo que no esté en la secuencia de estados es una restricción. h) Exprese cada mapa como la mínima suma de productos. i) Sintetice cada expresión booleana en forma de hardware. Esto da lugar al circuito de la figura 2-22a aal al circuito de la figura 2-22a.

( b)

Figura 2-22 Circuito del ejemplo 2-5. (a) Solución general; (b) contador de Moebius (anillo torcido). *Nota: este diseño de contador no es autocorregible. Por lo tanto, deberá utilizarse la entrada CL (clear, borrar) para inicializar el contador en el estado 0.

85

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y O/A

Redibujando esta figura se muestra como la solución a un contador de anillo torcido o de Moebius, como el que aparece en la figura 2-22b. Solución alterna

d) Volviendo al paso d de la primera solución, seleccione un tipo y configuración de flip-flop diferentes como otra solución alterna. Emplearemos un flip-flop tipo JK en configuración complementaria para esta segunda solución. La tabla de verdad correspondiente se incluye abajo.

e) Utilizando la tabla de verdad de arriba, mapee cada estado para QA siguiendo estas reglas: marque un "1" en el cuadro apropiado si el flipflop QA cambia de estado cuando avanza al siguiente conteo. Marque un "0" en ese cuadro si es que no hay cambio cuando se avanza a la siguiente cuenta. f) Repita el procedimiento del inciso e para QB, QC y QD. g) Cualquier cuenta que no esté en la secuencia de estados es una restricción. h) Exprese cada mapa como la mínima suma de productos:

CIRCUITOS LÓGICOS DE SSI 87 (b)

(a)

Figura 2-23 Circuito alterno del ejemplo 2-5. (a) Solución general; (b) contador. *Nota: este diseño de contador no es autocorregible. Por lo tanto, deberá usarse la entrada CL (clear, borrar) para inicializar el contador en el estado 0.

i) Sintetice cada expresión booleana y constituya el circuito, como se muestra en la figura 2-23a. Redibujando este circuito se consigue una configuración más aceptada, como la que se observa en la figura 2-23b. Ejemplo 2-6 Salida de nivel secuencial Diseñe un circuito almacenador de hechos que capte una señal de interrupción externa y mantenga la interrupción hasta que se dé aviso por el procesador interrumpido (véase diagrama de tiempos en la Fig. 2-24a.) Solución

a) Seleccione dispositivo (s). Un examen del diagrama de tiempos revela la necesidad de un dispositivo de salida del tipo de nivel. Este dispositivo debe tener una salida que pase de un estado bajo a uno alto con base en

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Figura 2-24 Circuito con salida de nivel secuencial del ejemplo 2-6. (a) Diagrama de tiempos; (b) circuito solución. una transición de flanco (de nivel bajo a alto) de la entrada X 2 - Más aún, esta salida debe regresar a su estado de nivel bajo original como resultado de un flanco descendente en la entrada X1 Un flip-flop de disparo por flanco cumple con estos requisitos. b) Realización práctica de los dispositivos. Asigne la entrada X1 a la entrada de reloj del flip-plop. Esto implica que puede utilizarse un flip-fl op disparado por flanco positivo, como el 7474. La salida Q deberá pasar del estado bajo al alto. Por lo tanto, la entrada de mando (D) deberá mantenerse en nivel alto. La entrada X2 debe asignarse a la entrada de borrado del flip-flop para que la salida Q regrese a nivel bajo. c) El circuito definitivo se muestra en la figura 2-246. El lector deberá notar que ésta es sólo una de las varias soluciones posibles. Ejemplo 2-7 Salida de pulso secuencial Diseñe un circuito borrador de pulso que suprima el primer pulso de reloj de salida después de aplicar la señal de restablecimiento. Solución a) Seleccione dispositivo(s). Un examen del diagrama de tiempos de la figura 2-25a revela que una señal de borrado de pulso debe activarse cuando el pulso de entrada de X1 tiene lugar, y permanecer activa hasta la siguiente transición descendente de la entrada X2. Seleccione un flipflop de disparo por flanco negativo para realizar esta función.

CIRCUITOS LÓGICOS DE SSI

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Figura 2-25 Circuito de pulso secuencial. (a) Diagrama de tiempos; (b) circuito solución. b) Realización práctica de los dispositivos. Asigne la entrada X1a la entrada de

preestablecimiento del flip-flop. Suponiendo que una compuerta AND será utilizada para generar la salida Z1 se debe asignar un nivel bajo al estado activo de la salida del borrado de pulso. Por lo tanto, la función Q será asignada como salida del borrador de pulso. Asignando la entrada X2 a la función CLK (reloj) del flip-flop se consigue la transición de Q necesaria en el flanco a la zaga de la señal X2. La señal de mando debe estar en nivel bajo para producir la salida apropiada durante la transición de la entrada CLK. c) El circuito definitivo aparece en la figura 2-25b. 2-7 MONOESTABLES

Un monoestable suministra un pulso de salida como resultado de una sola transición de entrada. La duración del pulso de salida es función de una constante de tiempo RC asociada con el monoestable. Este dispositivo especial permite al diseñador tener un pulso de salida de duración constante, con independencia de las restricciones de tiempo impuestas por los circuitos cercanos. Esto es particularmente útil cuando las técnicas simples de decodificación no pueden producir con eficacia el ancho de pulso deseado. 2-7a No redisparables

Los monoestables se clasifican en dos tipos, los redisparables y los no redisparables. La figura 2-26 muestra la operación de un monoestable no redisparable. Una tran-

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

sición de nivel bajo a nivel alto en la entrada dispara o inicia el principio de un ciclo del monoestable. La salida pasa inmediatamente del nivel bajo al nivel alto y se mantiene en él mientras dura el pulso, definido por la constante de tiempo RC del propio monoestable. Durante este tiempo de encendido, las transiciones de disparo adicionales son ignoradas. Sin embargo, deberán evitarse las transiciones de disparo que tengan lugar durante el tiempo de recuperación. Este tiempo es necesario para que el capacitor de temporización (Cext ) alcance de nuevo su valor inicial correcto. Por lo tanto, para determinar el periodo del monoestable deberemos añadir al tiempo de encendido el tiempo de recuperación. La relación entre el tiempo de encendido y el periodo se conoce como factor de servicio. tiempo de encendido factor de servicio (%) = — ---- — ---------■ . . -----------------------— X 100% tiempo de encendido + tiempo de recuperación o bien

factor de servicio (%) = tiempo de encendido periodo

(2-8)

x100%

Si se excede el valor recomendado para el factor de servicio, la salida se vuelve indeterminable y se presentan fenómenos de "parpadeo". Los monoestables no redisparables, como el 74LS221, son capaces de operar con factores de servicio hasta de 90% si R M es igual a /?„, (máxima). 2-7b Redisparables Los monoestables redisparables trabajan de manera muy similar a los del tipo no redisparable, con una importante diferencia. A diferencia del tipo no redisparable, el monoestable redisparable acepta una transición de disparo de la entrada durante el tiempo de encendido de la salida. La salida permanece en nivel alto y un nuevo ciclo se inicia. La figura 2-27 ilustra este modo de operación.

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La salida del monoestable permanecerá en 1 lógico mientras el tiempo entre las transiciones de disparo sea menor que el tiempo de encendido del propio monoestable. Ejemplo 2-8 Monoestable disparado por flanco ascendente Diseñe un circuito que genere un pulso de salida cada vez que ocurre una transición ascendente en el reloj A, como se aprecia en la figura 2-28a. Solución a) Seleccione un monoestable no redisparable (74LS221) para ejecutar la función requerida. Asigne la entrada X a la entrada A y la salida de la señal Y a la salida Q. b) Calcule el factor de servicio. En la figura 2-28a

+v

Figura 2-28 Monoestable disparado por flanco ascendente, (a) Diagrama de tiempos; (b) circuito.

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c) Seleccione R T y C ext . La duración del pulso (t w) está definida por la ecuación t w . = 1n 2 • R T – C e x t t w = 0.7 • R T • Ce x t

(2-10)

TW R T C e x t̳ = 0.7 R T C e x t̳ =

60 x 10-9 s = 85.71 x 10-9 s 0.7

Utilizando valores estándar al 5% para el capacitor Cext, podemos calcular el valor de Rext, por medio de la ecuación 2-10. Sea Cext = 47 pF; entonces, RT= 1.82 KΩ. La figura 2-28¿> muestra el circuito resultante. Ejemplo 2-9 Angostador de pulso Diseñe un angostador de pulso que genere una salida Y para cada que ocurra la señal de entrada X, como se observa en la figura 2-29a. Solución a) Seleccione un monoestable no redisparable (74LS221) para ejecutar la función requerida. Asi gne la entrada X a la entrada A y la salida de la señal Y y la salida Q. b) Calcule el porcentaje del ciclo de trabajo. En la figura 2-29a,

Factor de servicio = 6.5% c) Seleccione RT y Cext. La duración del pulso (t w) está dada por la expresión tw = ln 2 • ( R T • C e x t ) tw = 0.7 • (R T • C e x t )

haciendo C ext = 8.2μF, entonces R T = 69.8 kΩ. La figura 2-29b muestra el esquema del circuito definitivo con los valores seleccionados.

(2-10)

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+V (b)

Figura 2-29 Angostador de pulso del ejemplo 2-9. (a) Diagrama de tiempos; (b) circuito.

2-8 CIRCUITOS DE APLICACIÓN Los fabricantes de CI han creado una clase especial de circuitos que ofrece soluciones a problemas específicos con los que se topa el diseñador. Esta clase especial de dispositivos está dirigida a problemas tales como la operación libre de fallas en ambientes ruidosos, técnicas de transmisión de información de alto rendimiento y la interconexión de familias lógicas no compatibles. Cada tipo de circuito se describe brevemente. El diseñador deberá percatarse de que esta clase de circuitos comprende una vasta gama de dispositivos y que de ninguna manera se abarca totalmente en esta exposición. 2-8a Disparadores Schmitt

Un disparador Schmitt es un tipo especial de compuerta. Se caracteriza por su mejor inmunidad al ruido y capacidad de conformación de onda. La curva de transferencia de una compuerta inversora de este tipo aparece en la figura 2-30. Para entender mejor esta curva de transferencia, estusdiaremos su operación de transición. Supongamos que el punto a es el de partida. Conforme aumenta el voltaje de entrada Vent; el voltaje de salida Vsal permanece constante hasta que se alcanza el punto b, a partir del cual empieza a conmutar. Conforme Vent sigue aumentando, Vsal conmuta de nivel hacia uno bajo, terminando en el punto c. Para cambiar de estado la salida, el voltaje Vent empieza a decrecer en el punto c hasta llegar al punto d. Cuando Vent alcanza el punto d, la salida de la compuerta (Vsal) empieza a conmutar hacia el nivel alto. Vent continúa decreciendo y finaliza en el punto a. El área

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Figura 2-30 Compuerta inversora tipo disparador Schmitt. (a) Símbolo lógico; (6) curva de transferencia. sombreada en la curva de transferencia indica la cantidad de histéresis de entrada para el circuito del disparador Schmitt. Varias compuertas poseen la propiedad de un disparador Schmitt; tal es el caso de la compuerta NAND 7413 y del inversor 7414, que son dos ejemplos de disparadores Schmitt TTL. El disparador Schmitt séxtuple (MC14584B) y el doble (MC14583B) son dos ejemplos en la familia CMOS. 2-8b Manejadoras de línea

Los manejadores de línea son un tipo especial de compuerta y desempeñan una función específica. Los cables que transportan las señales digitales deben considerarse como líneas de transmisión cuando las longitudes de onda de las señales digitales son menores que la longitud de onda eléctrica del cable. Esto requiere cables con impedancia característica baja (Zo < 100 Ω) y de dispositivos capaces de acoplarse a ellos. Las compuertas compatibles TTL no están diseñadas para manejar líneas de baja impedancia en el intervalo de 50 a 100 Ω. Para este trabajo se cuenta con manejadores de línea. La figura 2-31 muestra una configuración típica de un manejador de línea. Nótese que el extremo receptor de la línea de transmisión se encuentra terminado en su impedancia característica y, por tanto, no presentará ondas reflejadas. Esta configuración de "terminación en paralelo" permite utilizar receptores múltiples sobre un bus distribuido. Una configuración de este tipo deberá emplearse con longitudes de cable de 2 a 20 pulg y con velocidades de transmisión hasta de 10 Mbits/s Figura 2-31 Operación símplex de una sola terminación.

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2-8c Cambiadores de nivel

De vez en cuando, el ingeniero de diseño se enfrenta al problema de mezclar las familias lógicas. Una parte del sistema necesita operar a alta velocidad, mientras que otra permite la operación lenta con dispositivos de bajo consumo de potencia. Comentarios La RCA ofrece una interfaz bidireccional CMOS/TTL (CD40115), que convierte los niveles sin necesidad de resistores elevadores externos.

(Alimentaciones separadas)

(Alimentación común) Figura

Cambiadores de nivel.

Tanto Motorola como Fairchild poseen un convertidor de nivel cuádruple de TTL a ECL (MC10124/F10124).

2-32

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La interconexión adecuada entre las familias lógicas requiere que se mantengan los niveles adecuados de voltaje, los niveles de corriente y los márgenes de ruido. La figura 2-32 muestra la solución de cada problema de interconexión entre las distintas familias TTL, CMOS y ECL.

Comentarios Motorola y Fairchild cuentan con un convertidor de nivel cuádruple de MECL o TLL(MC10125/F10125).

Figura 2-32 (Continuación)

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2-9 TABLAS DE SELECCIÓN DE CIRCUITOS Tabla 2-4 Circuitos TTL de Tabla 2-4 Circuitos TTL de SSI más comunes Velocidad o Función Compuertas

Descripción

Inversor

Séxtuple

NAND

Cuádruple, 2 entradas

tiempo de propagación

9.5 ns 3 ns 9.5 ns 3 ns 9.5 ns 3ns 9.5 ns

Potencia

Número de parte

10 ns 10.5 ns 12 ns 4.75 ns 12 ns 4 ns 12.5 ns 3.5 ns

2mW 19 mW 2mW 19 mW 2mW 19 mW 2mW 19 mW 2.4 mW 19 mW 2.75 mW 29 mW 4.5 mW 23 mW 4.25 mW 32 mW 5 mW 35 tnW 2.75 mW 28 mW

74LS04 74S04 74LSO0 74S00 74LS10 74S10 74LS20 74S20 74LS30 74S30 74LS02 74S02 74LS27 7425 74LS08 74S08 74LS32 74S32 74LS51 74S51

Doble con preestablecimiento y borrado Doble con borrado Doble con K

45 MHz 125 MHz 45 MHz 33 MHz

10 mW 75 mW 10 mW 10 mW

74LS112 74S112 74LS73 74LS109A

33 MHz

45 mW

74109

JK, disparo por pulso

Entrada, preestablecimiento y borrado Doble con borrado

Tipo D, disparo por flanco ascendente

Doble con preestablecimiento y borrado Doble con preestablecimiento y borrado

20 MHz 30 MHz 20 MHz 30 MHz 3 MHz 25 MHz 110 MHz 12 ns

50 mW 80 mW 50 mW 80 mW 4mW 43 mW 75 mW 19 mW

7473 74H73 7476 74H76 74L74 7474 74S74 74LS279

23 mW 60 mW

74LS221 74LS123

Triple, 3 entradas Doble, 4 entradas 8 entradas ÑOR

Cuádruple, 2 entradas

AND

Triple, 3 entradas Doble, 4 entradas Cuádruple, 2 entradas

OR

Cuádruple, 2 entradas

AND/OR/NOT

Doble, 2 entradas

3ns 17 ns 3ns 10 ns

3.5 ns

Flip-flops JK, disparo por flanco descendente Jk, disparo por flanco ascendente

Latch Monoestables

Quad S - R

No redisparables Redisparables Aplicación especial

Doble Doble

20 ns to 70 s 45 ns to ͚

Disparador Schmitt

Séxtuple Cuádruple, 2 entradas, NAND positiva Doble, 4 entradas, NAND positiva

15 ns 15 ns 8 ns 16.5 ns

9 9 4 9

mW mW mW mW

74LS14 74LS132 74S132 74LS13

98

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Tabla 2-4 (Continuación) Velocidad o Función

Descripción

tiempo de propagación

Potencia

Número de partes

Aplicación especial Aislador inversor

Octal

10 ns 10 ns

130 mW 450 mW 135 mW

7ns

28 mW

74LS240 74S240 74LS244 74S244 74128

4ns

44 mW

74S140

Sns Aislador no inversor

Octal

Manejador de lineas 50 n/75 0

Cuádruple, 2 entradas, ÑOR Positiva Doble, 4 entradas, NAND positiva TTL/ECL

Cambiadores de nivel

MC10124/ F10124 MC10125/ F10125 CD40115 14504B CD40115

ECL/TTL TTL/CMOS CMOS/TTL

Nota: Los componentes incluidos en la tabla cumplen con los requisitos de operación en el intervalo de temperatura de 0 a 70 °C. Las partes tipo 54XXX tienen un intervalo de operación de -55 a +125 °C.

Tabla 2-5 Circuito* CMOS de SSI más comunes Velocidad o tiempo de propagación @ V D D , = +5 . 0 VDC (C de carga = 50 Función Compuertas Inversor

NAND

ÑOR

pF)

Potencia por dispositivo @ 100 kHz

Seis aisladores

llO ns

900 μW

Séxtuple

130 ns

900 μW

Cuádruple, 2 entradas

250 ns

600 μW

Triple, 3 entradas

320 ns

450 μW

Doble, 4 entradas

320 ns

300 μW

8 entradas

400 ns

150 μW

Cuádruple, 2 entradas

250 ns

600 μW

Triple, 3 entradas

320 ns

450 μW

Doble, 4 entradas

320 ns

300 μW

8 entradas

400 ns

150 μW

Descripción

Número de parte MC14049UB CD4049B MC14069UB CD4069UB MC14011B CD4011B MC14023B CD4O23B MC14012B CD4012B MCI 4068 B CD4068B MC14001B CD4001B MC14025B CD4025B MC14002B CD4002B MCI4078B CD4078B

CIRCUITOS LÓGICOS DE SSI

99

Tabla 2-5 (Continuación)

Función

Descripción

Velocidad o tiempo de propagación@ V D D = +5.0 VDC (C de carga = 50 pF)

Potencia por dispositivo @ 100 kHz

Número de parte

Compuertas AND

OR

Cuádruple, 2 entradas

320 ns

600 μW

Triple, 3 entradas

320 ns

450μ W

Doble, 4 entradas

320 ns

300μW

Cuádruple, 2 entradas

320 ns

600 μW

Triple, 3 entradas

320 ns

450 μW

MC14081B CD4081B MC14073B CD4073B MC14082B CD4082B MC14071B CD4071B

MC14075B CD4075B

AN D/OR/ NOT XOR

Doble, 4 entradas

320 ns

300 μ,W

Doble, expandible a cuatro

565 ns 350 ns

300 μW 150 μ W

350 ns

150 μ W

MC14072B CD4072B MC14S06B

MC4070B CD4070B

XNOR

MC14077B CD4077B

Flip-flops JK, disparo por flanco Doble con preestablecimiento 1.5 MHz 400 μ W MC14027B ascendente y borrado CD4027B Tipo D, disparo por flanco Doble con preestablecimiento 4 MHz 375 μ W MC14013B ascendente y borrado CD4013B Latch Cuádruple, con disparo 220 ns 500 μ W MC14042B por flanco ascendente CD4042B _________________________o descendente __________________________________________ Monoestables Redisparables

Doble

tpm. -

10μ s to

͚

7m W R L = 2 kΩ CL= 1 μ F

MC14538B CD4538B

Aplicación especial 250 ns

900 μ W

MC14584B

Cuádruple, 2 entradas

250 ns

600 μ W

Doble, CMOS a TTL

1300 ns 20 ns 60 ns 320 ns 127 ns

665 μ W 20 m W 20 m W 2.5 m W 900 μ W

150 ns

1250 μ W

MC14093B CD4093B MC14583B CD40115 CD40U5 MC14504B MC14050B CD4050B MC14503B

Inversor tipo disparador Séxtuple Schmitt NAND tipo disparador Schmitt Cambiadores de nivel

TTL a CMOS Aislador

Séxtuple Séxtuple, con salida de 3 estados

Nota: los componentes incluidos en la tabla cumplen con los requisitos de operación en el intervalo de temperatura de 0 a 70°C. Las partes tipo 54XXX tienen un intervalo de operación de —55 a +125°C.

100

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A Tabla 2-6 Circuitos ECL de SSI más comunes

Función Compuertas Inversor ÑOR

Velocidad o

Potencia

Descripción

tiempo de propagación

por dispositivo

Sextuple Sextuple con habilitador Cuádruple, 2 entradas

4 ns 2.9 ns 2.9 ns

255 mW 210 mW 135 mW

1.6 ns 2.9 ns

291 mW 135 mW

2.0 ns 2.9 ns

99 mW 109 mW

2.0 ns 3.5 ns

57 mW 198 mW

2.5 ns 4.0 ns 2.9 ns 1.6 ns 3.5 ns

146 mW 255 mW 135 mW 291 mW 198 mW

2.5 ns 2.5 ns

146 mW 198 mW

Cuádruple

2.9 ns

135 mW

Tres ÑOR + una OR/NOR Tres OR + una ÑOR Triple, entradas 2-3-2

2.0 ns

99 mW

MC10195 MC10189 MC10102 F10102 MCI 662 MC10100 F10100 F95004 MC10106 F10106 F95106 MC10111 F10111 MC10211 F10211 F95111 MC10197 MC10103 MC1664 MC10110 F10110 F95110 MC10210 F10210 MC10101 F10101 F95102

99 mW

F95103

Cuádruple, 2 entradas con terminal muestreadora Cuádruple, 3 entradas Triple, entradas 4-3-3 Doble, 3 entradas, 3 salidas

AND OR

Sextuple Cuádruple, 2 entradas Doble, 3 entradas, 3 salidas

OR/NOR

2.9 ns

109 mW

2.0 ns 2.9 ns

57 mW 73 mW

2.0 ns 2.5 ns 2.0 ns

57 mW 198 mW 57 mW

3.4 ns

135 mW

Doble, entradas 2-3, + inversor Cuatro, entradas 4-3-3-3 Cuatro + inversor

3.4 ns

135 mW

3.4 ns

135 mW

3.4 ns

135 mW

Doble

1.6 ns 2.0 ns 1.3 ns

146 mW 52 mW 156 mW

Doble, entradas 1-4-5

OR/AND

OR/NOR

Doble, 3 entradas, 3 salidas Triple, 3 entradas, 3 salidas Doble, 3 entradas

Doble 4-5

Número de parte

MC10105 F10105 F95105 MC10109 F10109 F95109 MC10212 F95003 MC10118 F10118 MC10117 F10117 MC10119 F10119 MC10121 F10121 MC1660 F95O02 MCI 688

CIRCUITOS LÓGICOS DE SSl Tabla 2-6 (Continuación)

Función

Descripción

Velocidad o tiempo de propagación

Potencia por dispositivo

Número de parte

Compuertas EXCLUSIVEOR

Cuádruple

4.5 ns

218 mW

Triple, 2 entradas Triple

2.3 ns 3.7 ns

286 mW 146 mW

2.5 ns

109 mW

MC10113 F10113 MC1672 MC10107 F10107 F95107

Triple, 2 entradas

2.3 ns

286 mW

MC1674

JK maestro-esclavo

Doble

4.5 ns

354 mW

D maestro-esclavo

Sencillo Doble

270 MHz 4.5 ns

250 mW 291 mW

3.3 ns

338 mW

Séxtuple

4.5 ns

572 mW

Doble Cuádruple Cuádruple, transición descendente Cuádruple, transición ascendente Cuádruple, reloj común

2.5 ns 5.6 ns 5.4 ns

286 mW 390 mW 390 mW

5.6 ns

390 mW

4.0 ns

182 mW

Doble

2.5 ns

286 mW

MC10135 F1O135 MC1670 MC10131 F10131 MC10231 F10231 MC10176 F10176 MCI 668 MC10168 MC10133 F1O133 MC1O153 F1O153 MC10130 F10130 MC1666

Cuádruple, TTL a ECL

2.0 ns 6.0 ns

218 mW 351 mW

Cuádruple, ECL a TTL

6.0 ns

468 mW

12.5 ns 2.8 ns

499 mW 520 mW

EXCLUSIVEOR/ EXCLUSIVENOR EXCLUSIVENOR Flip-flops

Seguro tipo D

Aplicación especial Aislador Cambiadores de nivel

Monoestable

Triple, ECL a CMOS Sencillo. redisDarable

MC10188 MC10124 F10124 MC10125 F10125 MC10177 MC10198

Nota: Los componentes mencionados arriba están disponibles en tres gamas de operación con temperaturas definidas por la tabla inferior: Intervalo de temperatura ambiente 0 a 70°C

Tipo de familia MC 10100 F10K

F95K -30 a +85°C -55 a +125°C

MC10100 MC10200 MC1600 MC10500 F10K

SERIES SERIES SERIES SERIES SERIES SERIES SERIES SERIES

101

102

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A BIBLIOGRAFÍA Fairchild: The TTL Application Handbook, Fairchild Semiconductor, Mountain View, Calíf., 1973. Fleming, D.: Code Conversion-Application Bulletin, Fairchild Semiconductor, Mountain View, Calif., 1%7. Greenfield, J.D.: Practical Digital Design Using ICs, Wiley, New York, 1977. Marcus, M.P.: Switching Circuits for Engineers, 2d ed., Prentice-Hall, Englewood Cliffs, N.J., 1967. Meggerson, Jr., L.: Switch Bounce Eliminator Does Double Duty, EDN, November 1, 1970, p. 48. Meiksin, Z.H.: Electronic Design with Off-the-Shelf Integrated Circuits, Parker Publishing Co., West Nyack, N.Y., 1980. Motorola: "MECL Data Book," Series B, 3d Printing, Motorola, Inc., Phoenix, Ariz., 1982. Norris, B.: Digital Integrated Circuits and Operational-Amplifier and Optoelectronic Circuit Design, McGraw-Hill, New York, 1976. RCA: "COS/MOS Integrated Circuits," RCA Corporation, Somerville, N.J., 1980. Stout, D.F.: Handbook of Microcircuit Design and Application, McGraw-Hill, New York, 1980. Texas Instruments: The TTL Data Book for Design Engineers, 2d ed., Texas Instruments, Inc., Dallas, Tex., 1976. Texas Instruments: "Advanced Schottky, Advanced Low-Power Schottky," Texas Instruments, Inc., Dallas, Tex., 1979.

Capítulo

3

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI) Peter Alfke

Director

Applications Engineering Advanced Micro Devices Inc. Sunnyvale, Calif.

El autor desarrolló muchas de estas ideas y circuitos durante el tiempo que trabajó en Fairchild Camera & Instruments Corp., por lo cual obtuvo autorización para emplear este material publicado en el TTL Applications Handbook y en el Fairchild Journal of Semiconductor Progresa.

3-1 INTRODUCCIÓN A LOS MSI 3-1 a Historia de los MSI

El nombre de integración a mediana escala (MSI) fue acuñado en la década de los sesenta cuando la tecnología de los circuitos integrados habia avanzado hasta el punto de integrar unas cuantas compuertas o flip-flop (biestables) en un solo circuito monolítico. Los circuitos con 10 a 100 compuertas se llamaron MSI para distinguirlos de los viejos circuitos SSI (integración a pequeña escala) y de los que vendrían después, los LSI (integración a gran escala), los cuales tienen más de 100 compuertas. 3-1 b Tecnologías MSI

Los circuitos MSI están disponibles en las diferentes tecnologías (TTL, Schottky TTL, Schottky TTL de bajo consumo de potencia, ECL, CMOS) y se consideran

104

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

como la forma lógica de más aplicaciones. Los MSI ofrecen la ventaja de un favorable alto nivel de integración, lo que significa bajo costo, tamaño pequeño y poco consumo, mientras se mantiene una alta confiabilidad y absoluta flexibilidad de diseño. Al utilizar circuitos MSI y algunas compuertas y flip-flops, el diseñador puede no sólo solucionar un sistema, sino también obtener un ahorro de 5 a 1 en el costo de los componentes, menor área de circuito impreso y ahorrar por lo menos en una relación de 2 a 1 en el consumo de potencia, sin mencionar la reducción sustancial en diseño y tiempo de verificación comparado con el diseño tradicional de circuitos de integración a pequeña escala. Ahora, después de 10 o 15 años de su aparición, los circuitos MSI han perdido algo de su encanto dado que ya no se evalúan comparándolos con obsoletos SSI, sino con los microprocesadores MOS y las "rebanadas de bits" microprogramables con tecnología bipolar. En muchos casos, estas dos opciones ofrecen la mejor solución, especialmente cuando una función es compleja y de baja velocidad, y puede o debe ser fácil de modificar. Los circuitos MSI se emplean actualmente en: • Aplicaciones que requieren alta confiabilidad (minicomputadoras, controlador de disco), utilizadas frecuentemente con "rebanadas de bits" microprogramadas. • En aplicaciones especializadas que ofrecen la ventaja de un amplio intervalo de velocidad-consumo, disponibles en componentes MSI con tecnología ECL, TTL y CMOS. • En pequeñas aplicaciones o en las que el diseño no justifica el uso de microprocesadores. • Como circuito de apoyo (también llamado de relleno) con microprocesadores, donde los MSI efectúan la decodificación de direcciones, decodificación de estados, multiplexión de direcciones y datos o funciones similares. Los circuitos TTL son los más antiguos y comunes de los MSI; incluyen la variación Schottky de bajo consumo de potencia que apareció a mediados de los años setenta. Lo que empezó como un enfoque fragmentado en la gran lucha existente entre las compañías fabricantes de semiconductores (T.I. tiene la mayor diversidad de circuitos integrados, Fairchild cuenta con las características más consistentes y mejores, Signetics posee los más populares, National introdujo la salida de tres estados y AMD ofrece los mejores parámetros eléctricos) concluyó en la unificación dentro del formato original de T.I. numerados con la serie 7400. El resto tuvo que sacrificar su codificación y aceptar el número de serie 7400 (5400 para especificaciones de intervalos de temperatura similares) e incluso completar la línea de la serie mencionada.

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

105

Los CMOS aparecieron mucho después y fueron, durante muchos años, el producto de la RCA especialmente utilizado en aplicaciones militares y aeroespaciales. Motorala, National y Fairchild la siguieron y también se difundió la aplicación industrial de los CMOS. La serie de circuitos RCA 4000 no se orientó del todo en sistemas, debido a su inconsistencia de características de polaridad, funciones singulares combinadas con diferencias paramétricas entre componentes idénticos de varios fabricantes. Sin embargo, se han agregado algunas de las funciones TTL más comunes a la familia MSI CMOS, sin que por esto los fabricantes hayan alcanzado el mismo grado de aceptación que tienen los circuitos MSI TTL. Los ECL son menos conocidos. Aun cuando ofrecen mayor velocidad que los TTL e incluso que los TTL Schottky tienen la desventaja de un reducido margen de ruido, que demanda un mayor, costo de interconexión y alto consumo de potencia. Excepto para algunos preescaladores y lazos de amarre por fase, utilizados en todas las áreas de radiocomunicación, incluso los sintonizadores de TV, los ECL se emplean sólo en instrumentos complejos y en aplicaciones de prueba, dominan el campo de las mainframes. Motorola es, desde hace mucho tiempo, el principal proveedor de estos circuitos con sus familias MECL I, II y III. La familia MECL 10 000 es la de mayor éxito aunque resulta más lenta que la MECL III, la cual es mucho más fácil de emplear. Fairchild introdujo la línea 100K con respuestas de fracciones de nanosegundo para circuitos SSI, MSI y LSI para aplicaciones de velocidad mucho más alta. Este capítulo describe las aplicaciones MSI-TTL; pero el usuario puede sustituirlos con su equivalente en CMOS-MSI en la mayoría de los casos, y con ECLMSI en algunos otros. 3-1 c Nomenclatura y notación

Primero, unas breves palabras acerca de la nomenclatura y notación lógicas. Los circuitos MSI representan un grupo de bloques de funciones incorporadas, y quizá

106

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A Tabla 3-1 Nomenclatura lógica

Designación

Significado

1x

Término general para designar las entradas en los circuitos combinatorios

J,K S,R

Entrada en los flip-flops JK, SR y D, en los seguros, registros y contadores

D P

Ax , Sx

Ē

PE

Ejemplo

Entradas de dirección o selección, con que se escoge una entrada, salida, direccionamiento de datos, unión o localizador! de memoria

Habilitar, función activa baja en todos los TTL/MSI Habilitar en paralelo, se usa un control de entrada para cargar sincrónicamente la información en paralelo en un circuito autónomo

su nombre no a barque todas las características del conjunto. Por lo tanto, es muy important e dibujar estos bloques de una manera fácilment e interpretable. La descripción con que se represent a a compone ntes MSI sigue los estándares MIL 806B para los símbolos lógicos. Los elementos MSI son representados por un rectá ng ulo co n las compuertas aprop iadas AN D/OR cuando so n necesarias, como se muestra en la figura 3-1. Un pequeño círculo en la entrada significa que es activa Baja (Low); es decir, produce la función deseada, junto con las otras entradas, si su voltaje es el menor de los dos niveles lógicos en el sistema. Un círculo a la salida indica, que cuando la función es verdadera, la salida es Baja. Generalmente, las entradas se encuentran en la parte superior y a la izquierda; las salidas en la base y a la derecha del símbolo lógico. Una excepción de lo ant erior es el restablecimiento

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

107

Tabla 3-1 (continuación) Designación

Significado

MR

Borrado maestro, restablece asincrónicamente todas las salidas, anulando todas las otras entradas

cL

Borrar, restablece en cero todas las salidas pero no anula el resto de las entradas

CP

Pulsación de reloj, generalmente una transición de Alta-a-Baja-a-Alta. Un reloj activo en Alta (sin círculo) indica cambio de salidas en la transición de reloj de Alta a Baja.

CE, CEP, CET

Zx. Ox, Fx

Cuenta entradas de habilitar para los.contadores

Términos generales que designan las salidas de los circuitos combinatorios

QX

Términos generales que designan las salidas de los circuitos secuenciales.

TC

Salida de conector terminal (de 1111 para contadores binarios, de 1001 para los contadores decimales o de 0000 para los contadores de bajada)

A, B S

Términos de la suma A +B Acarreo de entrada Acarreo de salida

Cent Csal

Ejemplo

maestro asincrono (Asynchronous Master Reset), que está en la base y en la esquina del lado izquierdo en algunos circuitos secuenciales. Las entradas y salidas están marcadas con letras mnemotécnicas (Tabla 3-1). Obsérvese que la función activa Baja, etiquetada fuera del símbolo lógico, tiene una raya sobre las letras y que en el interior del símbolo no la tiene. Cuando varias

108

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

entradas o salidas emplean la misma letra, se usan subíndices para individualizarlas. Se comienza con el cero y se sigue un orden natural para la descripción de operación del componente. La nomenclatura anterior se aplica en este capítulo y puede diferir de la nomenclatura escrita en las hojas de datos (principalmente para los primeros dispositivos de la serie 7400), donde las salidas usan subíndices alfabéticos o una secuencia de números que empieza con uno. 3-2 FUNCIONES COMBINATORIAS

Los circuitos MSI pueden clasificarse en combinatorios o secuenciales. En los circuitos combinatorios, la salida es sólo una función de las condiciones de entrada. No hay almacenamiento o efectos causados por información previa. Los multiplexores, decodificadores y circuitos aritméticos son ejemplos de funciones combinatorias. Los circuitos secuenciales contienen elementos de almacenamiento de datos, como los seguros o los flip-flops, de modo que sus salidas las determinan no sólo las condiciones de entrada, sino también los estados previos. Los seguros, registros, memorias y contadores son ejemplo de funciones secuenciales. 3-2a Multlplexores

Los multiplexores digitales son elementos combinatorios (sin memoria) controlados por un selector de dirección, el cual dirige una de las muchas entradas de señal a la salida. Pueden considerarse como el dispositivo equivalente, con base en semiconductores, de los interruptores de varias posiciones o de los interruptores escalonados (stepping switches).

Los multiplexores se aplican al direccionamiento de datos y la división de tiempo. También pueden generar funciones lógicas complejas, ahorrando área de circuito impreso, interconexiones, retardos en la propagación, disipación de potencia, esfuerzo de diseño y costo de componentes. La tabla 3-5 contiene una lista de los circuitos multiplexores más conocidos. Estos componentes pueden reconfigurarse mediante el alambrado en paralelo de las entradas. El multiplexor 74153 doble de 4 entradas, por ejemplo, puede emplearse como dos multiplexores independientes, de 2 entradas, al interconectar las entradas en paralelo (Fig. 3-2). Direccionamiento de datos Los multiplexores se emplean para dirigir datos digitales bajo el control de entradas de selección de datos. El siguiente ejemplo ilustra una aplicación de esta técnica. Ejemplo 3-1 Multiplexor para la selección del contenido de contadores BCD

Diseñe un circuito que muestre el contenido de uno de los dos contadores BCD de varios dígitos, mediante un multiplexor para el direccionamiento de la información.

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

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110

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

Solución Una solución normal se ilustra en la figura 3-3. Este sistema indica el contenido de uno de los dos contadores BCD multidígitos. El multiplexor 74157 selecciona uno de los dos contadores en la siguiente forma: cuando la línea de selección está en Bajo (Low), el contador 1 se activa y en alto se elige al dos. La salida del multiplexor se lleva al circuito 9368, que es un decodificador BCD a 7 segmentos con seguro en las entradas. El visualizador sigue al contador seleccionado cuando la entrada Habilitar Seguro (latch) se encuentra en nivel Bajo. Cuando esa línea está en Alto, los cambios en las entradas no afectan al indicador para mantener la información que se aplicó a la transición de Bajo a Alto en la terminal Habilitar Seguro. El circuito 9368 se enlaza directamente con el visualizador de diodos emisores de luz en configuración de cátodo común. Bus de datos multipalabras Pueden emplearse cinco circuitos 9309 multiplexores dobles de 4 bits, conectados como se indica en la figura 3-4, para conmutar 2 bits de datos de una de las 16 palabras a un bus de datos de 2 bits de capacidad. Las direcciones aplicadas a las entradas 50, S1, 53 seleccionan la palabra que se transferirá. Si la palabra es de 12 bits y se transferirá a un bus de 12 bits, el circuito debe repetirse seis veces. Las salidas complementarias del 3909 se utilizan a ambos niveles para reducir el retardo que se obtendrá. (La Z de salida se deriva de la Z de salida mediante el uso de un inversor y, por lo tanto, se tendrá el retardo correspondiente a este circuito.) Una doble inversión de los dos niveles del multiplexor se auto cancela, de modo que los datos no se invierten.

Figura 3-4 Buses de datos multipalabras.

Multlplexión de tiempo El uso del 74153 o del 74151 permite la multiplexión de tiempo a un máximo de cuatro u ocho líneas de datos, respectivamente. Al

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

111

Figura 3-5 Multiplexión de tiempo, (a) Circuito multiplexor de 32 entradas; (6) circuito multiplexor de 64 entradas.

intercalar estos elementos en cascada en dos o más niveles, el número de entradas puede incrementarse. El circuito de la figura 3-5 presenta los dos niveles de un sistema multiplexor dispuesto en cascada, para contar con 32 entradas seleccionables con un retardo aproximadamente de 50 h. Dicho arreglo puede aumentarse a 64 entradas; el circuito 74151 puede utilizarse para controlar la selección de datos de salida. Recuérdese que las salidas negativas pueden utilizarse en los dos niveles a fin de obtener el retardo mencionado. Lo anterior se debe a que la inversión de la salida negativa genera la salida positiva. Multiplexor como generador de funciones En la mayor parte de los sistemas digitales hay áreas, generalmente en la sección de control, donde un número de entradas puede generar una salida de manera altamente irregular. En otras palabras, puede generarse una función no común que no es posible en un circuito MSI. Cuando se encuentran con este problema, muchos diseñadores retornan al método clásico del diseño lógico mediante las compuertas NAND y NOR: además, aplican el álgebra booleana, los mapas de Karnaugh y los diagramas de Veitch para la minimización lógica. Es interesante señalar que con los multiplexores se pueden simplificar estos diseños. N Para N variables de entrada, puede obtenerse un total de 2(2 ) funciones en la siguiente forma:

112

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

• El circuito 74157, multiplexor cuádruple de dos entradas, puede generar cuatro de las 16 funciones de dos variables. • Los circuitos 74153 y 9309, multiplexores dobles de cuatro entradas, pueden generar dos de las 256 funciones de tres variables. • Los circuitos 74151 y 74152, multiplexores de ocho entradas, pueden generar una de las 65 536 funciones de cuatro variables. • El 74150, multiplexor de 16 entradas, puede generar una de las más de 4 000 millones de funciones de cinco variables. Si una función tiene cierta regularidad, con unas pocas compuertas NAND, NOR, OR, XOR y NOT se obtienen soluciones económicas. Sin embargo, para funciones aleatorias, el empleo de multiplexores es más económico y, ciertamente, más compacto, flexible y fácil de diseñar. La generación de funciones con multiplexores se explica mejor con ejemplos. Tal es el caso del multiplexor 74151 de ocho entradas que se muestra en la figura 3-6a, que puede generar una función de tres variables. La función deseada se

Figura 3-6 Multiplexores como generadores de funciones, (a) Función de tres variables por medio del circuito 74151. (b) Función de tres variables por medio del circuito 9309. (c) Función de cuatro variables mediante el circuito 74151. (d) Función de cinco variables por medio del circuito 74150.

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI)

113

escribe como una tabla de verdad donde las variables A, B, y C se aplican a las entradas de selección So, S1, S2, mientras que las ocho entradas se conectan a los niveles Alto o Bajo, de acuerdo con lo indicado por la tabla de verdad. Éste método es simple pero ineficiente. La mitad de un multiplexor doble de cuatro entradas, como el 74153 o el 9309, puede generar la misma función. Con este fin, la tabla de verdad se divide en cuatro secciones, como a continuación se indica. Cada sección tiene las entradas A y B como constantes, pero la salida F debe mostrar una de las cuatro características siguientes: • • • •

Bajo para ambos códigos de entradas independientes de C Alto para ambos códigos de entradas independientes de C Idéntico a C Idéntico a C

Por tanto, la función puede desarrollarse con un multiplexor de cuatro entradas (Fig. 3-6b), al emplear las variables de entradas A y B para la selección So y S1 y llevar la entrada correspondiente a una de las cuatro señales: Alto, Bajo o a las variables C o C. La otra mitad del multiplexor puede emplearse a fin de generar otra función de las variables A, B y una tercera que no necesariamente sea C. Cabe aplicar el mismo razonamiento a una función de cuatro variables como se indica en la figura 3-6c. Un multiplexor de 8 entradas, como el 74151, puede generar cualquiera de las 65 536 (216) posibles funciones de cuatro variables A, B, C y D. Un multiplexor de 16 entradas como el 74150 (Fig. 3-6d), puede generar cualquiera de las más de 4000 millones (232) funciones posibles de cinco variables A, B, C, D y E. Comparador de posiciones Algunas veces es necesario comparar un estado codificado con uno real proporcionado por un conmutador de multiposición. Por ejemplo, un código de 3 bits puede utilizarse para representar una de las 8 posibles posiciones de conmutación. Éste se compara con el valor del conmutador de 8 posiciones y se genera una señal de salida para indicar la igualdad. Una forma de lograr esto es llevar las salidas del conmutador a un codificador de prioridad con objeto de generar el código de 3 bits correspondiente a la posición del mismo. Éste puede compararse con el código de entrada mediante el comparador de identidad. En la figura 3-7, se alcanza el mismo resultado por medio de un solo multiplexor de ocho terminales de entrada (74151); el código de entrada se utiliza para direccionar las entradas, y las salidas del conmutador son los datos de entrada al multiplexor. Dado que la terminal común del conmutador se encuentra a nivel de tierra, las correspondientes señales de entrada multiplexadas para cualquier posición del conmutador se encuentran al mismo nivel (tierra). El código de entrada seleccionado para una posición en particular y la salida multiplexada indican si la entrada correspondiente se encuentra al nivel de tierra o abierta. Las resistencias de carga en las salidas del conmutador se recomiendan para mejorar la característica de inmunidad al ruido; sin embargo, se omiten en la figura por motivos de claridad.

114

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Aunque la entrada Habilitar del multiplexor se indica como aterrizada, en la práctica puede usarse para controlar la salida. Detector de un patrón X de Y La detección de un número o grupo específico de una de las muchas entradas es un problema común de diseño. Lo dicho ocurre particularmente con códigos de corrección de error y cuando la lectura de los datos se hace en paralelo a partir de los sistemas digitales de cinta de varias pistas o de disco. El diseño directo que minimiza el número de compuertas es, generalmente, complejo e ineficiente. Emplear multiplexores o sumadoras puede simplificar tales diseños hasta cierto punto, pero el diseño más eficiente en cuanto a costos emplea una combinación de ambos. La fígura 3-8 ilustra el empleo de sumadores completos que permiten reducir el número de entradas a cuatro variables; entonces se emplea un multiplexor de ocho entradas para generar cualquier función de las cuatro variables antes mencionadas. El resultado es una salida Alta para un número o grupo específicos de salidas Altas. La figura 3-8a ilustra dos circuitos MSI, como el 9304 y el 75151, que pueden generar una salida Alta cuando tres (y sólo tres) de las seis entradas son Altas. En la fígura 3-86 se observa que tres circuitos MSI pueden generar una salida Alta cuando tres, cuatro, cinco o seis de ocho entradas son Altas. Esta combinación de sumadores y multiplexores reduce considerablemente la cantidad de circuitería, por lo menos a más de la mitad de lo que se requeriría con los métodos tradicionales. Como ganancia adicional, estos circuitos facilitan la programación para detectar patrones diferentes. Conversión de siete segmentos a BCD También se emplean los multiplexores para efectuar la conversión de códigos. Los siguientes ejemplos ilustran una solución para efectuar la conversión.

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Figura 3-8 Detector de un patrón X de Y. (a) Detector tres de seis. (¿>) Detector tres, cuatro, cinco o seis de ocho. Ejemplo 3-2 Un convertidor simple, rápido y económico de siete segmentos a BCD

Un circuito integrado MOS de calculadora ofrece capacidad de lógica refinada y funciones aritméticas hasta de 24 dígitos BCD de almacenamiento, y proporciona salidas para un visualizador numérico multiplexado. Debido a las anteriores características y al bajísimo costo, el empleo de este circuito integrado ha rebasado la aplicación original. Por ejemplo, aparece en los controles digitales de recolección de datos y en los sistemas de conversión de los mismos. En esta aplicación un formato de salida, codificado a siete segmentos, es inútil a menudo y debe convertirse de nuevo en BCD. Se desea un circuito capaz de realizar lo anterior. Solución Se han propuesto diferentes aproximaciones para efectuar esta conversión, las cuales no necesariamente son complicadas y costosas. El circuito de la figura 3-9 emplea menos de tres circuitos integrados para convertir la señal de entrada codificada en siete segmentos a salida BCD. Las salidas activas Altas y Bajas se encuentran simultáneamente disponibles; se genera un cero cuando los siete segmentos están en blanco. La

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Figura 3-9 Convertidor simple, rápido y económico de siete segmentos a BCD. (a) Entradas activas Altas de los segmentos, (b) Entradas activas bajas de los segmentos. simplicidad de esta aproximación es producto de un análisis cuidadoso de entradas redundantes. Sólo se requieren cinco de los siete segmentos para definir un carácter e incluso para lograr los diferentes estilos de los números 6 y 9 que se emplean en las calculadoras. Se emplean dos multiplexores dobles de cuatro entradas (9309) con salidas verdadera y complementaria para codificar la entrada de siete segmentos y requerir una sola compuerta adicional. El circuito de la figura

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3-9a acepta entradas activas. Altas (lógica positiva) cuando VCM es mayor que + 2.4 V para un segmento activo. Si el voltaje Vent es más negativo que + 0.4 V y tiene capacidad de drenar la corriente del circuito TTL, equivale a un segmento inactivo. El circuito de la figura 3-9¿> acepta señales activas Bajas. 3-2b Decodificadores

Hay dos categorías de decodificadores: los lógicos y los controladores de visualizadores. Los decodificadores lógicos son elementos MSI controlados por una dirección. Seleccionan y activan una salida en particular por medio de una dirección. Los decodificadores para visualizadores y sus controladores generan un código numérico, como el de siete segmentos, y proporcionan los códigos para controlar el visualizador directamente. Aquí se estudian los decodificadores lógicos. Estos se encuentran en muchas configuraciones y se emplean ampliamente en las estructuras de direccionamiento de los sistemas de memoria. También se utilizan en el direccionamiento de datos o de pulsos de reloj, en el demultiplexaje, y pueden actuar como generadores de minitérminos en un sistema de control lógico o aleatorio. Direccionamiento de memorias El uso más común del decodificador doble de dos a cuatro 74139 es la decodificación lógica y direccionamiento de memoria. Lo anterior se ilustra en la figura 3-10, donde el decodificador proporciona la decodifiEntrada de datos

o o

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cación adicional necesaria para direccionar una palabra en una memoria semiconductora de 64 palabras. Se utiliza un decodificador 1 de 4 para decodificar los 2 bits más significativos de la dirección de memoria, y a fin de habilitar las unidades de memoria adecuadas. Los cuatro bits menos significativos se decodifican en la memoria (3101A, 93403, 74189 o 27S02). La alta capacidad de abanico de salida (fanout) del 74139 le permite manejar 10 unidades de memoria con una longitud de palabra de 40 bits, sin necesidad de buffers adicionales. Decodlflcador 1 de 64 El 74139 se puede emplear para construir un decodificador 1 de 64 a partir de cuatro decodificadores 74154, 1 de 16. Cada uno de los cuatro decodificadores 74154 mostrados en la figura 3-11 se selecciona mediante una de las salidas del decodificador 74139. Así pues, los dos bits más significativos son decodificados por el decodificador 1 de 4 y se utilizan para seleccionar el decodificador 74154 adecuado. El habilitador AND doble del 74154 permite emplear un Habilitador para seleccionar y otro para sondear. Es preferible enmarcar los cambios de dirección del decodificador en el último nivel para lograr altas velocidades de conmutador en la terminal Habilitar. Generador de reloj de cuatro fases La demultiplexión de reloj para generación y distribución de reloj se lleva a cabo fácilmente con el 74139. La figura 3-12 muestra un generador de reloj de cuatro fases que produce pulsos de reloj no traslapados para circuitos TTL o para manejar circuitos MOS por medio de interfaces. Obsérvese que la terminal Habilitar se utiliza como entrada de reloj, eliminando parpadeos mediante cambios de dirección que se presentan cuando los flip-flops, registros o contadores cambian de estado en el flanco de subida del pulso de reloj. Generador de funciones Cada mitad del 74139 genera los cuatro minitérminos de dos variables. Estos son útiles en algunas aplicaciones; reemplazan funciones

Figura 3-12 Generador de reloj de cuatro fases.

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lógicas y, por lo tanto, reducen el número de circuitos integrados requeridos en la red lógica. La figura 3-13 muestra las funciones de compuerta que puede reemplazar el 74139, junto con un circuito de complemento a nueves que las utiliza. Conmutador codificador Los siguientes ejemplos ilustran cómo se utiliza un multiplexor para reducir al mínimo la complejidad de un circuito. Ejemplo 3-3 Codificador de interruptor rotatorio El uso de interruptores rotatorios se generaliza poco a poco para la programación remota de contadores, visualizadores, sistemas de control industrial, etc. A fin de reducir el número de interconexiones entre los interruptores y el destino, se recomiendan técnicas de multiplexión. Diez interruptores rotatorios de diez posiciones con salida BCD sin multiplexar podrían requerir más de 40 interconexiones, mientras que con un sistema de multiplexión se necesitan menos de 20. Por ello es preferible esta solución. Solución

El método ordinario de multiplexión utiliza interruptores rotatorios BCD (o cualquier código de 4 bits), cada uno con un diodo en serie con las cuatro salidas. Éstos se conectan a cuatro líneas paralelas de un bus que van a la salida del sistema. El brazo central de cada interruptor se selecciona de un decodificador. Dado que un conmutador genera código, semejante a un sistema, ordinario, se requieren diferentes interruptores rotatorios para códigos diferentes, alguno de los cuales son considerablemente más costosos que otros; por ejemplo, el de complemento a nueves.

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El sistema de la figura 3-14 no necesita diodos y utiliza interruptores de bajo costo de un solo polo y diez posiciones. Las diez salidas se llevan a un simple codificador que genera el código necesario; el esquema muestra el formato BCD, pero el complemento a nueves es igualmente simple. El brazo central de cada interruptor se direcciona por separado mediante la salida activa Baja del decodificador de colector abierto 9302. Nueve resistencias de carga a las entradas del decodificador aseguran suficiente inmunidad al ruido. Las salidas decodificadas de colector abierto son necesarias, dado que dos o más interruptores pueden estar en la misma posición y, por tanto, interconectar varias salidas del decodificador. La dirección aplicada al decodificador determina cuál interruptor está direccionado; esta

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posición aparece en las salidas de las cuatro compuertas NAND. Este sistema utiliza pocas partes, todas ellas, y menos puntos de soldadura que un sistema común, por lo cual aumenta su confiabilidad. Demultiplexlón de datos El decodificador 74154 de la figura 3-15a puede seleccionar una salida especifica mediante el control dé una dirección, y es factible aprovechar la terminal Habilitar activa Baja como la entrada de datos para dirigirlos a una salida específica por medio del control de las entradas de direcciones. Si la configuración de dirección selecciona la salida cero, ésta irá a Bajo si la entrada Habilitar de la compuerta AND está activa, e irá a Alto si está inactiva. Por lo tanto, cuando se introducen los datos en alguna entrada de la compuerta activa Baja AND, ésta se conmuta a la salida bajo el control de la señal de sondeo presente en la otra entrada de la compuerta AND. Por ello, el decodificador cumplirá la función de demultiplexión. Recuérdese que todas las salidas no seleccionadas están en Alto. Demultiplexión de reloj Son factibles muchas aplicaciones de este principio de multiplexión, y la figura 3-15¿> ilustra el decodificador 74154 como demultiplexor de reloj. Controlado por las direcciones, el reloj se dirige al registro o al contador apropiado. Si la dirección del decodificador cambia después de la transición de Bajo a Alto del reloj, no habrá parpadeos ni picos en las salidas no seleccionadas. 3-2c Codificadores

Los codificadores son circuitos con muchas entradas que tienen la capacidad de generar la dirección de la entrada activa. Si el diseño de un sistema garantiza que sólo se active una entrada del codificador, la lógica de éste es muy simple y puede instrumentarse con compuertas (véase Fig. 3-16). Si pueden activarse varias entradas a la Figura 3-16 Codificación con compuertas vez, un codificador simple podrá generar la función OR lógica de estas direcciones, la cual es probablemente indeseable (por ejemplo, las entradas dos y cuatro activas podrían generar la dirección seis). Los codificadores con prioridad generan la dirección de la entrada activa con alta prioridad, la cual está preasignada de acuerdo con la posición de las entradas. El circuito 74148, codificador de 8 entradas con prioridad (véase Fig. 3-17), es un elemento de fines múltiples que se utiliza en una amplia variedad de aplicaciones, como los códigos de prioridad, control prioritario, codificación decimal o binaria, conversión de códigos, conversión analógica a digital o digital a analógica. Un codificador con prioridad puede volver más flexible un sistema de cómputo al agregar al hardware capacidades de interrupción prioritaria, de alta velocidad.

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Figura 3-17 El codificador 74148 con prioridad. El 74148 proporciona una salida de 3 bits codificada en binario que representa la posición de la entrada de mayor orden; también cuenta con una salida que indica la presencia de cualquier entrada. Esto se puede generalizar fácilmente a varias entradas y salidas a fin de suministrar codificación prioritaria a muchos bits. El 74148 acepta ocho entradas activas Bajas y produce un código de salida binario de 3 bits cuyo peso representa la posición de la entrada activa de orden más alto. Por lo tanto, cuando dos o más entradas están simultáneamente activas, se codifica la entrada de mayor prioridad y se ignoran las otras. Además, todas las entradas son controladas por una lógica OR que permite proporcionar una señal de grupo que indique la presencia de cualquier señal de entrada Baja. Esta señal de grupo es Baja cuando cualquier entrada también es Baja y el codificador está habilitado. El circuito 74147 tiene nueve entradas, pero faltan las entradas "cero" y Habilitar, así como las salidas selección de grupo y Habilitar requeridas en la mayor parte de las aplicaciones. Codificador con prioridad lineal La red de codificación lineal de la figura 3-18 acepta ocho entradas activas Bajas y produce una sola salida activa Baja acorde a la entrada de mayor orden. La red consta de un circuito 74148 para establecer la dirección de la entrada de mayor orden y un 7442A que decodifíca esta dirección y activa la salida apropiada. Este método reduce el tamaño de la red considerablemente mucho más que las redes discretas de prioridad lineal; y además, permite ampliarla mediante la simple adición de más codificadores y decodificadores. Una red de codificación de 16 entradas necesita sólo dos circuitos 74148, un decodifícador 1 de 16 (74154) y una compuerta. Conversión digital/analógica mediante multiplicadores de relación Aunque la conversión digital/analógica se realiza normalmente utilizando circuitos integrados

diseñados para este propósito, también puede efectuarse por medio de multiplicadores de relación. Los dos siguientes ejemplos ilustran esta técnica, donde es utilizado el 74148 como codificador con prioridad. Ejemplo 3-4 Conversión digital/analógica con un multiplicador de relación binaria

El 74148 puede emplearse en la conversión digital/analógica. En esta técnica se utiliza un multiplicador de relación y se integra la salida del mismo. Este método es muy económico para efectuar conversiones D/A múltiples, dado que cada canal adicional de conversión necesita sólo un multiplexor y un integrador. Solución En el convertidor de la figura 3-19, los 8 bits del dato binario son "muestreados" (multiplicación de relación) durante el desarrollo de los 256 periodos de reloj para convertirlos en un formato PDM, y esta señal se lleva a un integrador para producir una salida analógica. La entrada digital cada 8 bits es muestreada en forma independiente por un multiplexor de ocho entradas. El 74148 proporciona un código de secuencia a cada multiplexor de modo que la entrada binaria más significativa es muestreada por el 50% del ciclo de conteo, a continuación la siguiente entrada más significativa es muestreada por el 25% del ciclo y así sucesivamente. Esta muestra poseerá los diferentes pesos inherentes del código binario.

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El convertidor que aparece en la figura 3-19 genera una señal PDM bien entrelazada con un ancho de banda angosto e integrable con facilidad. La salida puede seguir los datos digitales de entrada mucho más rápido que el circuito alternativo mostrado en la inserción de la misma fígura (convertidor modifícado). La salida del convertidor modifícado no está bien entrelazada y, por lo tanto, genera una señal PDM con un ancho de banda amplio. Lo anterior requiere una constante de tiempo

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de integración grande; pero ésta sólo tiene un máximo de ocho cambios lógicos por ciclo de conversión (vs. 256 cambios) y resulta menos sensible al retardo de conmutación, tiempos de subida y bajada, etcétera. A velocidades altas, el retardo en la prioridad de conmutación en el codificador y el multiplexor introduce errores en la salida PDM. El uso de un flip-flop tipo D como resincronizador en cada salida del multiplexor permite eliminar estos retardos en cascada. La velocidad máxima de pulsos de reloj debe permanecer el tiempo suficiente después de la transición del contador para dar margen al retardo de propagación en el codificador con prioridad y el multiplexor. La salida del multiplexor puede integrarse o enviarse a un componente que efectúe esta función, como medidores, selenoides o motores. Para cada canal adicional se requiere un multiplexor y un integrador. Si se desea aumentar la conversión a más bits, deberán aumentarse el contador, el codificador con prioridad y el multiplexor. Por ejemplo, un convertidor de 16 bits necesita un contador, un decodificador con prioridad y un multiplexor del mismo número de bits. Como ya se dijo, cada canal adicional necesita un multiplexor y un integrador. Ejemplo 3-5 Conversión decimal digital/analógica mediante un multiplicador de relación BCD

La conversión del código BCD 8421 en señal analógica se parece a la conversión binaria. Se mantienen las ventajas de la conversión binaria D/A y sólo se necesita añadir una compuerta por canal. El circuito adicional sirve para manipular ligeramente la entrada de datos BCD, de modo que se efectúe el muestreo correcto. Solución

En el convertidor de dos dígitos BCD D/A o los multiplicadores de relación mostrados en la figura 3-20, la conversión completa ocurre cada 100 pulsos de reloj. El dígito más significativo es muestreado el 90% de tiempo y 10% el menos significativo. Para obtener el peso correcto, las entradas A1, A2, A4 se muestrean, respectivamente, durante uno, dos y cuatro tiempos de muestreo. La entrada A8 se muestrea dos tiempos; además, el estado OR se mantiene con las entradas A4 y A2 Por lo tanto, si la entrada A8 es uno, la salida es Alta para ocho pulsos de reloj. La señal PDM se lleva a un circuito integrador para producir una salida analógica. Los dos convertidores decimales, mostrados en la figura, difieren en la misma forma que los convertidores de la figura 3-19. El primer convertidor produce una señal bien entrelazada, mientras que el segundo tiene pocas transiciones por ciclo de conversión. Codificadores de teclado Se ha incrementado la popularidad de los teclados como el elemento de entrada para los sistemas digitales, a menudo como sustitutos

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de los bancos de conmutadores rotatorios o botones de presión. Generalmente, sólo se activa un botón a la vez. La dirección de un botón activado puede codificarse y transmitirse al sistema digital por medio de pocos conductores. El diseño de un codificador para un teclado ASCII es bien conocido, principalmente desde que varios fabricantes de semiconductores venden codificadores de teclado MOS/LSI ajustados a las exigencias de estos teclados. Para los teclados más pequeños, los circuitos de integración a gran escala (LSI) representan un elevado costo y son poco flexibles. Por lo tanto, parece muy conveniente aprovechar diseños más económicos mediante, teclados pequeños con 10 a 64 botones los cuales codifican las señales de las teclas código binario y proporcionan la interfase adecuada al sistema digital. El diseño de un codificador de teclado debe reunir los siguientes requisitos: • Presión de teclas, esencialmente asíncrona, que ocurran a una razón (veces/seg) muy limitada (menos de 10 por segundo), pero que pueda cambiar en cualquier momento. • Rebote del contacto mecánico cuando éste se efectúa. • Presión secuencia de dos teclas que resulta al oprimir la segunda (rollover) antes de que la primera se desactive. Codificador de diez teclas por medio de compuertas

La alternativa más simple, pero no la mejor, para-la codificación de teclados es emplear compuertas TTL NAND que necesitan el cierre de los contactos a tierra. Esto conduce a elaborar un diseño semejante al que se muestra en la figura 3-21, aun cuando no es recomendable por las siguientes razones: • No distingue entre "todos los contactos abiertos" y "la tecla de cero presionada". • Genera un código de salida erróneo si se oprime más de una tecla.

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• Rebote difícil de eliminar. • Requiere muchos resistores de carga de entrada. • El conteo de partes se vuelve prohibitivo para más de 16 contactos. El diseño de la figura 3-22 elimina la primera de estas desventajas al generar una señal de salida activa Baja (dirección). Entonces, la condición de "todos los contactos abiertos" genera una salida "toda Baja" equivalente al número binario 15 y, por lo tanto, diferente de "cero". Subsisten todas las otras desventajas, por lo que este circuito sirve hasta un máximo de 15 teclas. Codificador de diez teclas con el 74148

La figura 3-23 ilustra cómo codificar 10 teclas por medio del circuito 74148 como codificador con prioridad, más una compuerta. Una compuerta NAND de dos entradas desactiva el circuito integrado cuando los contactos k8 o K9 se encuentran cerrados; se emplea para producir el código de salida A3. Cuando los contactos k8 K9 no están cerrados, el codificador está habilitado y codifica las entradas I0—I7. Este codificador decimal tiene sus salidas activas Altas, que representan la entrada de mayor orden. Sin embargo, al introducir dos inversoras en las líneas Ao y A3 en lugar de A1 y A2, se obtienen salidas activas Bajas. La terminal Salida Habilitada (EO: Enable Output) es Baja si ninguna tecla está activada. Si se oprime más de una tecla, sólo se codifica la correspondiente al número mayor. Lo anterior no es conveniente en el sistema de tecleo sucesivo (roll-over) de 2 teclas, pues se puede dar la generación de códigos erróneos. No se olvide que los códigos de salidas erróneos pueden generarse durante algunos nano-

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segundos tras oprimir cualquier tecla. Sin embargo, este circuito es mejor que la configuración de compuertas, aunque sigue siendo difícil analizar el rebote; además requiere resistencias de carga para todas las entradas y su costo las hace prohibitivas si se trata de más de 16 teclas. Para resolver estos problemas de manera económica y confiable, lo mejor es abandonar estas ideas combinatorias y aplicar el método de barrido secuencial. Éste alarga el tiempo de respuesta de nanosegundos a milisegundos, lo cual generalmente es aceptable. Codificador simple de barrido de 10 teclas

El codificador de barrido de la figura 3-24 consta de un contador, decodificador, contactos y un oscilador controlado. Cuando todas las teclas se encuentran abiertas, el oscilador trabaja libremente a una frecuencia cercana a 1 kHz, causa el conteo en módulo 10 y activa las salidas de colector abierto, una después de otra, del decodificador 9302, 1 de 10. Los contactos de las 10 teclas se encuentran conectados a las salidas del decodificador y su terminal común es llevada al nivel Vcc por medio de un resistor de 1 kΩ.

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Al presionar cualquier tecla, la terminal común es llevada a un nivel cercano a tierra tan pronto el estado del contador sea, idéntico al número de la tecla oprimida. Esto hace que el oscilador se detenga con un nivel Bajo en la entrada de reloj de la década contadora 7490. La constante de tiempo del oscilador proporciona cierta protección al rebote; sin embargo, en circunstancias desfavorables, el contador puede completar otro ciclo antes de ser detenido. Una señal de salida Baja en la línea de código válido indica que la salida del contador corresponde al número del botón presionado. La protección contra el tecleo sucesivo (rollover) es inherente a este diseño. Si se oprime una segunda tecla mientras el contador está todavía asegurado en el primer uno, se ignora la segunda hasta que la primera sea liberada y el contador alcance a la otra activada. Si simultáneamente se presionan dos o más teclas dentro de un periodo de 10 ms o si otras dos teclas son presionadas mientras la primera está todavía abajo, el sistema no puede resolver la secuencia de entrada aun cuando puede continuar la producción de códigos válidos. Éste codificador simple de barrido requiere adiciones externas para obviar la falta de iluminación total del rebote y la dificultad para distinguir entre el rebote de una tecla y la entrada reiterada de la misma tecla. A fin de resolver estos problemas, puede agregarse un circuito monoestable redisparable, de modo que pueda distinguir entre periodos largos y cortos (Fíg. 3-25). Mientras todas las teclas se encuentren arriba, los pulsos de reloj redisparan constantemente al monoestable. Cuando se oprime una tecla y el oscilador se detiene, el monoestable queda fuera de acción. Un nivel Alto en la salida Q (válido) indica que la salida del contador corresponde a la tecla presionada. Cuando se libera la tecla, el flanco de subida del primer pulso de reloj dispara al circuito monoestable y termina la señal de validez medio periodo de reloj antes del cambio de estado del contador. Esto evita una salida ambigua. Algunos sistemas digitales necesitan un pulso, no un flanco, para la admisión de datos; esto puede generarse al reemplazar el circuito monoestable 9601 representado en la figura 3-25 por monoestable doble 9602 (Fig. 3-26). Codificadores de barrido de teclado para 16 o más teclas

Durante el diseño simple de barrido de 10 teclas, puede ampliarse para 16, o incluso más teclas, si se agrega una etapa contadora y un decodificador, por medio del 9302 como decodificador 1 de 10 o como 1 de 8 con la entrada A como entrada Habilitar activa Baja. Este diseño con el concepto de "fuerza bruta" no es recomendable para más de 16 teclas, puesto que un codificador de matriz de barrido necesita pocas partes y el número de conductores necesarios es significativamente menor. Las figuras 3-27 y 3-28 ilustran, respectivamente, un codificador con una matriz de 8 X 2 para 16 teclas y una matriz codificadora de 8 X 8 para 64 teclas. Debe observarse que estos circuitos no necesitan diodos en las intersecciones de la matriz, ya que no pueden operarse más de una o dos teclas simultáneamente. Si se activan tres o más se genera un código error; sin embargo, éste no es válido porque el sistema no puede resolver la secuencia en la cual se activaron los botones.

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Figura 3-25 Circuito de barrido con monoestable. Diálogo con la computadora

Algunos sistemas digitales (computadoras) necesitan una interfase más refinada entre el codificador de teclado (periférico) y la unidad de procesamiento (CPU); la figura 3-29 ilustra uno de los posibles diseños. Cuando se detecta una tecla y el rebote ha terminado, se desactiva el monoestable y se activan los flip-flops disparables por flanco. Ésto genera una señal de "listo" para la computadora y evita el avance del barrido, aunque se libere la tecla, hasta que la computadora registre la recepción de datos mediante un pulso de sondeo que restablece el flip-flop de "listo". 3-2d Operadores

El término "operadores" describe una amplia categoría de dispositivos combinatorios (sin memoria) que efectúan operaciones lógicas: AND, OR, XOR, inversores y

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operaciones aritméticas, como suma, resta, multiplicación, división y comparación de magnitudes de dos operandos o el generador/verificador del bit de paridad. Dado que los operadores se emplean en la parte central de los sistemas digitales, tienen una fuerte influencia en su diseño y arquitectura. Es muy importante investigar cuan grande es el número de dispositivos alternativos antes de escoger un diseño del sistema. Estos dispositivos representan un compromiso de velocidad, costo,

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Respuesta

Figura 3-29 Diálogo con la computadora. número de partes y complejidad de conexión. Los siguientes puntos son algunas de las principales consideraciones que deben tenerse en cuenta: • Velocidad. Los sistemas lentos normalmente requieren componentes de bajo costo y son menos sensibles al ruido. El diseñador deberá siempre tratar de aprovechar todo el tiempo disponible; quizás haciendo la transición a la arquitectura serial o al incremento de contadores, etcétera. • Códigos. El código aritmético binario es más simple que el decimal. Los códigos BCD y exceso 3 son más adecuados para las operaciones decimales. Los códigos especiales (BCD y Gray con exceso 3) requieren una conversión más amplia antes de emplearse en operaciones aritméticas. • Números negativos. Para la suma y resta, los números negativos se representan mejor como complementos a unos o doses en notación binaria, o a nueves o dieces en notación decimal. Es más fácil generar el complemento a unos o nueves; sin embargo, el complemento a doses o dieces, permite una mayor y más veloz simplificación aritmética. Para la multi plicación y división, así como para la comunicación con el usuario (en trada/salida), los números negativos se representan mejor en forma de signo y magnitud.

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• Diversidad de aplicaciones. Cuando deben efectuarse varias operaciones diferentes, se requiere una unidad aritmética y lógica (ALU) bien diseñada para ejecutarlas en secuencia. Por ejemplo, una unidad aritmética y lógica puede contar mediante el incremento o decremento de un registro, o puede utilizarse para controlar el multiplexor de un visualizador, etcétera. Confusión de terminales Las señales utilizadas en los sistemas digitales se describen en diferente forma y, algunas veces, en términos confusos. Una señal lógica puede ser activa (= Verdadera) o no activa (no Verdadera = Falsa). En otras palabras, los circuitos digitales están definidos por niveles de voltaje que pueden ser Altos (más positivo) o Bajos (menos positivo o más negativo). Cualquiera de estos niveles pueden considerarse como activos (Verdadero), por lo que el nivel opuesto es no activo (Falso). El estándar militar 806 ha establecido una simbología clara: el nivel Alto se considera activo, a menos que un pequeño círculo a la entrada o salida describa la opción opuesta (Bajo = Activo). En circuitos no aritméticos, el símbolo "0" y el "1" son innecesarios y confusos, que algunas personas piensan que el 1 significa un nivel Alto, mientras otras piensan que es una señal Activa (Verdadera) y otros consideran que éstos pueden significar Activo y Alto. Por lo tanto, en este capítulo generalmente no es utiliza ni el "0" ni el "1", pero sí se emplearán los términos "Activo" y "No Activo" para la descripción del sistema, y de H (Alto) y L (Bajo) para el circuito y las tablas de verdad. En sistemas aritméticas (binarios y BCD), los términos cero y uno son inevitables debido a su significado matemático. Estos dígitos tendrán que relacionarse con los términos lógicos en forma congruente e inequívoca. 1 Aritmético = Activo = Verdadero 0 Aritmético = No Activo = no Verdadero = Falso Las reglas del estándar militar 806B sirven para describir cuándo un nivel Alto significa uno (activo Alto) o cuándo un nivel Bajo significa un uno (activo Bajo, con un pequeño círculo a la entrada o salida del símbolo lógico). Funciones de sumadores Un sumador completo produce las salidas de suma y acarreo en función de las tres entradas A, B y C. La tabla de verdad central de figura 3-30 describe las funciones eléctricas en términos de alto (H) y bajo (L). Las dos tablas de verdad lógicas y los dos símbolos lógicos describen el circuito en términos de los niveles activos Alto o Bajo. Cualquier red lógica que efectúe la suma o resta binaria puede describirse en términos de activo Alto o activo Bajo a las entradas o salidas de la misma. Tal equivalencia es una característica básica de la estructura del sumador y es cierta independientemente del número de bits y el método de propagación del acarreo. Lo anterior se aplica tanto a un solo sumador completo como a un complejo sistema de ALU.

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Figura 3-30 Funciones eléctricas de sumadores.

Propagación de acarreo en sumador binario paralelo Los sistemas digitales de alta velocidad efectúan la suma y resta de palabras en paralelo con un ancho de 8 a 64 bits. El resultado de efectuar estas operaciones en cualquier posición de bits depende no sólo de los 2 bits que operan en esta posición, sino también del bit menos significativo (LSB). Más específicamente, el resultado depende del acarreo desde las posiciones del bit menos significativo. Acarreo en cascada En un esquema simple, cada posición recibe una entrada de acarreo desde la posición menos significativa y pasa un acarreo a la posición más significativa. Esto determina que el retardo, en el peor caso, para la suma de dos números de n bits sea n-1 retardos de acarreo más un retardo de suma. Esta técnica se aplica con los sumadores simples, como el 9304 y el 7483 que son sumadores con acarreo en cascada de 4 bits. Ocupan un mínimo de hardware, pero son relativamente lentos. Búsqueda de acarreo anticipada1 Las sumas y restas pueden efectuarse con más rapidez si se aplica más lógica en cada posición de bit, a fin de anticipar el acarreo en esa posición en lugar de esperar a que ocurra el acarreo a través de todas las posiciones menores. La construcción de un sumador con anticipación de acarreo se llama "sumador con propagación al frente". Esta técnica se explica a continuación: El acarreo en la posición 0 es Co El acarreo en la posición 1 es C 1 = A o · B 0 + C0 (A a + B o ) El acarreo en l a posici ón 2 es C2 = A,·B 1 + C1 (A, + B 1 ) 1

El texto que está en tipo menor está tomado de Fairchild TTL Applications Handbook.

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Si las funciones auxiliares & y V se definen como: & i = A¡ B, v i = Ai + B,

Entonces, las ecuaciones del acarreo serán: C 1 = & 0 + v0 c 0 C 2 = & 1 + V1 ( & o + V 0 C 0 ) C 3 = & 2 + V2 ( &1 + V 1 & 0 + V 1 V 0 C 0 )

o, en términos generales: c i + 1 = & i + V i & i- 1 + V i V i- 1 & i_ 2 + V iV i - 1 V i - 2 & i - 3 + · · ·

El acarreo anticipado para cualquier posición puede generarse en dos retardos de compuerta (se cuenta AND/OR/NOT como un retardo de compuerta), un retardo de compuerta para generar todas las funciones & y V, y un segundo retardo de compuerta para generar el acarreo anticipado. Las salidas de sumas y restas se generan en un retardo adicional para un total de tres retardos de compuerta, independientes de la longitud de la palabra. Las funciones auxiliares & y V pueden interpretarse como: & = Generación de acarreo —AB genera un acarreo, independientemente de cualquier acarreo entrante. V = Propagación de acarreo —A+B contenido en el acarreo de llegada. Este esquema de búsqueda de acarreo de "fuerza bruta" es simple conceptualmente; pero el gran número de interconexiones y la excesiva carga de las funciones & y V lo hacen impráctico para longitudes de palabras de más de 5 o 6 bits. El mismo concepto puede aplicarse a un mayor nivel al dividir la palabra en segmentos prácticos de 4 bits de longitud mediante la búsqueda de acarreo para cada bloque y la generación de una nueva función auxiliar G, la generación de acarreo, y P, la propagación de acarreo, la cual podrá referirse a un bloque completo. G es obviamente el acarreo de salida de la posición más significativa del bloque. P se define como la propagación del acarreo a través del bloque, o sea: P es verdadero si la propagación dentro del bloque produce un acarreo hacia afuera del mismo. Con un bloque cuyo tamaño sea de 4 bits puede utilizarse el 9340 y el 9341/74181. G = & 3 + V3 & 2 + V 3 V 2 & 1 + V3 V 2 V 1 & 0 P = V3 V2 V1 V0

Ninguna de estas dos funciones es afectada por el acarreo entrante; pueden mantenerse estables dentro del límite de dos retardos de compuerta y emplearse para alimentar la información del acarreo a los bloques más significativos. El acarreo dentro del bloque n es: Cn = Gn-1 + Pn-1,Gn-2 + Pn-1Pn-2G n-3 + • • •

Esta señal de acarreo se utiliza en la es estructura interna de búsqueda de acarreo: C 0 = Cn C 1 = & 0 + V0 C n, C 2 = &1+ V 1 &0 + V1 V o C n C3 = & 2 + V 2 & 1 + V 2 V 1 & 0 + V 2 V 1 V 0 C n

Las unidades aritméticas y lógicas de búsqueda de acarreo TTL MSI, como el 9340 y el 9341/74181, utilizan esta búsqueda de acarreo de 2 niveles, con algunas diferencias

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140

CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A de conexión y particionamiento. El 9340 incorpora el acarreo en la lógica de un dispositivo sumador, aunque limita las entradas de tres bloques menos significativos. Esto da una completa búsqueda de acarreo para 16 bits, si se utilizan cuatro circuitos integrados 9340. El 9341 tiene una lógica más flexible, la cual necesita otras tres entradas de control. Estas no tendrán, ningún acarreo en su lógica. Dicho acarreo se obtendrá de un dispositivo aparte, como el 9342/74182. Sólo se necesita un 9342 para efectuar una búsqueda completa de acarreo para 16 bits.

Representación numérica Todos los sumadores y unidades aritméticas y lógicas TTL/MSI hoy disponibles trabajan con números binarios. Las operaciones en otros sistemas numéricos, como el BCD, exceso 3, etc., se logran al sumar lógica o ciclos a los sumadores binarios. Hay solamente una forma de representar los números binarios positivos, y tres por representar los números negativos. • Magnitud y signo. El bit más significativo (MSB) indica el signo (0 = positivo, 1 = negativo); los restantes indican la magnitud, representada como un número positivo. Signo

LSB

0 1 1 0 1 1 1 1 0 1

= +13 = -13

Esta representación es adecuada para la multiplicación y la división, y puede ser útil para entradas y salidas orientadas a los usuarios; pero para la suma y la resta no es adecuada y rara vez se utiliza. • Complemento a unos. Los números negativos son la inversión de bits de su equivalente positivo. El bit más significativo indica el signo (0 = positivo, 1 = negativo). Entonces, —An se representa como 2n—A —1. El complemento a unos tiene una forma muy simple, y también varias desventajas, principalmente una doble representación del cero (todos unos o todos ceros). • Complemento a doses. Es la representación más generalizada. Sin embargo, es más difícil de generar que el complemento a unos, aunque simplifica la suma y la resta. El complemento a doses se genera al invertir cada bit del número positivo y al sumar uno al bit menos significativo (LSB). LSB Signo 0 1 1 0 1 1 0 0 1 1

= =

13 13

Y así una palabra de n bits puede representar el intervalo entre +(2 n-1 —1) y —(2n-1'). Una palabra de 4 bits puede representar el intervalo entre 0111 = +7 y 1000 = -8. Suma y resta de números binarios La suma de números positivos se efectúa de manera directa; pero un acarreo en el bit de signo se debe evitar e interpretar como desbordamiento (overflow). Cuando se suman dos números negativos o un negativo y un positivo, la operación depende de la representación del número negativo. En el método de complemento de doses la suma se efectúa en forma directa, pero debe incluir el bit del signo. Cualquier acarreo en el bit del signo se ignora simplemente.

CIRCUITOS LÓGICOS DE INTEGRACIÓN A MEDIANA ESCALA (MSI) + 14 01110 - 7 11001 + 7 00111

+ 7 00111 -14 10010 - 7 11001

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-4 11100 -3 11101 -7 11001

Si se emplea la notación complemento a unos, la operación es similar pero el acarreo saliente del bit del signo debe emplearse como acarreo entrante al bit menos significativo (LSB). Esto se llama "acarreo alrededor del final". + 14 - 7

+ 7

01110 11000 00110 + 1 00111

+ 7 00111 - 14 10001 - 7 11000

-4 -3

-7

11011 11100 10111 1 11000

En la resta de complemento a doses, la función aritmética se efectúa por inversión; por ejemplo, el complemento de uno del sustraendo se suma, y se fuerza un acarreo al bit menos significativo (LSB). + 14 01110 -(+ 7) -00111 01110 + 11000 + 1 + 7 00111

+ 7 0 011 1 -(+14) -01110 00111 + 10001 + 1 - 7

-6 -( + 8)

-14

11010 - 01000 11010 + 10111 + 1 10010

En el método de complemento a unos, la resta se efectúa por inversión; por ejemplo, el complemento a unos del sustraendo se suma utilizando el acarreo de salida de la posición del signo como acarreo de entrada para el bit menos significativo (acarreo alrededor del final). + 14 01110 -(+ 7) -00111 01110 + 11000 00110 + 7 + 1 00111

+ 7 -(+14)

00111 -01110 00111 + 10001 -7 11000

-6 -( + 8)

11001 11001 + 10000 + 1 -14 10001

Es interesante señalar que el acarreo de salida en la posición del signo ocurre cuando el resultado no cambia de signo; ningún acarreo se realiza cuando el signo cambia e implica entonces un "pedir prestado" de la siguiente posición más significativa.

Suma binaria en serte El circuito sumador completo más flexible es el 9304, que consta de dos sumadores completamente independientes. Uno de ellos tiene un conjunto de entradas de polaridad opuesta. El 9304 sirve para efectuar la suma en serie o la adición de más de dos variables. La mitad de un 9304, sumador completo doble, y una mitad de un doble flip-flop realizan la suma binaria en serie, como se indica en la figura 3-31. Para un operando activo alto, el flip-flop del acarreo debe establecerse (set) cuando se aplique el bit menos significativo. Suma y resta binaria en serle El diseño más obvio de un sumador/restador en serie invierte la entrada B para la resta, al utilizar la otra mitad del 9304 como un

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Figura 3-31 Suma binaria en serie. inversor condicional (Fig. 3-32). Este diseño necesita un segundo paso para el acarreo hacia el final o que el flip-flop del acarreo sea establecido inicialmente para la suma y restablecido para la resta (con operandos activos Altos, operandos activos Bajos). El segundo paso se evita empleando dos compuertas XOR en la trayectoria de los datos. Entonces se hace más eficaz el empleo del sumador con operandos activos Altos en un modo y con operandos activos bajos en el otro. Tanto en la suma

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como en la resta, el flip-flop del acarreo debe establecerse para los operandos activos Altos y restablecerse para los operandos activos Bajos. El 7483 como sumador/restador BCD El 7483 consta de cuatro sumadores completos en cascada. La suma de 4 bits de A con 4 bits de B, más un acarreo de entrada genera 4 bits de suma y un acarreo de salida. No hay control de las entradas y la velocidad está limitada por la estructura interna del acarreo en cascada. Sin embargo, este sumador de 4 bits de bajo costo en un paquete de 16 terminales es sumamente útil en sistemas binarios paralelos de mediana velocidad, así como en aritmética BCD de caracteres en serie. El circuito de la fígura 3-33 efectúa la suma BCD corregida y la resta de 4 bits (un dígito) en paralelo. Para la suma, la entrada de control (resta) en Baja y el primer sumador de 4 bits de acarreo en cascada —como el 7483— suman las entradas Bo_3 a las entradas Ao_3, generando la suma binaria en las salidas S0_3 y el

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acarreo binario en la salida C4. Siempre que la suma binaria sea mayor que 9, o sea cuando S3(S2 +S1) + C4 se genera un acarreo decimal mediante la estructura de compuertas mostrada. Esto establece el flip-flop del acarreo y fuerza un 6 binario en las entradas B del segundo 7483. Las salidas Do a D3 representan la suma BCD corregida D = A + B. Para efectuar la resta, la entrada de control (resta) es Alta y se invierten las entradas Bo_3 al primer sumador 7483. El multiplexor 74157 lleva la salida Q del flip-flop del acarreo a la entrada del flip-flop correspondiente del primer 7483, el cual efectúa la operación: acarreo más A más B, que es el conocido algoritmo de la resta binaria. La señal de acarreo de salida (C4 se invierte antes de ser llevada del multiplexor a través de las entradas J.K, del flip-flop del acarreo "pedir prestado'. Sin embargo, este flip-flop comienza por ser establecido y el resultado binario en So_3 necesita que se realice una corrección mediante la resta de un 6 o la suma de un 10. Esto se efectúa en el segundo 7483, al llevar la señal C4 a Co (peso 2) y B2 (peso 8). Las salidas Do_3 representan el resultado BCD corregido de D= A — B. Dado que la suma BCD es una función asimétrica, el circuito debe modificarse ligeramente para operandos activos Bajos (figura 10-33). La unidad aritmética y lógica 74181 La ALU 74181 de la figura 3-34 es un dispositivo de integración a mediana escala de 4 bits en paralelo. Puede efectuar 16 operaciones aritméticas y todas las 16 posibles operaciones lógicas para dos palabras de 4 bits en paralelo. Las operaciones aritméticas más significativas son: suma, resta, pasar, incrementar, disminuir, invertir y doblar. La operación se selecciona mediante 4 líneas selectoras So—S3 y una línea de control de modo M, la cual es Baja en operaciones aritméticas y Alta en operaciones lógicas. El dispositivo tiene un acarreo de entrada; un acarreo de salida para unidades con acarreos en cascada y dos funciones auxiliares de búsqueda de acarreo: generación de acarreo y propagación de acarreo para emplearse con el circuito 74182. La salida de colector abierto A= B forma también parte del circuito, lo que permite conectarla en forma AND a las salidas A = B de otros dispositivos ALU a fin de detectar la condición de salida en nivel alto en varias unidades. Operación del 74181 En la lógica de la ALU 74181, cuatro redes idénticas AND/OR controlan los operandos de entrada A y B con las cuatro líneas selectoras So-3 que permitirán producir las funciones auxiliares AND y OR de primer nivel. Sirven para generar las funciones de suma y acarreo. La búsqueda de acarreo interno proporciona alta velocidad. La salida A = B se genera al detectar la condición "todas unos" en las salidas F. Cuando el control M se encuentra en estado de Alta, se inhibe la propagación de los acarreos y se generan las funciones lógicas en las salidas. Las funciones disponibles en el dispositivo forman un grupo cerrado, de manera que la inversión de las entradas lógicas produce una función que es parte del mismo. Por lo tanto, el

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comportamiento del dispositivo tendrá funciones lógicas y aritméticas iguales tanto en la representación activa Alta como en la activa Baja, pero con un código de selección diferente. Si se emplea una representación mezclada, la mayoría de las funciones útiles están disponibles. La lista de operaciones de cada modo se incluye en la tabla 3-2. El 74182 como generador de búsqueda de acarreo La ALU 74181 puede utilizarse de diversos modos. El más simple es el de acarreo en cascada, donde el acarreo de entrada Cent de una ALU es controlado por la señal de acarreo de salida C4 de una unidad ALU previa. Este método de propagación del acarreo es lento para palabras largas; pero tiene la ventaja de que no se necesitan circuitos adicionales para el acarreo. Si se permiten varios niveles de búsqueda de acarreo y se aplica lógica adicional, se puede mejorar la velocidad de la ALU. El 74181 ofrece las funciones de acarreo auxiliares, de generación y propagación de acarreo, que se pueden utilizar con el 74182 para búsqueda de acarreo o de cascada en bloque. En este último modo, el circuito ALU se divide en bloques de 16 bits, cada uno con su propia búsqueda de acarreo, con acarreos permitidos para circular en cascada entre los relojes. El 74182 acepta hasta 4 conjuntos de funciones de generación y propagación de acarreo y un acarreo de entrada. Asimismo, genera las tres señales de acarreo de salida requeridas por las ALU, así como por el siguiente nivel de funciones auxiliares. Estas funciones auxiliares generadas por el circuito de búsqueda de acarreo permitirán mayores niveles de búsqueda anticipada. Desafortunadamente, para satisfacer las polaridades de la señal se introduce un retardo equivalente a dos compuertas para cada nivel de búsqueda anticipada, y las funciones auxiliares rara vez se emplean con más de dos niveles de búsqueda anticipada. Los símbolos y el diagrama lógico del 74182 circuito de búsqueda de acarreo aparecen en la figura 3-35. Las funciones lógicas auxiliares, en el caso de activo Alto, no producen generación ni propagación de acarreo. Estas se marcaron como X e Y, respectivamente. Por supuesto tendrán que conectarse como en el caso del activo Bajo. En este diseño lógico, las funciones auxiliares se emplean para generar tres señales de acarreo de salida y las dos funciones auxiliares necesarias para niveles más altos de búsqueda anticipada. Circuito de búsqueda de acarreo Un circuito simple de búsqueda de acarreo se observa en la figura 3-36; emplea cuatro dispositivos ALU 74181 para efectuar operaciones aritméticas con búsqueda completa de acarreo en palabras de 16 bits. Para las palabras cuya longitud sea de 20 y 24 bits, la velocidad máxima se logra mediante un circuito 74182 como ya se mencionó y realizando el acarreo en cascada a través de uno o dos circuitos 74181 adicionales. Para las palabras cuya longitud sea de 28 y 32 bits, la velocidad se mejora utilizando dos 74182 por la construcción de dos bloques de 16 bits similares al mencionado, además de permitir que el acarreo en cascada pase del primer bloque al segundo. Sólo cuando la longitud de palabra exceda de 32 bits aumenta la velocidad al emplear tres niveles de búsqueda de acarreo.

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Multiplicador binarlo de 8 X 8 bits El circuito de la figura 3-37 efectúa el algoritmo ordinario de corrimiento y suma para la multiplicación binaria. Este circuito acepta dos palabras de 8 bits (A0-7 y B0-7) y genera el producto de 16 bits Co-15 después de 10 pulsos de reloj. El sistema es autosufíciente, necesita un reloj de operación continua y genera una señal de "listo" que indica cuándo está disponible el producto en las 16 salidas. En el modo ocioso, el contador de control 76160 se detiene en la posición 0, y la salida "ocupada" Qo se encontrará en Bajo e inhibirá

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los pulsos de reloj hacia el registro de entrada/salida. En la transición de Alto a Bajo, en la entrada de arranque comienza la multiplicación. La siguiente transición de pulsación de reloj de Bajo a Alto reestablece Qo (listo), haciendo que Qo = ocupado y permite que los pulsos de reloj lleguen al registro de entrada/salida. Esto también activa las entradas Habilitar paralelo (PE) tanto del contador de control 74160 como de los registros de corrimiento A, así como las entradas restablecer maestro (MR) de los registros de salidas restantes. Después del siguiente pulso de reloj, el contador de control 74160 se carga con el código 8; el registro A también se carga con los 8 bits del factor A, mientras que los registros restantes son borrados.

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Figura 3-37 Multiplicador binario de 8 X 8 bits. Durante los 8 pulsos de reloj siguiente, se efectúa la multiplicación real. En cada pulso de reloj se hará lo siguiente: • Incrementar el contador de control 74160. • Corrimiento hacia la derecha de los 8 bits, a mano derecha del registro de entrada/salida. • Corrimiento hacia la derecha del registro completo C cuando el bit menos significativo (LSB) del registro A sea cero. • Sumar el factor B (Bo-7) al contenido de las últimas ocho posiciones del registro C (C8-15 ) e insertar la suma una posición más a la derecha cuando el bit menos significativo del registro A sea uno.

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Cuando el contador ha alcanzado su limite superior (posición 15), establece Qo. Esto genera la señal de "listo" y elimina la salida ocupado, lo cual indica que el producto se encuentra disponible en las salidas C0-15 Multiplicadores combinatorios Para los sistemas muy rápidos que no aceptan los retardos internos en la multiplicación normal por corrimiento y suma, se encuentran disponibles varios circuitos de integración a gran escala; pueden realizar directamente la multiplicación combinatoria con los factores enumerados a continuación: Capacidad: 2x 8x

Circuito

4 bits Am25S05 8 bits MM67558

Am25S558 MPY8HJ 12 x 1 bits MPY12HJ 16 x 1 bits MPY16HJ TDC1010 Am29516

Fabricado por: AMD MMI AMD TRW TRW TRW TRW AMD

Estos circuitos se emplean en filtros digitales, sistemas de radar y sonar, así como en varias aplicaciones de instrumentación donde se usa la transformada rápida de Fourier (FFT). Una explicación detallada de estos multiplicadores rebasa el ámbito de este libro. La información sobre aplicaciones se obtiene de los fabricantes: Advanced Micro Devices, Sunnyvale, Calif. Monolithic Memories, Inc., Sunnyvale, Calif. TRW, Redondo Beach, Calif. Comparadores Los sistemas comparadores se dividen en dos clases: • Comparadores de identidad. Detectan cuándo son idénticas dos palabras. • Comparadores de magnitud. Detectan cuál de las dos palabras es mayor. Son más complejos y, por lo general, más lentos. Todos los comparadores se definen en términos binarios, aunque pueden emplearse con el código BCD o cualquier otro código monotónico que no cambie. Un circuito OR exclusivo (XOR) y un flip-flop forman el comparador de identidad de tipo serie de la figura 3-38a. El flip-flop debe restablecerse al principio. Tan pronto las entradas A y B sean idénticas, la salida de la compuerta XOR será Baja y llevará el flip-flop al estado de restablecimiento. Cuando A ≠ B, el flip-flop se establece (set) y permanece así hasta que se inicia un nuevo ciclo al borrar asíncro-

(b )

Figura 3-38 Comparadores de identidad, (a) Operaciones con bits en series; (b) operaciones en paralelo.

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ñámente el flip-flop. El estado Q después de que el último bit haya sido temporizado indicará el resultado de la comparación: Q: A ≠ B

Q: A = B

Es obvio que la secuencia de bits no afecta a la comparación de identidad. La comparación de identidad en paralelo es más eficiente cuando se emplean cuatro compuertas XOR con salidas hacia una compuerta NAND o NOR. La configuración NAND es más rápida, pero necesita polaridades opuestas de los dos operandos. Ambos arreglos se muestran en la figura 3-386.

Comparación de magnitud para bits en serie: primer bit menos significación (LSB)

La comparación de magnitud se efectúa entre tres posibles condiciones: A es mayor que B, A es menor que B y A es igual a B, aun cuando por lo general se codifica en dos señales de salida. El comparador de magnitud de tipo serie para el primer dígito menos significativo es más efíciente cuando se instrumenta con un multiplexor de 4 entradas doble y un flip-flop doble, o con una compuerta XOR y un flip-flop doble con Habilitación, como se observa en la figura 3-39a. Si se supone la notación de activo Alta, Qx se establece mediante A • B, y se restablece por A • B, mientras que no le afecta: A B o Ā B ( A = B)

Q2 es establecida por A ≠ B y no le afecta A = B. Entonces, si se comienza por «establecer ambos flip-flops sus estados después del pulso de reloj en el bit más significativo indican el resultado de la comparación. Un pequeño rearreglo del mismo circuito básico puede generar un grupo diferente de salidas, como se indica en la figura 3-39b. Comparación de magnitud para bits en serie: primer bit más significativo (MSB)

La comparación de magnitud es factible también cuando la palabra en serie viene "invertida", es decir, el dígito más significativo llega primero (Fig. 3-40a). En este caso, el primer bit determina el resultado cuando A difiere de B. Este circuito establece Q1 cuando A • B • Q 2 , o sea si A es mayor que B y todos los bits previos han sido A = B; esto deja Q1 sin afectar en todas las otras condiciones. Esto establece Q2 si A ≠ B, pero no se restablece sino hasta que se inicie una nueva comparación, cuando ambos flip-flops son borrados.

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Figura 3-40 Comparación de magnitud para bits en serie: MSB primero, (a) Circuito básico; (b) rearreglo.

Un arreglo ligeramente modificado del mismo circuito básico se muestra en la figura 3-406, el cual puede generar un conjunto diferente de salidas: Q1: A es mayor que B

Q2: A es menor que B

Los sistemas paralelos de alta velocidad requieren una comparación de magnitud directa sobre muchos bits. En una computadora, esta función la efectúa normalmente la unidad aritmética y lógica. La resta A — B da un resultado negativo si A es menor que B, positivo si A es mayor que B y cero si A = B. Si se necesita una comparación en paralelo aislada, puede realizarse económicamente por medio del 9324 que es un comparador de magnitud de 5 bits o con el 7485, que es un comparador de magnitud de 4 bits. El comparador 9324 de 5 bits

El 9324 de la figura 3-41 es un comparador de magnitud para 5 bits (o de 4 bits ampliable). Este dispositivo acepta dos números de 5 bits, Ao_} y B0_4, y genera tres salidas mutuamente exclusivas, activas Altas: A mayor que B, A menor que B y A = B. Cuando la entrada Habilitar activa Baja, es Alta, todas las salidas son forzadas al nivel bajo. El retraso de las entradas de los operandos a las salidas "A menor que B" y "A mayor que B" tiene un máximo de cinco retardos de compuerta, o sea aproximadamente 40 ns. La salida "A = B" se obtiene de las otras dos salidas y tiene, por lo tanto, un retardo adicional de una compuerta. El 9324 puede conectarse en cascada como comparador de 4 bits ampliable, aunque es un verdadero

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comparador de 5 bits; por lo tanto, la ampliación se efectúa en paralelo y da una operación mucho más rápida, sin costo adicional. El arreglo de un comparador en paralelo para una capacidad de hasta 25 bits se advierte en la figura 3-42. Detección y corrección de errores Cuando se transfieren datos digitales de un lugar a otro, hay probabilidad de error debido a fallas en los elementos o al ruido. Existen numerosas formas de manejar los errores; algunos sistemas registran el error y envían una orden de retransmisión de los datos. En otros la retransmisión puede ser imposible o extremadamente costosa. En estos casos, el equipo receptor debe no solamente ser capaz de detectar el error, sino también de corregirlo. La detección y corrección de errores está relacionada con la transmisión de información redundante. Esto último requiere bits adicionales de datos y, por consiguiente, una disminución en la eficiencia total del sistema de transmisión. En sistemas de transmisión paralelos se necesitan más alambres, transmisores y receptores; mientras que en sistemas de transmisión en serie se utiliza más tiempo para transmitir la información redundante. Todos estos métodos no eliminan los errores por completo, aunque el incremento en el porcentaje de bits redundantes, o en la complejidad del sistema de detección de errores o en el algoritmo de corrección, disminuye la probabilidad de no detectar o corregir los errores. Generador del bit de paridad

El método más simple y de mayor uso en la eliminación de errores es agregar un bit, llamado bit de paridad. Se escoge en forma tal que el número total de unos en la palabra (contando al bit de paridad sea non (en el sistema de paridad non) o par (en un sistema de paridad par). Por lo general se prefiere la paridad non, ya que asegura que el último bit sea "1" en cualquier palabra. En el receptor se examina la paridad de la palabra. Si un solo bit en la palabra fue cambiado, el detector indica una paridad errónea. Sin embargo, si un número par de errores ocurre, este método simple no puede detectarlo. El bit de paridad sólo opera mientras se tenga un solo error. En el generador de paridad serie de la figura 3-43, se cambia un flip-flop por cada "1" en la palabra, y el estado del mismo se inserta al final como bit de parí-

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dad. En el lado del receptor, el comparador de paridad tiene un flip-flop equivalente. Su estado es interrogado después de que llegan los datos. Ambos circuitos se adaptan con facilidad al sistema de paridad par o non. Para los sistemas en paralelo es necesario generar la suma módulo dos de muchas entradas simultáneamente. Esto obliga a emplear un arreglo de circuitos XOR en cascada. Los circuitos 74180, 74280, 9348 y 8262 están diseñados para efectuar esta función. Son verificadores o generadores de paridad de 8 a 12 entradas utilizados en la detección de errores y en la aplicación de la corrección correspondiente con datos en paralelo. Corrección de error mediante la aplicación de los códigos Hamming

El bit de paridad puede detectar sólo errores individuales. Este bit no registra errores múltiples ni efectúa la corrección correspondiente. Un bit redundante no lleva información suficiente para realizar lo anterior. Sin embargo, es posible añadir más información redundante a los datos y formularla de manera que los errores no solamente sean registrados sino corregidos. Una palabra de datos con un campo de error y corrección se llama código de Hamming. Este código aplica varios bits de paridad, generados y arreglados de manera que resulte un conjunto de errores de paridad de un error en cualquier posición. Por ejemplo, tres bits redundantes tienen un total de 8 estados diferentes. Puesto que uno de estos estados puede indicar "no error", los otros 7 pueden servir para localizar un error en cualquiera de los 7 bits transmitidos. Tres de los bits transmitidos tienen redundancia por sí mismos; así quedan 4 bits de datos en los cuales el error puede detectarse y corregirse en forma perfectamente identificable. La codificación de los bits de paridad se efectúa de manera que su patrón sea la dirección binaria del bit erróneo. En general, el código Hamming contiene 2m — 1 bits, m de los cuales son bits de comprobación o de Hamming y 2m — m — 1 son los bits de datos. Por ejemplo:

Total de bits 7 15 31

Bits de Hamming 3 4 5

Bits de datos 4 11 26

Y así, si se agregan 3 bits de paridad (Hamming); lo cual permite una corrección de un solo error para una palabra de datos de 4 bits de longitud. Los 7 bits se disponen de la siguiente forma: P 0 P1 D0 P2 D1 D2 D3

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A > B

A < B

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A =B

(b)

Figura 3-42 Arreglos de comparadores en paralelo, (a) de 10 a 13 bits; (b) de 6 a 9 bits; (c) de 14 a 17 bits; (d) de 22 a 25 bits. donde Do, D1 D2, D3, son los cuatro bits de datos. P0 es el bit de paridad non para los bits D0, D1 , D3 P1 es el bit de paridad non para los bits D0, D2 , D3 P2 es el bit de paridad non para los bits D1, D2, , D3

En el extremo receptor se generan de nuevo los tres bits a partir de los bits de datos mediante un esquema idéntico. Estos tres bits de paridad se comparan después con los tres transmitidos. Si son iguales, ello significa que no hay error. Si existe diferencia, el patrón de diferencias se interpreta como la dirección binaria del bit erróneo.

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CIRCUITOS LÓGICOS Y CONVERSIÓN DE A/D Y D/A

A>B

A