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UNIVERSIDAD SIMÓN BOLÍVAR DECANATO DE ESTUDIOS TECNOLÓGICOS Departamento de Tecnología Industrial Laboratorio de Circuitos Digitales TI-2284

TAREA “Década reversible (ascendente/descendente)”

Estudiantes: Wilfred Suárez #13-03249 Ramses Gárate #14-00505

Profesor: Alberto Armengol

Camurí Grande, noviembre de 2017

Planteamiento del problema Se requiere diseñar un contador ascendente/descendente que realice la secuencia de cuenta binaria de los números desde 0 hasta 9, utilizando flip-flops JK con una entrada de control. Proceso de diseño 1. Diagrama de estados El primer paso en el diseño de un contador síncrono consiste en crear un diagrama de estados. El diagrama de estados muestra la progresión de estados por los que el contador va a avanzar cuando se aplique la señal de reloj, en la figura 1 se muestra un diagrama de estados de un contador BCD síncrono ascendente-descendente. Las flechas indican los movimientos entre los estados del contador, tanto para el modo ascendente como para el modo descendente.

0000 1001

0001

1000

0010

0111

0011

0110

0100 0101

Figura 1. Diagrama de estados para un contador BCD ascendente-descendente

2. Tabla de estado siguiente Una vez que se define el circuito secuencial mediante un diagrama de estados, el segundo paso consiste en obtener una tabla del estado siguiente, que enumera cada estado del contador (estado actual) junto con el correspondiente estado siguiente. El estado siguiente es el estado al que el contador pasa desde su estado actual, al aplicar un impulso de reloj. La tabla del estado siguiente se obtiene a partir del diagrama de estados, y se muestra en la Tabla 1 para el contador BCD síncrono ascendentedescendente de 4 bits. El contador posee una entrada de control UP/(DOWN)’ (ascendente/descendente’) que indica cuando trabaja en modo ascendente y descendente, cuando está en nivel alto trabaja en modo ascendente y cuando está en nivel bajo trabaja en modo descendente.

Estado actual 𝑄3 𝑄2 𝑄1 𝑄0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1

𝑄3 0 0 0 0 0 0 0 1 1 0

Estado siguiente Y=1 (UP) Y=0 (DOWN) 𝑄2 𝑄1 𝑄0 𝑄3 𝑄2 𝑄1 𝑄0 0 0 1 1 0 0 1 0 1 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 0 0 0

Tabla 1. Secuencia ascendente/descendente de un contador BCD.

3. Tabla de excitación de los flip-flops En la tabla de excitación se enumeran todas las posibles transiciones de salida, mostrando cómo evoluciona la salida Q del flip-flop al pasar de los estados actuales a los estados siguientes. 𝑸𝒏 es el estado presente en el flip-flop (antes de un impulso de reloj) y 𝑸𝒏+𝟏 es el estado siguiente (después de un impulso de reloj). Para cada transición de salida, se indican las entradas J y K que dan lugar a la transición. Las “X” indican condiciones indiferentes (la entrada puede ser un 1 o un 0).

Transiciones

Entradas

de salida

del flip-flop

𝑸𝒏

𝑸𝒏+𝟏

𝑱

𝑲

0

0

0

X

0

1

1

X

1

0

X

1

1

1

X

0

Tabla 2. Tabla de excitación para un flip-flop J-K

4. Entradas de los biestables Luego de obtener la tabla de excitación del flip-flop tenemos que hallar la lógica a conectar en sus entradas para que el contador vaya cambiando de estado. En este paso se verifica cual será la entrada de cada uno de los biestables para cada transición. Esto se hace a partir de la tabla del estado siguiente y de la tabla de excitación del biestable a usar. Para nuestro contador se utilizaron 4 biestables JK debido a que el numero binario máximo es 9 de 4 bits. Esto se puede ver a continuación en la tabla 3:

Estado actual

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

𝑄3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

𝑄2 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0

𝑄1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

𝑄0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Y 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

𝑄3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0

Estado siguiente 𝑄2 𝑄1 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 0 0 0 0 0

Entradas a los biestables 𝑄0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

𝐽3 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 X X X X

𝐾3 X X X X X X X X X X X X X X X X 1 0 0 1

𝐽2 0 0 0 0 0 0 0 1 X X X X X X X X 1 0 0 0

𝐾2 X X X X X X X X 1 0 0 0 0 0 0 1 X X X X

𝐽1 0 0 0 1 X X X X 1 0 0 1 X X X X 1 0 0 0

𝐾1 X X X X 1 0 0 1 X X X X 1 0 0 1 X X X X

𝐽0 1 1 X X 1 1 X X 1 1 X X 1 1 X X 1 1 X X

𝐾0 X X 1 1 X X 1 1 X X 1 1 X X 1 1 X X 1 1

Tabla 3. Tabla de excitación de los biestables JK del contador BCD.

5. Diagrama de Karnaugh Los diagramas de Karnaugh se utilizaron para determinar la lógica requerida para las entradas J y K de cada flip-flop del contador. Se debe utilizar un mapa de Karnaugh para la entrada J y otro para la entrada K de cada flip-flop. En este procedimiento de diseño, cada celda del mapa de Karnaugh representa uno de los estados actuales de la secuencia del contador enumerados en la Tabla 3.

Figura 2. Mapas de Karnaugh y ecuaciones de los flip-flop.

6. Ecuaciones lógicas para las entradas de los flip-flops A partir de los mapas de Karnaugh de la Figura 2 se obtienen las siguientes ecuaciones para las entradas J y K de cada flip-flop: 𝐽3 = 𝑄2 ′𝑄1 ′𝑄0 ′𝑌′ + 𝑄2 𝑄1 𝑄0 𝑌 𝐽2 = 𝑄3 ′𝑄0 𝐽1 = 𝑄2 𝑄0 𝑌 + 𝑄3 𝑄0 ′𝑌′ + 𝑄3 ′𝑄0 𝑌 𝐽0 = 1

𝐾3 = 𝑄0 𝑌 + 𝑄0 ′𝑌′ 𝐾2 = 𝑄1 ′𝑄0 ′𝑌′ + 𝑄1 𝑄0 𝑌 𝐾1 = 𝐾3 = 𝑄0 𝑌 + 𝑄0 ′𝑌′ 𝐾0 = 1

7. Implementación del contador síncrono BCD ascendente-descendente Se implementó la lógica combinacional a partir de las ecuaciones de las entradas J y K, y se conectó los flip-flops para conseguir un contador BCD ascendente-descendente de 0 a 9.

Figura 3. Diagrama del contador BCD ascendente-descendente.

7.1.

Decodificador del contador BCD ascendente-descendente

La decodificación del contador se realizó usando un decodificador BCD / 7 segmentos para poder determinar cuándo se encuentra el contador en un determinado estado binario de su secuencia y de esta forma visualizar el correcto funcionamiento del mismo. En la figura 4 se puede ver el decodificador BCD / 7 segmentos y en la figura 5 se observa como quedo nuestro contador diseñado con la etapa de lógica combinacional y el decodificador.

Figura 4. Decodificador BCD / 7 segmentos.

Figura 5. Diseño final del contador síncrono BCD ascendente/descendente

CONCLUSIÓN Al finalizar esta tarea el estudiante está en la capacidad de aplicar técnicas de diseño de circuitos secuenciales o máquinas de estados específicamente al diseño de contadores síncronos ascendente-descendente de 4 y 3 bits con entrada de control, desde un planteamiento de problema hasta un diseño final del contador con su lógica combinacional y la etapa de decodificación del contador.