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SISTEMAS DIGITALES PREGUNTA Nº1.» Para el circuito de la figura Nº1, determinar: A) Ecuación característica. B) Tabla de habilitación.

Figura Nº1

Solución A) Ecuación Característica.Para poder hallar la ecuación característica analizaremos el circuito q se nos muestra paso a paso: * Se observa en el circuito q hay dos entradas (M y N) y el CLOCK , luego les subsigue los valores M’ Y N’, y por ultimo encontramos el P y C * Se sabe que para que el funcionamiento del circuito el P y C deben estar inhabilitados ( y ) de lo contrario no funcionará. * Luego asumimos q el clock toma el valor de “0” entonces M’= N’= 0 y Qm+1 = Qn, pero si asumimos q el clock toma el valor de “1” entonces: M’=M y N’=N * Para que el análisis no sea muy complicado y extenso tomaremos la segunda opción: CLOCK = 1 * Asemos que M=0 y N=0, entonces M’=0 y N’=0 y en consecuencia Qn+1= Qn y Q’n+1 = Qn’. * Asemos que M=0 y N=1, entonces M’=0 y N’=1 y en consecuencia Qn+1= 1 y Q’n+1 = 0.

Prof: Utrilla Salazar Dario Sistemas Digitales

1

* Asemos que M=1 y N=0, entonces M’=1 y N’=0 y en consecuencia Qn+1= 0 y Q’n+1 = 1. * Asemo s que M=1 y N=1, entonces M’=1 y N’=1 y en consecuencia Qn+1= N.P. y Q’n+1 = N.P.

Tabla de verdad del circuito Tabla Nº1

* Para poder hallar

M 0 0 0 0 1 1 1 1

N 0 0 1 1 0 0 1 1

Qn 0 1 0 1 0 1 0 1

M N P C X X 1 1 X X 0 1 X X 1 0 X X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 característica primero nos guiaremos de la siguiente tabla:

Qn+1 0 CLK X1 X1 X1 ↓0 ↑0 ↑X ↑X ↑

la ecuación Qn+1 N.P. 0 1 Qn Qn 1 0 N.P.

Q’n+1 N.P. 1 0 Q’n Q’n 0 1 N.P.

Tabla Nº2

*Aplicamos Karnaugh para “Qn+1”:

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2

* Ecuación Característica: ̅

B) Tabla de Habilitación.* La tabla de habilitación lo realizaremos con el siguiente cuadro: Qn

Qn+1

M

N

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 1 1 0 0

0 0 1 1 0 1 0 1

M X X 1 0

N 0 1 X X

Tabla Nº3

* Resumiendo el cuadro anterior se obtiene: Qn 0 0 1 1

Qn+1 0 1 0 1 Tabla Nº4

PREGUNTA Nº2.-

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3

» Se obtiene un Flip Flop AB (FF-AB) cuya característica de operación se muestra a continuación: Figura Nº2

P’ 0 0 1 1

C’ 0 1 0 1

A X X X 0

B X X X 0

CLK X X X ↓

Qn+1 1 1 0 0

Q’n+1 1 0 1 1

1

1

0

1

↓

Qn

Q’n

1

1

1

0

↓

Q’n

Qn

1

1

1

1

↓

1

0

A) Diseñar circuito de conversión de FF-AB a FF-JK. B) Diseñar circuito de conversión de FF-JK a FF-AB.

Solución * Primero realizaremos la tabla de verdad de Flip Flop AB.-

A 0 0 1 1

* Luego ecuación tabla Nº6 de Flip A 0 0 0 0 1 1 1 1

B 0 1 0 1 B 0 0 1 1 0 0 1 1

Qn+1 0 Qn Q’n 1 Qn 0 1 0 1 0 1 0 1

Tabla Nº5

realizaremos la característica con la Flop AB.Qn+1 0 0 0 1 1 0 1 1

Tabla Nº6

La ecuación característica del FF-AB es:

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4

̅̅̅̅

.... (a)

* La ecuación característica del FF-JK es: ̅̅̅̅

̅

... (b)

* Relacionando (a) y (b): ̅

A) Diseñar circuito de conversión de FF-AB a FF-JK.Simulacion del la conversión de FF-AB a FF-JK

Figura Nº3

A) Diseñar circuito de conversión de FF-JK a FF-AB.-

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5

Simulacion del la conversión de FF-JK a FF-AB

Figura Nº4

PRE GUNTA Nº3.»Analizando la estructura interna del IC 555 y su operación en modo astable, desarrollar: A) Demostrar que la frecuencia es: B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable convencional

Solución A) Demostración de la frecuencia: Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro, y poder analizar el tiempo de carga y descarga del condensador. Para el tiempo de carga se tiene que: (

)

Teniendo en cuenta que el condensador esta cargándose de 0→1/3, entonces:

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6

Reemplazando, tenemos que: (

)(

)

(

)(

)

(

)(

)

Para el tiempo de descarga se tiene que: (

)

Teniendo en cuenta que el condensador esta descargándose de 1/3→2/3, entonces:

Reemplazando, tenemos que: (

)(

)

(

)(

)

(

)(

)

Por lo tanto: El periodo sería: Prof: Utrilla Salazar Dario Sistemas Digitales

7

Por lo tanto:

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable convencional.El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo total (T) por el 100%.

En un caso especial se da que , esto se cumple cuando el el ciclo de trabajo estará comprendido entre los siguientes valores:

; en dicho caso

PREGUNTA Nº4.»Diseñar un circuito digital; que permita visualizar en 2 display numéricos. Los resultados de una competencia atlética, en el cual participan 8 personas por vez. Considere que en la meta existen sensores de llegada para cada participante. Los resultados se visualizan desde el momento, en que todos los participantes lleguen a la meta.

Solución En el primer display se puede visualizar la llegada del participante, esta parte del circuito consta de un CONTADOR, este va conectado hacia un 7447 y finalmente llega al display (ánodo común).Cuando un participante llegue a la meta este proporcionara un “1” lógico, que luego hará que el contador se active ocasionando después que el display visualice el Nº1. En el segundo display se muestra la casilla del participante, se conecta los sensores a un ENCODER, este se va también a un 7447 y finalmente al display. Cuando un

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participante llegue primero a la meta, el número de su camiseta representado por un componente electrónico (LOGICSTATE) enviara un “1” lógico al encoder, este mandara un serie de código al 7447 y este a su vez hará q el display visualice el número de camiseta del participante. Figura Nº5

PREGUNTA Nº5.» Diseñar el circuito de un reloj digital, que permita visualizar en Displays; las horas (0023hrs) y minutos (00-59) en tiempo real. A) Utilizar solamente FF-JK y puertas lógicas B) Utilizar solamente FF-D y puertas lógicas

C) Utilizar IC 7490 D) Utilizar IC7493

Solución A) Utilizar solamente FF-JK y puertas lógicas.Este circuito se realizará con contadores asíncronos. En este caso utilizaremos 7 FF-JK para apreciar las horas y 7 FF-JK para apreciar los minutos. En la 1ra PARTE se utilizarán 4 FF-JK que harán un conteo del 0-9, esto representara a las unidades y se podrá visualizar en el 1º display, luego se utilizaran los 3 FF-JK restantes para representar las decenas y harán un conteo del 0-7, en este caso se hará una combinación lógica para q el conteo se resete cuándo llegue al número 6 (Ejm.: 0, 1, 2, 3, 4, 5, 6,0), y esto se podrá visualizar en el 2º display. En la 2da PARTE es similar al anterior, pero en este caso en la fila de las decenas se hará una combinación lógica para que el circuito se pueda resetear cuando llegue al Nº2, Prof: Utrilla Salazar Dario Sistemas Digitales

9

y en la unidades es lo mismo que en la primera parte (conteo del 0-9), ambos resultados se podrán visualizar en los display Nº4 y Nº3 respectivamente.

Figura Nº6

Simulacion del circuito B) Utilizar solamente FF-D y puertas lógicas.-

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C) Utilizar IC 7490.-

10

Figura Nº7 11

12

3

2

CLK

D

CLK

D

4 S

Q

Q

Q

Q

2 3 6 7

14 1

13 12 11 10 9 15 14

7474

8

9

7474

6

5

Q

Q

7474

6

5 Q

Q

7474

6

5

U12:A

11

12

CLK

D

Q

Q

7474

8

9

U12:B

7474

6

5

U9:A

3

2

CLK

D

11

12

Q

Q

CLK

D

7474

6

5

U13:A

Q

Q

7474

8

9

U9:B

11

12

CLK

D

NAND

U11

Q

Q

7474

8

9

NAND

U15

U13:B

7448

7 1 2 6 4 5 3

7448

A B C D BI/RBO RBI LT

U14 QA QB QC QD QE QF QG

13 12 11 10 9 15 14

U2:B(CLK)

11

12

3

2

CLK

D

CLK

D

Q

Q

Q

Q

7474

8

9

U2:B

7474

6

5

U1:A

3

2

CLK

D

11

12

CLK

D

7490

R0(1) R0(2) R9(1) R9(2)

CKA CKB

Q0 Q1 Q2 Q3

12 9 8 11

Q

Q

7474

7474

6

5

8

9

U1:B

U5:A

Q

Q

11

12

CLK

D

3

2

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

U10 A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

U8 A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

U6 A B C D BI/RBO RBI LT

7 1 2 6 4 5 3

13 12 11 10 9 15 14

QA QB QC QD QE QF QG

U4

2 3 6 7

14 1

7490

R0(1) R0(2) R9(1) R9(2)

CKA CKB

Q0 Q1 Q2 Q3

12 9 8 11

2 3 6 7

14 1

7490

R0(1) R0(2) R9(1) R9(2)

CKA CKB

Q0 Q1 Q2 Q3

12 9 8 11

2 3 6 7

14 1

7490

R0(1) R0(2) R9(1) R9(2)

CKA CKB

Q0 Q1 Q2 Q3

12 9 8 11

2 3 6 7

14 1

7490

R0(1) R0(2) R9(1) R9(2)

CKA CKB

Q0 Q1 Q2 Q3

A B C D BI/RBO RBI LT

12 9 8 11

7 1 2 6 4 5 3

RELOJ UTILIZANDO SOLO IC 74LS90

NAND

U23

CLK

D

Q

Q

U3

CLK

D

3

2

CLK

D

U5

3

2

13 12 11 10 9 15 14

3

2

U7

7474

8

9

7448

QA QB QC QD QE QF QG

7474

8

9

U7:B

13 12 11 10 9 15 14

U9

Q

Q

U22:A

A B C D BI/RBO RBI LT

U21

Q

Q

QA QB QC QD QE QF QG

U11

CLK

D

U20:B

7 1 2 6 4 5 3

CLK

D

A B C D BI/RBO RBI LT

U10

7447

7 1 2 6 4 5 3

11

12

NAND

U19

11

12

7 1 2 6 4 5 3

7447

A B C D BI/RBO RBI LT

Q

Q

7474

8

9

U20:A

Q

Q

QA QB QC QD QE QF QG

13 12 11 10 9 15 14

7447

CLK

D

CLK

D

7448

A B C D BI/RBO RBI LT

U18

7447

3

2

11

12

U16:B

7 1 2 6 4 5 3 10

RELOJ UTILIZANDO SOLO FF-D Y PUERTAS LOGICAS 4

7447

QA QB QC QD QE QF QG

U12

U17:B

7474

6

5

U16:A 10 S R 13

R 1 10 S R 13

4 S R 1

10 S R 13

4 S R 1

4 S R 1

10 S R 13

S R 13 4 S R 1

10 S R 13

4 S R 1

10 S R 13

10 S R 13

Q

Q

7474

8

9

U5:B

CLK

D

4 S R 1

S R 1 10 S R 13

4 S R 1

10 S R 13

Q

Q

7474

6

5

U2:A

3

2

Q

Q

7474

6

5

U7:A

U1(CKA)

CLK

D

NAND

U4

4 S R 1

Prof: Utrilla Salazar Dario Sistemas Digitales Figura Nº8

* En la parte “A” solamente hemos usado FF-D como indica el enunciado en forma asíncrona. En la parte “B” hemos utilizado 6 contadores 7490 para el desarrollo del proyecto

D) Utilizar IC7493.Figura Nº9

11

NAND

U8

7 1 2 6 4 5 3

7448

A B C D BI/RB RBI LT

U3

PREGUNTA Nº6.» Para un circuito secuencial: ̅̅̅̅̅

;

̅̅̅̅̅

̅̅̅̅̅

̅̅̅̅̅ ̅̅̅̅̅ ;

̅̅̅̅

̅̅̅̅

̅̅̅̅

;

;

;

̅̅̅̅

̅̅̅̅̅ ;

Desarrolle: A) Tabla de estados Prof: Utrilla Salazar Dario Sistemas Digitales

12

B) Secuencia de estados

Solución A) Tabla de estados.* Para poder hallar la tabla de estados, primero hallaremos su tabla de verdad: Qn+1 Qn 0 1 Q’n

0 1 0 1

0 0 1 1

Tabla Nº7

* Ayudándonos de la tabla de verdad podemos hallar la tabla de estados: EST. 0 12 7 9 3 10 4 8 13 5 0

Q4n 0 1 0 1 0 1 0 1 1 0 0

Q3n 0 1 1 0 0 0 1 0 1 1 0

Q2n 0 0 1 0 1 1 0 0 0 0 0

Qn 0 0 1 1 1 0 0 0 1 1 0

J4 1 1 1 0 1 1 1 1 0 0

K4 0 1 1 1 1 1 1 0 1 1

J3 1 1 0 0 0 1 1 1 0 0

K3 1 0 1 0 1 0 1 0 0 1

J2 0 1 0 1 1 0 0 0 0 0

K2 1 1 1 0 0 1 1 1 1 1

J1 0 1 0 1 0 0 0 1 1 0

K1 1 0 0 0 1 1 1 0 0 1

Tabla Nº8

B) Secuencia de estados.Observamos que en la tabla anterior se puede apreciar 10 estados en forma intercalada y son: →0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,… Luego si se les ordena en forma creciente, los estados quedarían de la siguiente manera: → 0, 3, 4, 5, 7, 8, 9, 10, 12,13

PREGUNTA Nº7.Prof: Utrilla Salazar Dario Sistemas Digitales

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» Diseñar un contador que realice la generación de los estados siguientes: C1 0 0 1 1

C2 0 1 0 1

ESTADOS 0, 1, 2, … 14, 15, 14, 13, … 2, 1, 0, 1, 2, 3, 4, … 14, 15, 14, … 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, … 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, … 0, 1, 2, … 13, 14, 15, 14, … 2, 1, 2, … 13, 14, 13, … Tabla Nº9

Solución A) 1º PARTE: C1 0

C2 0

ESTADOS 0, 1, 2, … 14, 15, 14, 13, … 2, 1, 0, 1, 2, 3, 4, … 14, 15, 14, … Tabla Nº10

Desarrollo del problema: En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 visualizado en un display o leds, y una vez que llega al máximo o mínimo valor da un pulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la señal de un FF-JK que esta en estado de memoria (J=1 y K=1), y eso va hacer que el contador que estaba en Up al inicio cambie a Down y así sucesivamente.

Implementación del problema

Prof: Utrilla Salazar Dario Sistemas Digitales

14

Figura Nº10

B) 2º PARTE: C1 C2 0 1

ESTADOS 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, … Tabla Nº11

Desarrollo del problema: En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar de 0 a 15, después que llegue a 15 la pata 12(TC) de dicho contador se conecta a la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como registro y va a salir lo que está en la entrada o sea lo que te bote el 1er contador.

Implementación del problema

Prof: Utrilla Salazar Dario Sistemas Digitales

15

Figura Nº11

C) 3º PARTE: C1 1

C2 0

ESTADOS 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, … Tabla Nº12

Desarrollo del problema: En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B siempre se va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y así sucesivamente hasta obtener nuestra secuencia deseada. Implementación del problema Figura Nº12

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PREGUNTA Nº8.» Diseñar un circuito digital para activar lámparas en la secuencia siguiente: LA LB LC LD

NO NO NO NO

SI NO NO SI

NO SI SI NO

SI SI NO NO

NO NO SI SI

SI SI SI NO

NO SI SI SI

SI NO SI SI

NO SI NO NO

SI SI SI SI

SI NO SI NO

Tabla Nº13

Solución * Haremos los siguientes cambios para poder resolver el problema: Sea: SI = 1 lógico y NO = 0 lógico, entonces la tabla anterior se convertiría de la siguiente manera:

LA LB LC LD

0 0 0 0

1 0 0 1

0 1 1 0

1 1 0 0

0 0 1 1

1 1 1 0

0 1 1 1

1 0 1 1

0 1 0 0

1 1 1 1

1 0 1 0

Tabla Nº14

* Tomando LA como MSB (para un sistema binario), la secuencia de estados son los siguientes: 0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10.

* Haciendo la tabla de habilitación con FF-JK, tenemos: EST. 0 9 6 12 3 14 7 11 8 15 10

Q4n 0 1 0 1 0 1 0 1 1 1 1

Q3n 0 0 1 1 0 1 1 0 0 1 0

Q2n 0 0 1 0 1 1 1 1 0 1 1

Qn 0 1 0 0 1 0 1 1 0 1 0

J4 1 X 1 X 1 X 1 X X X X

K4 X 1 X 1 X 1 X 0 0 0 1

J3 0 1 X X 1 X X 0 1 X 0

K3 X X 0 1 X 0 1 X X 1 X

J2 0 1 X 1 X X X X 1 X X

K2 X X 1 X 0 0 0 1 X 0 1

J1 1 X 0 1 X 1 X X 1 X 0

K1 X 1 X X 1 X 0 1 X 1 X

Tabla Nº15

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* Ordenando los estados y resolviendo mediante KARNAUGH (tomandose además los estados no incluidos como irrelevantes, “X”), se obtiene las siguientes ecuaciones:

̅̅̅̅̅

̅̅̅̅̅ ̅̅̅̅̅

̅̅̅̅ ̅̅̅̅̅

̅̅̅̅̅+ ̅̅̅̅

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18

Simulacion del circuito

Figura Nº13

PREGUNTA Nº9.» Diseñar divisor de frecuencia: A) Entre 4 B) Entre 7 C) Entre 9 D) Entre 12 E) Entre 24 F) Entre 60 Utilizando FF-JK.

Solución A) Divisor de frecuencia entre 4.Prof: Utrilla Salazar Dario Sistemas Digitales

19

Simulación del circuito

Figura

Nº14

B)

Divisor de

frecuencia entre 7.Simulación del circuito

Figura Nº15

C) Divisor de frecuencia entre 9.-

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20

Simulación del circuito Figura Nº16

D) Divisor de frecuencia entre 12.Simulación del circuito Figura Nº17

E) Divisor de frecuencia entre 24.Simulación del circuito Figura Nº18

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21

F) Divisor de frecuencia entre 60.Simulación del circuito

Figura Nº19

PREGUNTA Nº10.» Diseñar el circuito a partir del diagrama siguiente:

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22

Figura Nº20

Solución * M= Entrada * N= Salida * Haciendo la tabla

de estados: Tabla de estados

Tabla Nº16

EST. 0 1 2 3 4 5 6 7

* Aplicando “Q2n+1”:

Q2n 0 0 0 0 1 1 1 1

Qn 0 0 1 1 0 0 1 1

M 0 1 0 1 0 1 0 1

N 1 0 0 1 1 0 0 1

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Karnaugh

para

Q’2n

Q2n 1 1 M’

Q2n+1 Qn+1 0 1 1 1 0 1 1 0 1 1 0 0 1 0 1 1

1 0

1 1 M

0 0 M’

Qn Q’n

23

* Aplicando Karnaugh para “Qn+1”: Q’2n

Q2n 0 1 M’

1 0

0 1

1 1 M’

M ̅̅̅̅̅ ̅

̅̅̅̅̅̅̅̅̅

Qn Q’n

̅̅̅̅ ̅

* Aplicando Karnaugh para “N”: Q’2n

Q2n 0 1 M’

1 0

1 0 M

0 1 M’

Qn Q’n

* De las formulas de la ecuación característica de los FF-JK, se tiene que: ̅̅̅̅

̅̅̅

̅̅̅̅̅

̅̅̅

* Comparando con los resultados, nos da: ̅̅̅̅̅

̅

̅̅̅̅

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Simulación del circuito Figura Nº21

Prof: Utrilla Salazar Dario Sistemas Digitales

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