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• Jhojan Mamani

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UNIVERSIDAD NACIONAL DE SAN AGUSTIN ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA

MICROELECTRONICA

LABORATORIO N°1 Circuitos combinacionales ALUMNOS: -Carrillo Taco Gonzalo Q -Gonzalez Coronel Obeth Milag

CUI: 20150579 CUI: 20161838

-Valdivia Lajo Izler Friss

CUI: 20153275

-Mamani Villanueva Jhojan Felipe CUI: 20160383 DOCENTE: PhD. Alexander B. Hilario T.

AREQUIPA-PERU 2020 1

1.

Objetivos Introducci´ on de programaci´on VHDL para FPGAs Aprender a escribir test bench en VHDL Aprender el flujo de dise˜ no con el Vivado: S´ıntesis, simulaci´on y generaci´on del Bitstream Aprender como asignar pins de entrada y salida del FPGA y cargar el Bitstream en el Nexys-4 DDR Artix-7 FPGA Board

2.

Programacion en VHDL

3.

Desarrollo de la pr´ actica

3.1. Problema 1 Escriba el c´ odigo en VHDL de un restador completo de 1 bit utilizando ecuaciones l´ ogicas. Escriba un c´ odigo en VHDL de un restador de 4 bits utilizando el modulo definido del restador completo de 4 bits. 3.1.1.

Restador completo

Es un circuito combinacional que lleva a cabo una sustraccion entre dos bits, tomando en cuenta que un 1 se ha tomado por una etapa significativa m´as baja. Este circuito tienes tres entradas y dos salidas. Las entradas a,b y Cin denotan al minuendo, sustraendo y al acarreo de entrada, respectivamente. Las dos salidas, S y Cout, representa la diferencia y el acarreo de salida, respectivamente. La tabla de verdad y el circuito combinacional es el siguiente:

Figura 1: Restador completo Como observamos esta compuesto por 2 compuertas OR-Exclusivas, 3 compuertas AND y una compuerta OR de 3 entradas.

2

Comenzamos creando un nuevo proyecto usando el dispositivo FPGA Artix-7

Figura 2: Escogiendo el dispositivo Artix-7 Para generar el codigo se sigue la estructura de la figura 1. El c´odigo en VHDL para el restador completo de 1 bit es el siguiente: ----------------------------------------------------------------------------------library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity restador_completo is port ( a: in std_logic; b: in std_logic; Cin: in std_logic; R: out std_logic; Cout: out std_logic); end entity; architecture arch of restador_completo is begin R b_s, Cin=>Cin_s, Cout=>Cout_s, R=>R_s); process begin a_sresta(1),cout= (a=>u2_out(2),b=>u1_out(2),cin=>carry(1),c=>resta(2),cout= (a=>u2_out(3),b=>u1_out(3),cin=>carry(2),c=>resta(3),cout=

end Behavioral; Nuestro comparador, que esta incluido en el anterior c´odigo(Restador Completo) C´ odigo en VHDL ----------------------------------------------------------------------------------

library IEEE; use IEEE.STD_LOGIC_1164.ALL; -entity comparador is Port ( A: in std_logic_vector(3 downto 0); B: in std_logic_vector(3 downto 0); C: out std_logic); end comparador; architecture Behavioral of comparador is begin Cresta_s, sig=>sig_s); process begin A_s