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Circuitos Electrónicos Integrados LABORATORIO Nº 14 “FPGA – Máquinas de estado con VHDL”

Pro Valdivia José Fabrizio Alumnos : Grupo

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Nota:

Laboratorio 14 Programación el VHDL

I.

OBJETIVOS

a) b) c) d) II.

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Identificar la arquitectura de las FPGA. Programar un FPGA utilizando lenguaje VHDL para crear máquinas de estado. Cargar correctamente el archivo .BIT en el FPGA. Realizar Síntesis, implementar y generar un archivo de programación. MATERIAL Y EQUIPO

• 01 FPGA Atlys Digilent. • Cable Microusb – Usb III.

FUNDAMENTO TEORICO

In combinational circuits, the output depends on the current values of inputs only; whereas in sequential circuits, the output depends on the current values of the inputs along with the previously stored information. In the other words, storage elements, e.g. flip flogs or registers, are required for sequential circuits. The information stored in these elements can be seen as the states of the system. If a system transits between finite number of such internal states, then Finite State Machines (FSM) can be used to design the system. Estructura general de las Maquinas de estado El proceso de diseño de las máquinas de estado básicas se utilizan dos modelos: • •

En la estructura de Mealy, las señales de salida dependen tanto del estado en que se encuentra el sistema, como de la entrada que se aplica en determinado momento. En la estructura de Moore, la señal de salida sólo depende del estado en que se encuentra.

Ilustración 1: Estructura de una Maquina de estado según el modelo Mealy

A nivel físico, una de las formas más efectivas de implementar una FSM es según el siguiente esquema:

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Ilustración 2: Estructura de una Maquina de estado finito

Seguridad en la ejecución del laboratorio

Tener cuidado con el tipo y niveles de voltaje con los que trabaja.

Antes de utilizar el multímetro, asegurarse que esta en el rango y magnitud eléctrica adecuada.

Tener cuidado en la conexión y en la desconexión de los equipos utilizados

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PROCEDIMIENTO. Desarrollar el código VHDL para una máquina expendedora de popcorn que entregue el producto cuando el cliente ingrese un monto de S/. 4.00, aceptando monedas de 1 y 2 soles.

Ilustración 3: Estructura de la Maquina de estado finito propuesto

Implementar: -

Implemente el circuito secuencial utilizando minterminos Implemente la tabla de transiciones Implemente el código VHDL. Debe incluir evidencias del trabajo realizado

Diagrama circuital.

Tabla de transiciones

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library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity MaqRefresco is Port ( A : in STD_LOGIC; B : in STD_LOGIC; RST : in STD_LOGIC; CLK : in STD_LOGIC; S : out STD_LOGIC ); end MaqRefresco; architecture Behavioral of MaqRefresco is type ESTADOS is (VACIO, BSF05, BSF10, BSF15, BSF20, SALIDA); attribute syn_encoding: string; attribute syn_encoding of ESTADOS: type is "sequential"; signal ESTADOA,ESTADOSIG: ESTADOS; begin process (RST,CLK) --Inicia el proceso secuencial begin if (RST='1') then ESTADOA