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• Juan Lopez

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UNIVERSIDAD DISTRITAL FRANCISCO JOSÉ DE CALDAS FACULTAD DE INGENIERÍA INGENIERÍA DE SISTEMAS

FLIP FLOP - QUARTUS

ARQUITECTURA DE COMPUTADORES GRUPO 020 – 81

POR: ANDRÉS FELIPE RAMÍREZ HERNÁNDEZ 20161020077 ANDRES DAVID ORJUELA 20152020923 A: DAGOBERTO RODRÍGUEZ CEDEÑO

2018-3

BOGOTA D.C. ENUNCIADO: Simular los diferentes tipos de Flip Flops en QUARTUS OBJETIVOS: ● Dar manejo adecuado al software para implementación de circuitos digitales utilizando el lenguaje descriptor de Hardware (VHDL). ● Utilizar Quartus II web para crear, editar, compilar y simular códigos VHDL de circuitos lógicos simples. ● Comprender el funcionamiento de los flip flops por medio de simulaciones funcionales y temporales. TEORÍA: Quartus II Permite diseñar, simular y analizar programación en dispositivos y circuitos a través de diferentes aplicaciones relacionadas con VHDL (Lenguaje descriptor de hardware de circuitos de muy alta velocidad). Un circuito flip flop puede mantener un estado binario indefinidamente hasta que se cambie por una señal de entrada para cambiar estados. La principal diferencia entre varios tipos de flip flops es el número de entradas que poseen y la manera en la cual las entradas afectan el estado binario. Un circuito flip-flop puede construirse con dos compuertas NAND o dos compuertas NOR. Cada circuito forma un flip-flop básico del cual se puede construir uno más complicado. La conexión de acoplamiento intercruzado es la salida de una compuerta a la entrada de la otra constituye un camino de realimentación. FLIP FLOP RS Este es el flip-flop básico, su símbolo es el siguiente:

El flip-flop tiene dos entradas R y S las cuales están activas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y Q’, la salida Q es la salida normal y Q’ = 0. El flip-flop RS se puede construir a partir de puertas lógicas. FLIP-FLOPS RS SÍNCRONO El flip-flop RS es un dispositivo asíncrono, es decir, no opera en conjunción con un reloj o dispositivo de temporización, mientras que el flip-flop RS síncrono si opera en

conjunción con un reloj, en otras palabras opera sincronizadamente. Este es igual a un flip-flop RS añadiendo una entrada de reloj.

Además de las entradas R y S, posee una entrada C de sincronismo cuya misión es la de permitir o no el cambio de estado del flip flop. FLIP FLOP D El flip-flop D resulta muy útil cuando se necesita almacenar un único bit de datos (1 o 0). Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idéntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En función del modo de activación de dicha entrada de sincronismo, existen dos tipos: ● Activo por nivel (alto o bajo), también denominado registro o cerrojo (​latch en inglés). ● Activo por flanco (de subida o de bajada).

FLIP FLOP JK Es versátil y es uno de los tipos de flip-flop más usados. Su funcionamiento es idéntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia está en que el flip-flop J-K no tiene condiciones no válidas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas: ● J: El grabado (​set​ en inglés), puesta a 1 ó nivel alto de la salida.

● K: El borrado (​reset​ en inglés), puesta a 0 ó nivel bajo de la salida. Si no se activa ninguna de las entradas, el biestable permanece en el estado que poseía tras la última operación de borrado o grabado. A diferencia del flip flop RS, en el caso de activarse ambas entradas a la vez, la salida adquirirá el estado contrario al que tenía. CÓDIGO VHDL FLIP FLOP RS:

FLIP-FLOPS RS SÍNCRONO

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

Entity RSAsinc is Port ( S: in std_logic; R: in std_logic; Q: out std_logic; QN: out std_logic ); end entity;

Entity sincrono is Port ( S: in std_logic; R: in std_logic; CLK: in std_logic; Q: out std_logic; QN: out std_logic ); end entity;

architecture rtl of RSAsinc is signal SQ: std_logic; signal SQN: std_logic; begin process(S, R) begin SQ