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• Ricardo Parra

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Cap´ıtulo 4

Circuitos Integrados CMOS La sigla CMOS corresponde al t´ermino dado en ingl´es a los circuitos que utilizan transistores MOS en forma complementaria (Complementary Metal Oxide Semiconductor), es decir, ocupan un transistor de canal N juanto a un transistor de canal P. El t´ermino MOS es una versi´on reducida del t´ermino completo, MOSFET, que significa Metal Oxide Semiconductor Field Effect Transistor.

4.1

˜ Caracter´ısticas de operaci´on y desempeno

En esta secci´on se describen las caracter´ısticas generales de operaci´on de los circuitos integrados digitales CMOS. Con especial e´ nfasis se tratan los circuitos HCMOS (High speed CMOS), de la serie 74HCXX, por ser los m´as utilizados actualmente. Su velocidad es comparable con los integrados de la serie Schottky TTL de bajo consumo, (74LSXX). Otra serie CMOS muy utilizada hasta hace poco tiempo, es la CMOS 4000, sin embargo, hoy ha sido pr´acticamente desplazada por la 74HCXX. A continuaci´on, desde una perspectiva comparativa con los TTL, se destacan las caracter´ısticas m´as relevantes de los integrados digitales CMOS.

4.1.1

Voltaje de alimentaci´on


Los circuitos bipolares TTL requieren una alimentaci´on de volts, tolerando s´olo una peque˜na
 . Los circuitos CMOS en cambio, permiten un rango de alimentaci´on mayor, desviaci´on de  de +2 a +6 volts para las series HC y AC, y de +3 a +15 volts para las series 4000 y 74CXX. Sin embargo, existen dos series CMOS, la HCT y la ACT, que han sido dise˜nadas para ser compatibles con los circuitos TTL y por lo tanto requieren una alimentaci´on de +5 volts.

4.1.2

Niveles de entrada

Cuando una entrada TTL est´a en estado  , entrega corriente al circuito que le est´a generando la se˜nal  (t´ıpicamente 0,25 mA para la serie LS). Esto debe ser considerado cuando se alimentan compuertas TTL con otro tipo de circuitos. Contrariamente, en un circuito CMOS no existe corriente de entrada. El umbral de entrada necesario en una compuerta TTL para provocar un cambio en la salida es de alrededor de dos ca´ıdas de voltaje de un diodo (    volts). Sin embargo, en la mayor 39

´ CAPITULO 4. CIRCUITOS INTEGRADOS CMOS

40

parte de las familias CMOS, este umbral es de alrededor de media fuente de alimentaci´on, con una dispersi´on considerable, t´ıpicamente de entre 1/3 y 2/3 de la fuente de poder. Las familias HCT y ACT, compatibles con los TTL, han sido dise˜nadas para tener un umbral de entrada bajo, similar a los TTL. Como vimos, esto se debe a que en los circuitos TTL la salida no llega a +5 volts. Las entradas CMOS son susceptibles a da˜no permanente producto de la electricidad est´atica durante su manipulaci´on. Las entradas no utilizadas deben ser conectadas a o a  seg´un corresponda.

4.1.3

Velocidad y potencia

Los circuitos TTL consumen considerable corriente en estado de reposo (quiescent current). Como vimos, mientras m´as r´apida es la serie TTL, menores son las resistencias internas y por lo tanto mayor es la corriente consumida en estado de reposo. La disipaci´on de potencia en reposo de todas las series CMOS es cero. Sin embargo, su consumo de potencia aumenta linealmente con la frecuencia de operaci´on. Los circuitos CMOS pueden operar a frecuencias comparables a la de los circuitos TTL. Cuando ambas familias, TTL y CMOS, funcionan a m´axima velocidad, consumen aproximadamente la misma potencia (ver figura 3.6). El bajo consumo de los CMOS en condiciones de baja frecuencia los hace atractivos en sistemas port´atiles, como tel´efonos celulares, calculadoras, Palms, etc., donde la menor disipaci´on de potencia posible, es probablemente la condici´on de dise˜no m´as relevante.

4.1.4

Inmunidad al ruido

Otra de las caracter´ısticas sobresalientes de los integrados digitales CMOS es en la inmunidad al ruido. El valor de
  en los CMOS es de 1,4 volts y el de
  es de 0.9 volts. Recordemos que en los TTL de la serie LS estos valores son de 0,7 volts y de 0,4 volts respectivamente.

4.1.5

fan-out y carga

Contrariamente a los circuitos TTL, los circuitos CMOS representan en forma predominante una carga capacitiva. Esto se debe a que las entradas corresponden a compuertas de transistores MOS, que son puramente capacitivas. Para los CMOS, las limitaciones de velocidad est´an determinadas por los tiempos requeridos para cargar y descargar las capacidades inherentes a estos transistores. Cuando la compuerta de salida est´a en nivel H, la capacidad de la compuerta de entrada se carga a trav´es de la resistencia interna de la compuerta de salida. Cuando la compuerta de salida baja a nivel L, la capacidad de entrada se descarga, como se muestra en la figura 4.1. Al agregar m´as cargas CMOS a la salida de una compuerta, la capacidad total aumenta por estar e´ stas en paralelo. Consecuentemente, se incrementan los tiempos de carga y descarga, reduciendo de esta forma la frecuencia m´axima a la que puede operar el circuito. Por este motivo, el fan-out de un circuito CMOS est´a limitado for la frecuencia m´axima de operaci´on. Mientras menor sea el n´umero de entradas conectadas a una salida, mayor ser´a la frecuencia a la que podr´a operar el circuito. Las excelentes caracter´ısticas de operaci´on que presentan los integrados digitales CMOS en cuanto a la corriente de reposo practicamente nula, a la variaci´on de la salida entre 0

4.2. COMPUERTAS CMOS

41

+ 5 V.

I Carga H H

L H

L I Descarga

(a) Carga

(b) Descarga

Figura 4.1: Diagrama esquem´atico de la operaci´on de carga y descarga de una entrada CMOS. volts y el voltaje de la fuente de alimentaci´on, a la buena inmunidad al ruido, etc., los hacen ˜ hoy la mejor opci´on para los nuevos disenos. En aplicaciones donde se requiere alta densidad (memorias, microprocesadores), los fabricantes prefieren los circuitos NMOS (s´olo con transistores de canal N), a pesar de su disipaci´on de potencia relativamente alta.

4.2

Compuertas CMOS

Para entender el funcionamiento de los circuitos integrados CMOS, es necesario estudiar primero el funcionamiento de los transistores de efecto de campo MOS. Aunque estos dispositivos difieren considerablemente de los transistores bipolares de juntura (BJT), tanto en su construcci´on como en su funcionamiento, operando en conmutaci´on el comportamiento de ambos es similar. Considerando el caso ideal, los dos funcionan como interruptores abiertos o cerrados, dependiendo del valor de sus entradas.

4.2.1

Estructura y funcionamiento del transistor MOS

El transistor MOS es un dispositivo de tres terminales en el cual el flujo de corriente entre dos de ellos, drenaje y fuente (drain y source), es controlado fundamentalmente por el voltaje aplicado en el tercer terminal, llamado compuerta (gate). La estructura f´ısica de un transistor MOS se muestra en la figura 4.2. El substrato puede ser de silicio tipo P o de tipo N. El drenaje y la fuente (D y S) son zonas muy dopadas con impurezas de tipo contrario a la del substrato. La compuerta (G) est´a formada por una capa de polisilicio muy dopada (de tipo N). Entre esta capa y el substrato existe una capa de o´ xido de silicio
  , material de excelentes propiedades aislantes. Si el substrato es de tipo P, o de tipo N, hablaremos respectivamente de transistores MOS de canal N, o de canal P, respectivamente. De la figura 4.2 se observa que el transistor MOS es sim´etrico. El drenaje y la fuente son f´ısicamente indistinguibles. En realidad cada uno de los terminales S/D y D/S actuar´a como drenaje o como fuente en funci´on de las tensiones que se apliquen al transistor. Veamos cualitativamente el funcionamiento de un transistor NMOS (MOS de canal N). como se muestra en la figura 4.3, el substrato es de tipo P y tanto el drenador como la fuente son de tipo

´ CAPITULO 4. CIRCUITOS INTEGRADOS CMOS

42

Compuerta (polisilicio)

zona de alto dopaje (Drenaje o Fuente)

SiO 2 W

zona de alto dopaje (Fuente o Drenaje)

zona de formación del canal

L Substrato (Bulk)

Figura 4.2: Estructura f´ısica de un transistor MOS. 

N. Tomaremos como referencia de tensi´on el terminal de la izquierda (
), de manera que las tensiones (positivas) que aplicaremos a los otros dos terminales ser´an
y


. Esta terminolog´ıa indica que el drenaje de un transistor NMOS es el terminal sim´etrico al que se aplica la tensi´on m´as alta. Como en primera aproximaci´on al funcionamiento del transistor una tensi´on de substrato diferente a la de fuente tiene muy poca influencia, no consideraremos este caso. Por lo tanto supondremos
.























G S (-)

D (+) G

n+

n+ p

S (-)

D (+) B

ID

B

Figura 4.3: Secci´on verical y s´ımbolo circuital de un transistor NMOS. De la figura 4.3 se puede concluir que en condiciones est´aticas la corriente que fluye por la compuerta es siempre nula, ya que est´a conectada a un material aislante. Por lo tanto en estas condiciones a lo mas podr´a fluir una corriente no nula, , entre los dos terminales sim´etricos S y D.  

Si el voltaje de la compuerta,
, es cero o negativo, no importa cu´al sea el valor de
, la corriente ser´a cero. Esto se debe a la presencia de dos junturas PN polarizadas inversamente entre el drenaje y la fuente. Si en cambio aplicamos una tensi´on
positiva, an´alogamente a un condensador, se acumular´an cargas negativas (electrones) en la zona del substrato bajo la comes suficientemente grande, estas cargas negativas formar´an un canal conductor que puerta. Si




 





4.2. COMPUERTAS CMOS

43

permitir´a la circulaci´on de corriente entre el drenaje y la fuente. Si en forma simult´anea
es positivo, los electrones fluir´an desde la fuente hacia el drenaje. Como la corriente el´ectrica se define como un desplazamiento de cargas positivas, diremos que la corriente fluir´a desde el drenaje a la fuente. Intuitivamente se tender´a a pensar que mientras m´as alto es
, m´as alta ser´a tambi´en la corriente , y de la misma forma, mientras m´as alto es
m´as alta ser´a tambi´en . Todo esto es cierto s´olo para peque˜nos valores de
, ya que al aumetar
m´as all´a de un deja de aumentar, es decir, se satura. Esta situaci´on se conoce como cierto valor, la corriente estrangulamiento del canal (pinch-off ). 

 



 



 





 

4.2.2

Funcionamiento en conmutaci´on del transistor MOS

La figura 4.4 muestra el s´ımbolo esquem´atico para los transistores MOS de canal y de canal
. Como vimos, sus terminales se identifican como compuerta, drenaje y fuente. Generalmente, en integrados digitales el cuarto terminal, substrato (bulk), se conecta al terminal fuente de cada uno de los transistores del integrado durante el proceso de fabricaci´on. As´ı, el s´ımbolo se dibuja en forma simplificada como se muestra en la figura 4.4

Drenaje (D)

Drenaje (D)

Compuerta (G)

Compuerta (G)

Fuente (S)

Fuente (S) (a) MOSFET de canal n

(b) MOSFET de canal p

Figura 4.4: S´ımbolo circuital de los transistor MOS de canal

y de canal
.

Fijemos nuestra atenci´on en el funcionamiento de un transistor NMOS en conmutaci´on. Si la tensi´on de compuerta es m´as positiva que la de la fuente, vimos que se forma un canal entre drenaje y fuente permitiendo la conducci´on. Podemos decir entonces, que en estas condiciones el transistor est´a conduciendo o est´a ON y la resistencia del canal,    , es peque˜na. Cuando la tensi´on compuerta-fuente es cero, el canal deja de existir y el dispositivo no conduce entre drenaje y fuente. En estas condiciones decimos que el MOSFET est´a OFF y la resistencia entre drenaje y fuente,     , es muy grande. Los MOSFET de canal
funcionan en forma similar, pero con todas las polaridades de las tensiones inversas a las del MOSFET de canal . Ambas situaciones, conducci´on y corte se ilustran en la figura 4.5 tanto para transistores de canal como de canal
. En forma ideal las resistencias    y     pueden despreciarse y entonces s´ olo consideramos el dispositivo como un interruptor cerrado o abierto.

´ CAPITULO 4. CIRCUITOS INTEGRADOS CMOS

44 +5 V

+5 V

+5 V

D +5 V

D R ON (pequeña)

G

+5 V

0V

R OFF (muy grande)

G S

S (a) Interruptor de canal n +5 V

+5 V

+5 V

S 0V

S R ON (pequeña)

G

+5 V

+5 V

R OFF (muy grande)

G

D

D (b) Interruptor de canal p

Figura 4.5: Funcionamiento en conmutaci´on de los transistores MOSFET.

4.2.3

Funcionamiento de algunas compuertas t´ıpicas

A continuaci´on se presenta y se analiza en forma simplificada el funcionamiento de las compuertas CMOS m´as t´ıpicas. El an´alisis s´olo intenta formar una visi´on general de la operaci´on de las distintas compuertas CMOS. Se recomienda en forma especial que los alumnos realicen simulaciones utilizando SPICE, alterando las tensiones de entrada, las cargas y la temperatura de funcionamiento, con el objeto de tener una visi´on m´as completa y cercana a la realidad.

Inversor CMOS El circuito de la figura 4.6 muestra la estructura de un inversor CMOS. Se aprecia claramente la existencia de un par complementario de transistores, uno de canal y otro de canal
y la gran simplicidad en comparaci´on con los circuitos TTL. Cuando se aplica un nivel alto (H) a la entrada, el transistor PMOS (
) no conduce y el NMOS (  ) si conduce, entrando en saturaci´on. Esta condici´on forma un camino de baja impedancia (    ) entre tierra y la salida de la compuerta, haciendo que la tensi´on en ella sea muy cercana a 0 volts, es decir un nivel L. Cuando se aplica un nivel L a la entrada,
se satura y  no conduce. Esta condici´on forma un camino de baja impedancia (   ) entre la fuente y la salida, haciendo que esta tenga un valor cercano a
, es decir un nivel H. 



4.2. COMPUERTAS CMOS

45 +VDD S G

Q1 D

Entrada

Salida

D G

Q2 S

Figura 4.6: Circuito esquem´atico de un inversor CMOS. Compuerta NAND CMOS La figura 4.7 muestra el circuito esquem´atico de una compuerta NAND CMOS de dos entradas. Observe la disposici´on de los pares complementarios y note que los transistores NMOS conectados en serie forman el camino de baja impedancia hacia tierra cuando ambos conducen, y que los cuando uno dos transistores PMOS en paralelo forman el camino de baja impedancia hacia
de ellos o ambos conducen. 



+VDD

Q1

Q2 Salida

Entrada A

Q3

Entrada B

Q4

Figura 4.7: Circuito esquem´atico de una compuerta NAND CMOS de dos entradas. En detalle el funcionamiento de una compuerta NAND CMOS es el siguiente: Cuando ambas entradas est´an en nivel L,
y  se saturan y
y  no conducen. De esta forma se genera un camino de baja impedancia (dos    en paralelo) desde la fuente hacia la salida. de alimentaci´on




´ CAPITULO 4. CIRCUITOS INTEGRADOS CMOS

46

Tabla 4.1: Tabla de conmutaci´on de los transistores en la compuerta NAND COMOS.


L1 L H H

L H L H






S2 S C C

S C S C




C3 C S S



C S C S

Salida H4 H H L

Cuando la entrada A esta en nivel L y la entrada B en nivel H,
y  conducen satur´andose, mientras que  y
se mantienen cortados, es decir sin conducir. Como
y  est´an en serie y s´olo  conduce, no hay un camino conductor hacia tierra. Sin embargo, existe un camino de baja impedancia hacia
a trav´es de
, por lo tanto la salida est´a en nivel H. 



Cuando la entrada A est´a en nivel H y la entrada B est´a en nivel L, la situaci´on es justo contraria a la anterior, es decir,
y  no conducen, mientras que  y
se saturan. En esta situaci´on nuevamente el camino hacia tierra esta cortado, ahora debido a  , y el camino hacia
es de baja impedancia, debido ahora a  . Entonces, la salida nuevamente es de nivel H. 



Por u´ ltimo, cuando ambas entradas est´an en nivel H,
y  no conducen mientras que
y  se saturan. En esta condici´on, se forma un camino de baja impedancia entre tierra y la salida, a trav´es de
y  , haciendo que la salida est´e en nivel L. En la tabla 4.1 se muestra un resumen del estado de los transistores y de la salida para las distintas condiciones de entrada en una compuerta NAND CMOS.

4.2.4

Compuerta NOR CMOS

La figura 4.8 muestra una compuerta NOR CMOS de dos entradas. Observando la disposici´on de los pares complementarios, se aprecia que es justo la configuraci´on inversa a la de la compuerta NAND. Ahora los transistores PMOS est´an en serie y los NMOS en paralelo. En detalle el funcionamiento de una compuerta NOR CMOS es como sigue: Cuando ambas entradas est´an a nivel L,
y  se saturan, mientras
y  no conducen. Esta condici´on genera un camino de baja impedancia entre
y la salida, haciendo que esta est´e a nivel H. 

1

L = nivel bajo S = saturado (on) 3 C = cortado (off) 4 H = nivel alto 2



4.2. COMPUERTAS CMOS

47 +VDD

Entrada A

Q1

Entrada B

Q2 Salida Q3

Q4

Figura 4.8: Circuito esquem´atico de una compuerta NOR CMOS de dos entradas.

Tabla 4.2: Tabla de conmutaci´on de los transistores en la compuerta NOR COMOS.


L L H H

L H L H











S S C C

S C S C

C C S S

C S C S

Salida H L L L

Cuando la entrada A est´a a nivel L y la entrada B a nivel H,
y  se saturan, mientras que  y
no conducen. De esta forma, s´olo hay un camino de baja impedancia hacia tierra, provocado por la conducci´on de  , haciendo que la salida est´e en nivel L. Cuando la entrada A est´a a nivel H y la entrada B a nivel L,
y  no conducen, mientras que  y
se saturan. En esta condici´on se forma un camino de baja impedancia hacia tierra, debido a la conducci´on de
, haciendo que la salida est´e en nivel L. Cuando ambas entradas est´an a nivel H,
y  no conducen, mientras que
y  se saturan. En esta condici´on hay un camino de baja impedancia hacia tierra provocado por dos    en paralelo, debidos a la conducci´on de
y  . De esta forma, la salida est´a en nivel L.

La tabla 4.2 muestra un resumen del estado de los transistores y de la salida para las distintas condiciones de entrada de una compuerta NOR CMOS.

´ CAPITULO 4. CIRCUITOS INTEGRADOS CMOS

48

4.2.5

Compuertas CMOS de drenaje abierto

Las compuertas de drenaje abierto son la contraparte CMOS de las compuertas de colector abierto TTL. Una compuerta de drenaje abierto corresponde a un circuito digital cuya salida es un transistor NMOS (MOS de canal ) como muestra la figura 4.9(a), con el terminal de drenaje desconectado. De la misma forma que las compuertas TTL de colector abierto, es necesario conectar una resistencia pull-up, como se muestra en la figura 4.9(b) para poder producir un salida de nivel H. +V Rp

Circuito compuerta

Circuito compuerta

(a) Compuerta CMOS con salida de drenaje abierto

(b) Conexión a resistencia pull-up externa

Figura 4.9: Compuertas de drenaje abierto.

4.2.6

Compuertas CMOS triestado

Las compuertas CMOS triestado incluyen el circuito 4.10 en la configuraci´on de salida para desconectar esta cuando se desea una salida de alta impedancia, es decir, para desconectar la salida del resto del circuito externo. Como se aprecia en la figura 4.10, un nivel L en la entrada de


 
 hace que tanto
como  se saturen, conectando la salida con el terminal 1 y 2
respectivamente. Contrariamente, cuando la entrada de est´a en nivel H, tanto


 
 como  no conducen (se cortan), desconectando la salida de los terminales 1 y 2. 1

Salida Habilitación ( Enable ) 2

Figura 4.10: Configuraci´on para salida triestado CMOS.

4.2. COMPUERTAS CMOS

49

Intercalando el circuito de la figura 4.10 en la salida de los circuitos CMOS revisados previamente, podemos obtener las versiones triestado para cada uno de ellos. La figura 4.11 muestra las versiones triestado para las compuertas NOT y NAND CMOS. +V DD +V DD

Salida Salida

Habilitación ( Enable )

Habilitación ( Enable )

Entrada A Entrada Entrada B

(a) Inversor CMOS Triestado

(b) NAND CMOS Triestado

Figura 4.11: Compuertas NOT y NAND CMOS triestado.