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MSP430x2xx Familia Literatura Guía del usuario Número: SLAU144J Diciembre de 2004 y revisada 2013 Julio

Contenido Prefacio ................................................................ ...................................................................... 21 1 Introducción.......... 23 1.1 Arquitectura ... ... ... ... 24 1.2 Flexible sistema Reloj ... ... ... ... 24 1.3 Emulación Integrada ... ... ... ... ... ... ... ... 25 1.4 Espacio de direcciones ... ... ... ... ... ... 25 1.4.1 Flash/ROM ... ... ... ... ... ... 25 1.4.2 MEMORIA RAM ... ... ... ... ... ... ... 26 1.4.3 Módulos Periféricos ... ... ... ... ... ... ... 1.4.4 Función especial 26 Registros (francos suizos) ... ... ... ... ... ... 26 1.4.5 Organización de la Memoria ... ... ... ... ... ... 26 1.5 MSP430x2xx Familia Mejoras ... ... ... ... ... ... ... 27 2 Restablecimiento del sistema, interrupciones y modos de funcionamiento ... ... ... ... ... ... ... . 28 2.1 Inicialización y restablecimiento del sistema ... ... ... ... ... ... ... ... 29 2.1.1 Reinicio (BOR) ... ... ... ... ... ... ... ... 29 2.1.2 Dispositivo condiciones iniciales Después restablecimiento del sistema ... ... ... ... ... ... . 30 2.2 Interrupciones ... ... ... ... ... ... ... ... 31 2.2.1 (No) -interrupciones enmascarables (NMI) ... ... ... ... . 2.2.2 Interrupciones enmascarables 31 ... ... ... ... ... ... ... 34 2.2.3 Interrumpir el proceso ... ... ... ... ... ... ... 35 2.2.4 Vectores de interrupción ... ... ... ... ... ... ... . 37 2.3 Modos de funcionamiento ... ... ... ... ... ... ... ... 38 2.3.1 Entrada y Salida modos de baja potencia ... ... ... ... ... ... ... ... 40 2.4 Principios para aplicaciones de baja potencia ... ... ... ... ... ... .. 40 2.5 Conexión de pines no utilizados ... ... ... ... ... ... ... 41 3 CPU ..................................................................... ............................................................ 42 Introducción 3.1 CPU ... ... ... ... ... ... ... ... 43 3.2 Registros de la CPU ... ... ... ... ... ... 44 3.2.1 Contador de programa (PC) ... ... ... ... ... ... ... ... 44 3.2.2 Puntero de pila (SP) ... ... ... ... ... ... ... 45 3.2.3 Registro de Estado (SR) ... ... ... ... ... ... ... ... 45 3.2.4 Registros Generador constante CG1 y CG2 ... ... ... ... ... ... ... ... 46 3.2.5 Registros de uso general R4 a R15 ... ... ... ... ... ... ... ... 47 3.3 Modos de direccionamiento ... ... ... ... 47 3.3.1 Modo de registro ... ... ... ... 49 3.3.2 Modo indexado ... ... ... ... ... ... ... ... 50 3.3.3 Modo simbólico ... ... ... ... ... ... 51 3.3.4 Modo absoluto ... ... ... ... 52 3.3.5 Modo de registro Indirecto ... ... ... ... ... ... ... ... 53 3.3.6 Modo Autoincrement indirecta ... ... ... ... ... ... ... 54 3.3.7

Modo inmediato ... ... ... ... ... ... ... . 55 3.4 Conjunto de instrucciones ... ... ... ... ... 56 3.4.1 Double-Operand (Formato I) Instrucciones ... ... ... ... ... ... ... ... 57 3.4.2 Single-Operand (formato II) Instrucciones ... ... ... ... ... ... ... ... 58 3.4.3 Saltos ... ... ... ... ... 59 2 Contenido SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.4 Instrucciones y ciclos largos ... ... ... ... ... ... Conjunto de instrucciones 60 3.4.5 Descripción ... ... ... ... ... ... . 62 3.4.6 Detalles Conjunto de instrucciones ... ... ... ... ... ... 64 CPUX 4 ... ... ... ... ... ... 115 4.1 CPU Introducción ... ... ... ... 116 4.2 Interrumpe ... ... 4,3 118 Registros de la CPU ... ... ... ... ... ... ... 119 4.3.1 Contador de programa (PC) ... ... ... ... ... ... 119 4.3.2 Puntero de pila (SP) ... ... ... ... ... ... ... 119 4.3.3 Registro de Estado (SR) ... ... ... ... ... ... 4.3.4 Constante del Generador 121 registros (CG1 y CG2) ... ... ... ... ... ... 4.3.5 Registros de uso general 122 (R4 a R15) ... ... ... ... ... ... ... .. 4.4 Modos de direccionamiento 123 ... ... ... ... ... ... ... ... 125 4.4.1 Modo de registro ... ... ... ... ... ... 126 4.4.2 Modo indexado ... ... ... ... ... ... 127 4.4.3 Modo simbólico ... ... ... ... ... ... ... . 131 4.4.4 Modo absoluto ... ... ... ... ... ... ... . Indirecta 4.4.5 136 Modo de registro ... ... ... ... ... ... 138 4.4.6 Modo Autoincrement indirecta ... ... ... ... ... ... ... ... 139 4.4.7 Modo inmediato ... ... ... ... ... ... ... MSP430 140 4,5 y MSP430X instrucciones ... ... ... ... ... ... ... ... MSP430 142 4.5.1 Instrucciones ... ... ... ... ... ... 142 4.5.2 MSP430X una serie de instrucciones ... ... ... ... ... ... ... .. Conjunto de instrucciones 147 4.6 Descripción ... ... ... ... ... ... ... 4.6.1 Instrucciones ampliadas 160 descripciones Binario ... ... ... ... ... ... ... . MSP430 161 4.6.2 Instrucciones ... ... ... ... ... ... 163 4.6.3 MSP430X una serie de instrucciones ... ... ... ... ... ... ... .. 215 4.6.4 MSP430X dirigir instrucciones ... ... ... ... . 257 5 Módulo Básico+ Reloj ... ... ... ... ... .. 272 5.1 Basic Módulo de reloj+ Introducción ... ... ... ... ... ... ... ... 5,2 273 Módulo Básico+ Reloj Funcionamiento ... ... ... ... ... .. 275 5.2.1 Módulo de reloj básico+ Características para aplicaciones de baja potencia ... ... ... ... ... ... ... .. 5.2.2 Para 276 internos -Potencia/oscilador (VLO) ... ... ... ... ... ... ... .. 276 5.2.3 Oscilador LFXT1 ... ... ... ... ... ... ... 276 5.2.4 Oscilador XT2 ... ... ... ... ... ... 277 5.2.5 Oscilador digital (DCO) ... ... ... ... ... ... ... ... 5.2.6 Modulador 277 LA CONTRALORÍA ... ... ... ... ... ... ... . 279 5.2.7 Módulo de reloj básico+ El Funcionamiento ... ... ... ... ... ... . 279 5.2.8 Sincronización de señales de reloj ... ... ... ... ... ... ... .. 5,3 280 Módulo de reloj básico+ registros ... ... ... ... ... ... ... ... 282 5.3.1 DCOCTL, la contraloría Registro de Control ... ... ... ... ... ... ... .. 283 5.3.2 BCSCTL1, Sistema de

reloj 1 Registro de Control ... ... ... ... ... ... ... .. 283 5.3.3 BCSCTL2, Sistema de reloj 2 Registro de Control ... ... ... ... ... ... ... .. 284 5.3.4 BCSCTL3, Sistema de reloj 3 Registro de Control ... ... ... ... ... ... ... .. 285 5.3.5 IE1, Enable Interrupción Registro 1 ... ... ... ... ... ... ... .. 286 5.3.6 IFG1, bandera de interrupción 1 Registro ... ... ... ... ... ... Controlador de DMA 6 286 ... ... ... ... ... ... ... 287 6.1 DMA Introducción ... ... ... ... 6.2 Operación DMA 288 ... .. 290 6.2.1 Modos de direccionamiento DMA ... ... ... ... ... .. 290 6.2.2 Modos de transferencia DMA ... ... ... ... ... ... ... ... 291 6.2.3 Iniciar transferencias DMA ... ... ... ... ... .. 297 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Contenido 3 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 6.2.4 detener las transferencias DMA ... ... ... ... ... .. 298 6.2.5 Canal DMA prioridades ... ... ... ... ... ... ... ... 299 6.2.6 Tiempo de ciclo DMA ... ... ... ... ... ... ... ... 299 6.2.7 Usando la DMA con interrupciones del sistema ... ... ... ... ... ... ... ... 6.2.8 Controlador de DMA 299 interrupciones ... ... ... ... ... ... . 300 6.2.9 Utilizando el USCI_B 2I C Módulo con el controlador de DMA ... ... ... ... ... ... ... ... 6.2.10 Utilizando 300 ADC12 con el controlador de DMA ... ... ... ... ... ... ... ... 301 6.2.11 Con DAC12 con el controlador de DMA ... ... ... ... ... ... ... .. 301 6.2.12 Por Escrito a Flash con el controlador DMA ... ... ... ... ... ... ... . 301 Registros DMA 6,3 ... .. 302 6.3.1 DMACTL0, DMA 0 Registro de Control ... ... ... ... ... ... .. 303 6.3.2 DMACTL1, DMA 1 Registro de Control ... ... ... ... ... ... .. 303 6.3.3 DMAxCTL, canal DMA x registro de control ... ... ... ... ... ... ... . 304 6.3.4 DMAxSA, DMA Fuente Registro de Direcciones ... ... ... ... ... ... . 305 6.3.5 DMAxDA, DMA Dirección de Destino Registro ... ... ... ... ... ... ... .. 306 6.3.6 DMAxSZ, DMA Tamaño registro de direcciones ... ... ... ... ... ... ... ... 6.3.7 DMAIV 306 vectores de interrupción, DMA Registro ... ... ... ... ... ... ... ... 307 7 Controlador de memoria Flash ... ... ... ... ... ... ... . 308 Memoria Flash 7.1 Introducción ... ... ... ... ... ... ... ... 309 7.2 Segmentación de Memoria Flash ... ... ... ... ... ... ... ... Segmenta 309 7.2.1 ... ... ... ... ... .. 7.3 Memoria Flash 310 Funcionamiento ... ... ... ... ... ... ... 311 7.3.1 Memoria Flash Generador de distribución ... ... ... ... ... ... ... .. 311 7.3.2 Borrado de memoria Flash ... ... ... ... ... ... 312 7.3.3 Escritura memoria Flash ... ... ... ... ... ... ... ... 315 7.3.4 Acceso a memoria Flash escribir o borrar durante ... ... ... ... ... ... ... . 320 7.3.5 Detener un ciclo escribir o borrar ... ... ... ... ... ... ... .. 321 7.3.6 Modo de lectura Marginal ... ... ... ... ... ... ... ... 321 7.3.7 Configuración y acceso al controlador de memoria Flash ... ... ... ... ... ... .. 321 7.3.8 Controlador de memoria Flash interrumpe ... ... ... ... ... ... ... ... 7.3.9 Programación 321 dispositivos de memoria Flash ... ... ... ... ... ... ... ... 7,4 321 Registros de Memoria Flash ... ... ... ... ... ... ... 323 7.4.1 FCTL1, memoria Flash Registro

de Control ... ... ... ... ... ... ... .. 324 7.4.2 FCTL2, memoria Flash Registro de Control ... ... ... ... ... ... ... .. 324 7.4.3 FCTL3, memoria Flash Registro de Control ... ... ... ... ... ... ... .. 325 7.4.4 FCTL4, memoria Flash Registro de Control ... ... ... ... ... ... ... .. 326 7.4.5 IE1, Enable Interrupción Registro 1 ... ... ... ... ... ... ... .. 326 8 E/S digitales ... ... ... ... ... ... ... 8,1 327 E/S digitales Introducción ... ... ... ... ... ... 328 Digital 8.2 Operación de E/S ... ... ... ... ... ... ... ... 328 8.2.1 Registro de entrada PxIN ... ... ... ... ... ... ... ... 8.2.2 Registros de Salida 328 PxOUT ... ... ... ... ... .. 328 8.2.3 Dirección PxDIR registros ... ... ... ... ... ... ... ... 329 8.2.4 Resistencias pullup/desplegable PxREN habilitar registros ... ... ... ... ... ... ... .. 329 8.2.5 Función Seleccionar Registros PxSEL y PxSEL2 ... ... ... ... ... ... ... . 8.2.6 Oscilador 329 Pin ... ... ... ... ... ... ... ... 8.2.7 330 P1 y P2 corta ... ... ... ... ... ... 8.2.8 Configuración 331 pines de puerto utilizado ... ... ... ... ... ... 8,3 332 E/S digitales registros ... ... ... ... ... ... ... ... 333 9 Supervisor de tensión de alimentación (SVS) ... ... ... ... ... .. 335 9.1 Supervisor de tensión de alimentación (SVS) Introducción ... ... ... ... ... ... ... ... SVS 336 9.2 Funcionamiento ... .. 337 9.2.1 Configuración de la SVS ... ... ... ... ... ... 337 4 Índice SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 9.2.2 Comparación SVS Operación ... ... ... ... ... ... ... 9.2.3 Cambio de la 337 Bits VLDx ... ... ... ... ... ... ... ... SVS 337 9.2.4 Rango de funcionamiento ... ... ... ... ... ... ... ... SVS 338 Registros 9,3 ... ... ... ... ... ... ... 339 9.3.1 SVSCTL, SVS Registro de Control ... ... ... ... . 340 10 Temporizador de vigilancia+ (WDT+) ... ... ... ... ... ... ... 10.1 Del Temporizador 341+ (WDT+) Introducción ... ... ... ... . 342 10.2 Temporizador Watchdog+ Operación ... ... ... ... ... ... ... ... 344 10.2.1 Contador Temporizador Watchdog+ ... ... ... ... ... ... ... 344 10.2.2 Modo Vigilante ... ... ... ... ... ... ... 344 10.2.3 Modo temporizador de intervalos ... ... ... ... ... ... ... ... 10.2.4 344 Interrupciones del temporizador+ ... ... ... ... ... ... .. 10.2.5 344 Reloj temporizador Watchdog+ El Funcionamiento ... ... ... ... ... . 345 10.2.6 Operación en modos de baja potencia ... ... ... ... ... ... ... .. 345 10.2.7 Ejemplos de Software ... ... ... ... ... ... 10.3 Del Temporizador 345 Registros+ ... ... ... ... ... ... 346 10.3.1 WDTCTL, temporizador de vigilancia+ Registro ... ... ... ... ... ... ... ... 347 10.3.2 IE1, Enable Interrupción Registro 1 ... ... ... ... ... ... ... .. 348 10.3.3 IFG1, bandera de interrupción 1 Registro ... ... ... ... . 348 11 Multiplicador de Hardware ... ... ... ... ... ... ... ... 349 11.1 Multiplicador de Hardware Introducción ... ... ... ... ... .. 350 11.2 Operación Multiplicador de Hardware ... ... ... ... ... ... ... ...

11.2.1 Registros operando 350 ... ... ... ... ... ... ... ... 11.2.2 Registros 351 resultado ... ... ... ... ... ... ... 351 11.2.3 Ejemplos de Software ... ... ... ... ... ... 352 11.2.4 Direccionamiento Indirecto RESLO de ... ... ... ... . 353 11.2.5 Mediante Interrupciones ... ... ... ... ... ... ... 353 11,3 Registros Multiplicador de Hardware ... ... ... ... ... ... ... ... Timer_A 354 12 ... ... ... ... ... ... ... 355 12.1 Timer_A Introducción ... ... ... ... 356 12.2 Timer_A Operación ... ... ... ... ... ... ... ... 357 12.2.1 16 Bits Contador Temporizador ... ... ... ... ... ... ... ... 357 12.2.2 Arranque del cronómetro ... ... ... ... ... ... ... 12.2.3 Modo de temporizador 358 Control ... ... ... ... ... ... ... ... 358 12.2.4 Captura/comparar manzanas ... ... ... ... ... ... ... ... 362 12.2.5 Unidad de salida ... ... ... ... ... ... 363 12.2.6 Timer_A interrumpe ... ... ... ... ... ... ... ... 367 12.3 Timer_A registros ... ... ... ... ... ... ... ... 369 12.3.1 TACTL, Timer_A Registro de Control ... ... ... ... ... ... ... ... 12.3.2 370 TAR, Timer_A Registro ... ... ... ... ... .. 371 12.3.3 TACCRx, Timer_A Capture/Compare Registro x ... ... ... ... ... ... .. 371 12.3.4 TACCTLx, Captura/Comparar Registro de Control ... ... ... ... ... ... ... ... 372 12.3.5 TAIV, vector de interrupción Timer_A Registro ... ... ... ... ... ... .. Timer_B 373 13 ... ... ... ... ... ... ... 374 13.1 Timer_B Introducción ... ... ... ... 375 13.1.1 Las similitudes y las diferencias de Timer_A ... ... ... ... ... ... ... ... 375 13.2 Timer_B Operación ... ... ... ... ... ... ... ... 377 13.2.1 16 Bits Contador Temporizador ... ... ... ... ... ... ... ... 377 13.2.2 Arranque del cronómetro ... ... ... ... ... ... ... 13.2.3 Modo de temporizador 377 Control ... ... ... ... ... ... ... ... 377 13.2.4 Captura/comparar manzanas ... ... ... ... ... ... ... ... 381 13.2.5 Unidad de salida ... ... ... ... ... ... 384 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Contenido 5 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Interrupciones 13.2.6 ... ... ... ... ... ... ... ... 388 Registros Timer_B 13,3 ... ... ... ... ... ... ... ... 390 13.3.1 Timer_B TBCTL Registro de Control ... ... ... ... ... ... ... ... 391 13.3.2 TBR, Timer_B Registro ... ... ... ... ... .. 392 13.3.3 TBCCRx, Timer_B Capture/Compare Registro x ... ... ... ... ... ... .. 392 13.3.4 TBCCTLx, Captura/Comparar Registro de Control ... ... ... ... ... ... ... ... 393 13.3.5 TBIV Timer_B vector de interrupción, registro ... ... ... ... ... ... .. 394 14 Interfaz Serie Universal (USI) ... ... ... ... ... ... ... ... 395 14.1 USI Introducción ... ... ... ... ... ... ... ... 396 14.2 USI Operación ... ... ... ... ... ... ... 14.2.1 Inicialización USI 399 ... ... ... ... ... ... ... 399 14.2.2 USI Generación de Reloj ... ... ... ... ... ... 14.2.3 Modo SPI 399 ... ... ... ... ... ... ... ... 400 2I 14.2.4 Modo C ... ... ... ... ... ... USI 402 14,3 registros ... ... ... ... ... ... 405 14.3.1 USICTL0, USI 0 Registro de

Control ... ... ... ... ... ... 406 14.3.2 USICTL1, USI 1 Registro de Control ... ... ... ... ... ... 407 14.3.3 USICKCTL, USI Reloj Registro de Control ... ... ... ... ... ... ... ... 408 14.3.4 USICNT, USI poco registro de contador ... ... ... ... ... ... ... ... 408 14.3.5 USISRL, USI Byte bajo Registro de desplazamiento ... ... ... ... ... ... ... ... 409 14.3.6 USISRH, USI Byte Alto Registro de desplazamiento ... ... ... ... ... ... ... ... 409 15 Interfaz de comunicación serie Universal, UART Modo ... ... ... ... ... ... ... .. 410 15.1 USCI Descripción ... .. 411 15.2 USCI Introducción: Modo UART ... ... ... ... ... ... ... ... 411 15.3 USCI operación: Modo UART ... ... ... ... ... ... ... ... 413 15.3.1 Inicialización y Restablecer USCI ... ... ... ... ... ... 413 15.3.2 Formato de caracteres ... ... ... ... ... ... ... 413 15.3.3 Comunicación asíncrona Formatos ... ... ... ... ... ... ... . 413 15.3.4 Detección automática de velocidad en baudios ... ... ... ... ... ... ... .. 416 15.3.5 Codificación y decodificación IrDA ... ... ... ... ... ... 417 15.3.6 Detección de errores automática ... ... ... ... ... ... ... 418 15.3.7 USCI Recibir que ... ... ... ... ... ... 418 15.3.8 USCI Transmitir que ... ... ... ... ... ... ... ... 15.3.9 419 Velocidad en baudios de UART Generación ... ... ... ... ... ... 15.3.10 419 Ajuste una velocidad de transmisión ... ... ... ... ... ... ... ... 15.3.11 421 Transmitir poco tiempo ... ... ... ... ... ... ... ... 15.3.12 422 Recibir poco tiempo ... ... ... ... ... ... ... ... 15.3.13 422 Velocidades de transmisión y típicos Errores ... ... ... ... ... ... ... .. 15.3.14 424 Utilizando el módulo de USCI Modo UART Modos de Baja Potencia ... ... ... ... ... ... ... .. 15.3.15 426 USCI interrumpe ... ... ... ... ... ... ... 426 15,4 USCI Registros: Modo UART ... ... ... ... ... ... ... ... 428 15.4.1 UCAxCTL0, USCI_Ax 0 Registro de Control ... ... ... ... ... ... ... . 429 15.4.2 UCAxCTL1, USCI_Ax 1 Registro de Control ... ... ... ... ... ... ... . 430 15.4.3 UCAxBR0 USCI_Ax, Registro de Control de Velocidad en baudios 0 ... ... ... ... ... ... ... .. 430 15.4.4 UCAxBR1 USCI_Ax, Registro de Control de Velocidad en baudios 1 ... ... ... ... ... ... ... .. 430 15.4.5 UCAxMCTL, USCI_Ax Registro Control de modulación ... ... ... ... ... ... ... .. 431 15.4.6 UCAxSTAT, USCI_Ax Registro de Estado ... ... ... ... ... ... ... .. 431 15.4.7 UCAxRXBUF USCI_Ax Búfer de recepción, registro ... ... ... ... ... ... ... 432 15.4.8 UCAxTXBUF, USCI_Ax Transmit Buffer Registro ... ... ... ... ... ... ... 432 15.4.9 UCAxIRTCTL USCI_Ax IrDA, Registro de Control de transmisión ... ... ... ... ... ... ... ... 15.4.10 432 UCAxIRRCTL, IrDA USCI_Ax Recibir Registro de Control ... ... ... ... ... ... ... .. 15.4.11 432 UCAxABCTL USCI_Ax, Control automático de velocidad en baudios Registro ... ... ... ... ... ... ... ... 15.4.12 433 IE2, interrupción permiten registrar 2 ... ... ... ... . 433 6 Índice SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

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15.4.13 IFG2, bandera de interrupción 2 Registro ... ... ... ... ... ... ... .. 15.4.14 433 UC1IE1 Enable Interrupción USCI_A Registro ... ... ... ... ... ... ... .. 15.4.15 434 UC1IFG, USCI_A1 Registro bandera de interrupción ... ... ... ... ... ... ... . 434 16 Universal Interfaz de comunicación serie, modo SPI ... ... ... ... ... ... ... ... 435 16.1 USCI Descripción ... .. 436 16.2 USCI Introducción: Modo SPI ... ... ... ... ... ... ... ... 436 16.3 USCI operación: Modo SPI ... ... ... ... ... ... ... ... 438 16.3.1 Inicialización y Restablecer USCI ... ... ... ... ... ... 438 16.3.2 Formato de caracteres ... ... ... ... ... ... ... 439 16.3.3 Modo Maestro ... ... ... ... 439 16.3.4 Modo Esclavo ... ... ... ... ... ... ... ... 16.3.5 440 SPI que ... ... ... ... ... ... Serie 441 16.3.6 Control del Reloj ... ... ... ... ... ... ... ... 441 16.3.7 Utilizando el modo SPI con modos de baja potencia ... ... ... ... ... ... ... .. 16.3.8 442 SPI interrumpe ... ... ... ... ... ... 442 16.4 USCI Registros: Modo SPI ... ... ... ... ... ... ... ... 444 16.4.1 UCAxCTL0, USCI_Ax Registro de Control 0, UCBxCTL0, USCI_Bx 0 Registro de Control ... ... ... ... ... ... . 445 16.4.2 UCAxCTL1, USCI_Ax Registro de Control 1, UCBxCTL1, USCI_Bx 1 Registro de Control ... ... ... ... ... ... ... ... 445 16.4.3 UCAxBR0, Tasa de bits USCI_Ax Registro de Control 0, UCBxBR0, USCI_Bx Bit Rate Control Registro 0 ... ... ... ... ... ... ... 446 16.4.4 UCAxBR1, USCI_Ax Bit Rate Control Registro 1, UCBxBR1, USCI_Bx Bit Rate Control Registro 1 ... ... ... ... ... ... ... 446 16.4.5 UCAxSTAT, USCI_Ax Registro de Estado, UCBxSTAT, USCI_Bx Registro de Estado ... ... ... ... ... ... ... . 446 16.4.6 UCAxRXBUF USCI_Ax Búfer de recepción, registro, UCBxRXBUF USCI_Bx Búfer de recepción, registro ... ... ... ... ... ... ... ... 446 16.4.7 UCAxTXBUF, USCI_Ax Transmit Buffer Register, UCBxTXBUF, USCI_Bx Transmit Buffer Registro ... ... ... ... ... ... ... ... 447 16.4.8 IE2, interrupción permiten registrar 2 ... ... ... ... ... ... ... .. 447 16.4.9 IFG2, bandera de interrupción 2 Registro ... ... ... ... . 16.4.10 447 UC1IE, USCI_A1/USCI_B1 Enable Interrupción Registro ... ... ... ... ... . 16.4.11 448 UC1IFG, USCI_A1/USCI_B1 Registro bandera de interrupción ... ... ... ... ... ... ... ... 17 448 Universal Interfaz de comunicación serie, 2I C Modo ... ... ... ... ... ... .. 449 17.1 USCI Descripción ... .. 450 17.2 USCI Introducción: 2I C Modo ... ... ... ... ... ... ... ... 450 17.3 USCI Operación: 2I C Modo ... ... ... ... ... ... ... 451 17.3.1 Inicialización y Restablecer USCI ... ... ... ... ... ... 17.3.2 452 2I C serie de datos ... ... ... ... ... ... ... . 17.3.3 452 2 modos de direccionamiento I C ... ... ... ... ... ... 17.3.4 453 Módulo 2I C Modos de funcionamiento ... ... ... ... ... ... 17.3.5 454 2I C Generación de Reloj y sincronización ... ... ... ... ... ... . 464 17.3.6 Mediante el módulo de USCI 2I C Modo con modos de baja potencia ... ... ... ... ... ... ... . 17.3.7 USCI 465 interrupciones en Modo 2I C ... ... ... ... ... ... .. 465 17.4 USCI Registros: 2I C Modo ... ... ... ... ... ... ... 467 17.4.1 UCBxCTL0, USCI_Bx 0 Registro de Control ... ... ... ... ... ... ... . 468 17.4.2 UCBxCTL1, USCI_Bx 1 Registro de Control ... ... ... ... ... ... ... . 469 17.4.3 UCBxBR0 USCI_Bx, Registro de Control de Velocidad en baudios 0 ... ... ... ... ... ... ... .. 469 17.4.4 UCBxBR1 USCI_Bx, Registro de

Control de Velocidad en baudios 1 ... ... ... ... ... ... ... .. 469 17.4.5 UCBxSTAT, USCI_Bx Registro de Estado ... ... ... ... ... ... ... .. 470 17.4.6 UCBxRXBUF USCI_Bx Búfer de recepción, registro ... ... ... ... ... ... ... 470 17.4.7 UCBxTXBUF, USCI_Bx Transmit Buffer Registro ... ... ... ... ... ... ... 470 17.4.8 UCBxI2COA, USCIBx 2I C propia Dirección Registro ... ... ... ... ... .. 471 17.4.9 UCBxI2CSA, USCI_Bx 2I C Dirección de Esclavo Registro ... ... ... ... ... ... ... .. 17.4.10 471 UCBxI2CIE, USCI_Bx 2I C Enable Interrupción Registro ... ... ... ... ... ... ... .. 17.4.11 471 IE2, interrupción permiten registrar 2 ... ... ... ... ... ... 472 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Contenido 7 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 17.4.12 IFG2, bandera de interrupción 2 Registro ... ... ... ... ... ... ... .. 17.4.13 472 UC1IE1 Enable Interrupción USCI_B Registro ... ... ... ... ... ... ... .. 17.4.14 472 UC1IFG, USCI_B1 Registro bandera de interrupción ... ... ... ... ... ... ... . 473 Interfaz de periféricos 18 USART, UART Modo ... ... ... ... ... ... 474 18.1 USART Introducción: Modo UART ... ... ... ... ... ... ... ... 475 18.2 USART operación: Modo UART ... ... ... ... ... .. 476 18.2.1 Inicialización USART y Restablecer ... ... ... ... ... ... ... .. 476 18.2.2 Formato de caracteres ... ... ... ... ... ... ... 477 18.2.3 Comunicación asíncrona Formatos ... ... ... ... ... ... ... . 477 18.2.4 USART Recibir que ... ... ... ... ... ... . 480 18.2.5 USART Transmitir que ... ... ... ... ... ... . 18.2.6 USART 480 baudios Generación ... ... ... ... ... ... ... .. 481 18.2.7 USART interrumpe ... ... ... ... ... ... ... 487 18.3 USART Registros: Modo UART ... ... ... ... ... ... ... ... 490 18.3.1 UxCTL, USART Registro de Control ... ... ... ... ... ... 491 18.3.2 UxTCTL, USART Registro Control de transmisión ... ... ... ... ... ... ... . 492 18.3.3 UxRCTL, USART Recibir Registro de Control ... ... ... ... ... ... ... . 493 18.3.4 UxBR0, USART Registro de Control de Velocidad en baudios 0 ... ... ... ... ... ... ... ... 493 18.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1 ... ... ... ... ... ... ... ... 493 18.3.6 UxMCTL, USART Registro Control de modulación ... ... ... ... ... ... ... .. 494 18.3.7 UxRXBUF, USART Receive Buffer Registro ... ... ... ... ... ... ... ... 494 18.3.8 UxTXBUF, USART Transmit Buffer Registro ... ... ... ... ... ... ... .. 494 18.3.9 IE1, Enable Interrupción Registro 1 ... ... ... ... ... ... ... .. 18.3.10 495 IE2, interrupción permiten registrar 2 ... ... ... ... ... ... 18.3.11 495 IFG1, bandera de interrupción 1 Registro ... ... ... ... ... ... ... .. 18.3.12 495 IFG2, bandera de interrupción 2 Registro ... ... ... ... ... ... ... .. 496 Interfaz de periféricos 19 USART, SPI Modo ... ... ... ... . 497 19.1 USART Introducción: Modo SPI ... ... ... ... ... ... ... ... 498 19.2 USART operación: Modo SPI ... ... ... ... ... ... ... ... 499 19.2.1 Inicialización USART y Restablecer ... ... ... ... ... ... ... .. 499 19.2.2 Modo Maestro ... ... ... ... 500 19.2.3 Modo

Esclavo ... ... ... ... ... ... ... ... 19.2.4 500 SPI que ... ... ... ... ... ... Serie 501 19.2.5 Control del Reloj ... ... ... ... ... ... ... ... 19.2.6 502 SPI interrumpe ... ... ... ... ... ... 504 19.3 USART Registros: Modo SPI ... ... ... ... ... ... ... ... 506 19.3.1 UxCTL, USART Registro de Control ... ... ... ... ... ... 507 19.3.2 UxTCTL, USART Registro Control de transmisión ... ... ... ... ... ... ... . 507 19.3.3 UxRCTL, USART Recibir Registro de Control ... ... ... ... ... ... ... . 508 19.3.4 UxBR0, USART Registro de Control de Velocidad en baudios 0 ... ... ... ... ... ... ... ... 508 19.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1 ... ... ... ... ... ... ... ... 508 19.3.6 UxMCTL, USART Registro Control de modulación ... ... ... ... ... ... ... .. 508 19.3.7 UxRXBUF, USART Receive Buffer Registro ... ... ... ... ... ... ... ... 508 19.3.8 UxTXBUF, USART Transmit Buffer Registro ... ... ... ... ... ... ... .. 19.3.9 509 MODELOS ME1, Habilitación del Módulo Registro 1 ... ... ... ... ... ... ... .. 19.3.10 509 ME2, el módulo permite registrar 2 ... ... ... ... ... ... 19.3.11 509 IE1, Enable Interrupción Registro 1 ... ... ... ... ... ... 19.3.12 509 IE2, interrupción permiten registrar 2 ... ... ... ... . 19.3.13 510 IFG1, bandera de interrupción 1 Registro ... ... ... ... ... ... ... .. 19.3.14 510 IFG2, bandera de interrupción 2 Registro ... ... ... ... ... ... ... .. 20 510 OA ...................................................................... ........................................................... OA 511 20,1 Introducción ... .. 512 8 Contenido SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 20,2 OA Operación ... ... ... ... ... ... 20.2.1 Amplificador OA 513 ... ... ... ... 20.2.2 Entrada 514 OA ... ... ... ... 20.2.3 OA 514 Salida de enrutamiento y comentarios ... ... ... ... ... ... ... ... 20.2.4 Las configuraciones 514 OA ... ... ... ... ... ... ... ... OA 514 20,3 registros ... ... ... ... ... ... 520 20.3.1 OAxCTL0, Opamp que Registro de Control 0 ... ... ... ... ... ... ... ... 521 20.3.2 OAxCTL1, Opamp que Registro de Control 1 ... ... ... ... ... ... ... ... 522 21 Comparator_A+ ... ... ... ... ... 523 21.1 Comparator_A+ Introducción ... ... ... ... ... ... ... ... 524 21.2 Comparator_A+ Operación ... ... ... ... ... ... ... 21.2.1 Comparación 525 ... ... ... ... ... ... ... ... 21.2.2 525 Conmutadores analógicos de entrada ... ... ... ... ... ... 21.2.3 525 Corto Interruptor de entrada ... ... ... ... ... ... ... ... 526 21.2.4 Filtro de salida ... ... ... ... 526 21.2.5 ... ... ... ... ... ... Generador de tensión de referencia 527 21.2.6 Comparator_A+, Deshabilitar puerto Registro LA CAPD ... ... ... ... ... ... ... . 21.2.7 527 Interrupciones Comparator_A+ ... ... ... ... ... ... ... 21.2.8 Comparator_A 528 + utilizada para medir elementos resistivos ... ... ... ... ... ... ... ... 528 21,3 Registros Comparator_A+ ... ... ... ... ... ... ... 530 21.3.1 CACTL1, Comparator_A+ 1 Registro de

Control ... ... ... ... ... ... ... .. 531 21.3.2 CACTL2, Comparator_A+, Registro de Control ... ... ... ... ... ... ... . 532 21.3.3 LA CAPD, Comparator_A+, Deshabilitar puerto Registro ... ... ... ... ... ... ... ... 22 532 ADC10 ... ... ... ... ... ... ... 22,1 533 ADC10 Introducción ... ... ... ... ... ... 22,2 534 ADC10 Operación ... ... ... ... ... ... 22.2.1 536 ADC de 10 bits Core ... ... ... ... ... ... ... 22.2.2 536 ADC10 entradas y multiplexor ... ... ... ... . 536 22.2.3 ... ... ... ... ... ... Generador de tensión de referencia 22.2.4 537 Auto Apagado ... ... ... ... ... ... ... 22.2.5 537 Muestra de Distribución y conversión ... ... ... ... ... ... ... .. 538 22.2.6 Modos conversión ... ... ... ... ... ... ... ... 22.2.7 539 ADC10 Controlador Transferencia de datos ... ... ... ... ... ... ... .. 544 22.2.8 Utilizando el Sensor de temperatura integrado ... ... ... ... ... ... . 549 ADC10 22.2.9 Tierra Consideraciones y ruido ... ... ... ... ... ... 22.2.10 550 ADC10 corta ... ... ... ... ... ... ... ... 551 ADC10 registra 22,3 ... ... ... ... 22.3.1 552 ADC10CTL0, ADC10 Registro de Control 0 ... ... ... ... ... ... . 22.3.2 553 ADC10CTL1, ADC10 1 Registro de Control ... ... ... ... ... ... ... 22.3.3 555 ADC10AE0, Analógico (Entrada) permiten el control Registro 0 ... ... ... ... ... ... ... ... 22.3.4 556 ADC10AE1, Analógico (Entrada) permiten el control Registro 1 (MSP430F22xx solamente) ... ... ... ... ... ... ... . 22.3.5 556 ADC10MEM, Conversion-Memory Registro, formato binario ... ... ... ... ... ... .. 22.3.6 556 ADC10MEM, Conversion-Memory Registro, 2 Complemento Formato ... ... ... ... ... ... ... ... 22.3.7 557 ADC10DTC0, transferencia de datos 0 Registro de Control ... ... ... ... ... ... ... ... 22.3.8 557 ADC10DTC1, transferencia de datos 1 Registro de Control ... ... ... ... ... ... ... ... 22.3.9 557 ADC10SA, Dirección de inicio Registro para la transferencia de datos ... ... ... ... ... ... ... ... 23 558 ADC12 ... ... ... ... ... ... ... 23,1 559 ADC12 Introducción ... ... ... ... ... ... 23,2 560 ADC12 Operación ... ... ... ... ... ... 562 23.2.1 12 Bits ADC Núcleo ... ... ... ... ... ... ... 23.2.2 562 ADC12 entradas y multiplexor ... ... ... ... . 562 23.2.3 ... ... ... ... ... ... Generador de tensión de referencia 23.2.4 563 Muestra de Distribución y conversión ... ... ... ... ... ... ... .. 563 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Contenido 9 presentar la documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Memoria 23.2.5 conversión ... ... ... ... ... ... ... ... 565 23.2.6 Modos Conversión ADC12 ... ... ... ... ... ... ... 565 23.2.7 Utilizando el Sensor de temperatura integrado ... ... ... ... ... ... . 570 ADC12 23.2.8 Conexión a tierra y el ruido Consideraciones ... ... ... ... ... ... ... 23.2.9 571 ADC12 corta ... ... ... ... ... ... ... 572 ADC12 registra 23,3 ... ... ... ... 23.3.1 574 ADC12CTL0, ADC12 Registro de Control 0 ... ... ... ... ... ...

. 23.3.2 575 ADC12CTL1, ADC12 Registro de Control 1 ... ... ... ... ... ... . 23.3.3 577 ADC12MEMx, Conversión ADC12 registros de memoria ... ... ... ... ... ... ... .. 23.3.4 578 ADC12MCTLx, Memoria Conversión ADC12 registros de control ... ... ... ... ... ... ... . 23.3.5 578 ADC12IE, ADC12 Enable Interrupción Registro ... ... ... ... ... ... ... . 23.3.6 579 ADC12IFG, ADC12 bandera de interrupción Registro ... ... ... ... ... ... . 23.3.7 579 ADC12IV ADC12 vector de interrupción Registro ... ... ... ... ... ... . 580 24 Estructura TLV ... ... 581 24.1 TLV Introducción ... ... ... ... ... ... ... ... 24,2 582 Etiquetas compatibles ... ... ... ... ... ... ... ... 24.2.1 LA CONTRALORÍA 583 TLV Estructura Calibración ... ... ... ... ... ... ... .. 583 24.2.2 TAG_ADC12_1 Calibración TLV Estructura ... ... ... ... ... ... . 584 24.3 Comprobación de integridad de segmenta ... ... ... ... ... .. TLV 586 24.4 Análisis Estructura del segmento A ... ... ... ... ... ... ... ... DAC12 586 25 ... ... ... ... ... ... ... 588 25,1 CAD12 Introducción ... ... ... ... ... ... 589 25,2 CAD12 Operación ... ... ... ... ... ... 25.2.1 591 CAD12 Core ... ... ... ... 591 CAD12 25.2.2 Referencia ... ... ... ... ... ... ... ... 591 25.2.3 Actualización del DAC12 Salida de tensión ... ... ... ... ... ... ... ... 591 CAD12_xDAT 25.2.4 Formato de datos ... ... ... ... ... ... ... 592 25.2.5 Amplificador de salida DAC12 calibración de compensación ... ... ... ... ... ... . 25.2.6 592 Agrupación de varios módulos CAD12 ... ... ... ... .. 593 CAD12 25.2.7 Interrupciones ... ... ... ... ... ... ... 594 CAD12 registra 25,3 ... ... ... ... 25.3.1 595 CAD12_xCTL, DAC12 Registro de Control ... ... ... ... ... ... ... . 25.3.2 596 CAD12_xDAT, DAC12 Registro de Datos ... ... ... ... ... ... ... ... 26 597 SD16_A ... ... ... . 598 26,1 SD16_A Introducción ... ... ... ... ... ... ... ... 599 26,2 SD16_A Operación ... ... ... ... ... ... ... ... 26.2.1 Núcleo 601 ADC ... ... ... ... ... ... ... ... 601 26.2.2 Entrada Analógica y PGA ... ... ... ... ... ... 601 26.2.3 ... ... ... ... ... ... Generador de tensión de referencia 26.2.4 601 Auto Apagado ... ... ... ... ... ... ... Entrada analógica 601 26.2.5 Selección de Pares ... ... ... ... ... ... ... ... 601 26.2.6 Características de la entrada analógica ... ... ... ... ... ... ... ... 602 26.2.7 Filtro Digital ... ... ... ... ... ... ... ... 26.2.8 Conversión 603 Registro de memoria: SD16MEM0 ... ... ... ... ... ... ... ... 607 26.2.9 Modos conversión ... ... ... ... ... ... ... ... 26.2.10 608 Utilizando el Sensor de temperatura integrado ... ... ... ... ... ... ... ... 26.2.11 Manejo de interrupciones 608 ... ... ... ... ... ... 609 26,3 SD16_A registros ... ... ... ... ... ... ... ... 26.3.1 611 SD16CTL, SD16_A Registro de Control ... ... ... ... ... ... ... ... 26.3.2 612 SD16CCTL0, SD16_A 0 Registro de Control ... ... ... ... ... ... ... . 26.3.3 613 SD16INCTL0, SD16_A Entrada Registro de Control ... ... ... ... ... ... 26.3.4 614 SD16MEM0, SD16_A Conversión Registro de memoria ... ... ... ... ... ... ... ... 615 10 Contenido SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 26.3.5 SD16AE, SD16_A entrada analógica permiten registrar ... ... ... ... ... .. 26.3.6 615 SD16IV, SD16_A vector de interrupción Registro ... ... ... ... ... ... 27 615 SD24_A ... ... ... . 616 27,1 SD24_A Introducción ... ... ... ... ... ... ... ... 617 27,2 SD24_A Operación ... ... ... ... ... ... ... ... 27.2.1 Núcleo 619 ADC ... ... ... ... ... ... ... ... 619 27.2.2 Entrada Analógica y PGA ... ... ... ... ... ... 619 27.2.3 ... ... ... ... ... ... Generador de tensión de referencia 27.2.4 619 Auto Apagado ... ... ... ... ... ... ... Entrada analógica 619 27.2.5 Selección de Pares ... ... ... ... ... ... ... ... 619 27.2.6 Características de la entrada analógica ... ... ... ... ... ... ... ... 620 27.2.7 Filtro Digital ... ... ... ... ... ... ... ... 27.2.8 Conversión 621 Registro de memoria: SD24MEMx ... ... ... ... ... ... ... ... 625 27.2.9 Modos conversión ... ... ... ... ... ... ... ... 27.2.10 626 Precarga mediante operación de conversión ... ... ... ... ... ... ... ... 27.2.11 628 Utilizando el Sensor de temperatura integrado ... ... ... ... ... ... ... ... 27.2.12 Manejo de interrupciones 629 ... ... ... ... ... ... 630 27,3 SD24_A registros ... ... ... ... ... ... ... ... 27.3.1 632 SD24CTL, SD24_A Registro de Control ... ... ... ... ... ... ... ... 27.3.2 633 SD24CCTLx, SD24_A Canal x registro de control ... ... ... ... ... ... ... ... 27.3.3 634 SD24INCTLx, SD24_A Canal x Entrada Registro de Control ... ... ... ... ... ... ... ... 27.3.4 635 SD24MEMx, SD24_A Canal x Conversión Registro de memoria ... ... ... ... ... ... ... . 27.3.5 636 SD24Prex, SD24_A Canal x Precarga Registro ... ... ... ... ... ... ... .. 27.3.6 636 SD24AE, SD24_A Entrada Analógica Habilitar registro ... ... ... ... ... .. 27.3.7 636 SD24IV, SD24_A vector de interrupción Registro ... ... ... ... ... ... 28 637 Módulo Emulación Integrada (EEM) ... ... ... ... ... ... ... ... EEM 638 28,1 Introducción ... ... ... ... 28,2 EEM 639 bloques de construcción ... ... ... ... 641 28.2.1 Activa ... ... ... ... 28.2.2 Activar Secuenciador 641 ... ... ... ... ... ... ... ... 641 28.2.3 Almacenamiento de estado interno (Buffer) ... ... ... ... ... ... ... ... 641 28.2.4 Control del Reloj ... ... ... ... ... ... Configuraciones EEM 641 28,3 ... ... ... ... ... ... ... ... 642 Historial de revisiones ... ... ... ... ... ... ... 643 SLAU144J entre diciembre de 2004 y 2013 Julio contenido revisado 11 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Lista de figuras 1-1. MSP430 Arquitectura ... ... ... ... ... ... ... ... 24 1-2. Mapa de la Memoria ... ... ... ... ... 25 1-3. Bits, Bytes y palabras de una memoria Byte-Organized ... ... ... ... ... ... . 26 2-1. Restablecimiento de encendido y activación Esquema Claro ... ... ... ... ... ... ... . 29 2-2. Apagón de ... .. 30 2-3. Prioridad de

interrupción ... ... ... ... ... ... ... 31 2-4. Diagrama de bloques (No) -fuentes de interrupción enmascarable ... ... ... ... ... ... . 32 2-5. Controlador de interrupción NMI ... ... ... ... ... ... ... ... 34 2-6. Interrumpir el proceso ... ... ... ... ... ... ... ... 35 2-7. Retorno de interrupción ... ... ... ... ... ... ... ... 36 2-8. Típico consumo actual de 'F21x1 Dispositivos vs Modos de funcionamiento ... ... ... ... ... ... .. 38 2-9. Modos de funcionamiento Sistema De Reloj ... ... ... ... ... ... ... .. 39 3-1. Diagrama de bloque CPU ... ... ... ... ... ... ... ... 44 3-2. Contador de programa ... ... ... ... ... ... ... ... 44 3-3. Contador de pilas ... ... ... ... ... 45 3-4. Uso de las pilas ... ... ... ... ... ... ... 45 3-5. EMPUJE SP - POP SP Secuencia ... ... ... ... ... ... 45 3-6. Registro de Estado Bits ... ... ... ... ... ... ... ... 46 3-7. Register-Byte / Byte-Register operaciones ... ... ... ... ... ... 47 3-8. Operando operación de obtención ... ... ... ... ... ... ... 54 3-9. Formato Doble operando instrucciones ... ... ... ... ... ... ... 57 3-10. Solo operando Instrucciones Formato ... ... ... ... ... ... . 58 3-11. Formato instrucción de salto ... ... ... ... ... ... ... . 59 3-12. Mapa Instrucciones básicas ... ... ... ... ... ... 62 3-13. Decremento se superponen ... ... ... ... ... ... 80 3-14. Interrupción Programa Principal ... ... ... ... ... ... ... . 100 3-15. Operando de destino media aritmética de desplazamiento a la izquierda ... ... ... ... ... ... ... ... 101 3-16. Operando de destino - Realizar desplazamiento a la izquierda ... ... ... ... ... ... 102 3-17. Operando de destino - Media aritmética Cambio derecho ... ... ... ... ... ... ... ... 103 3-18. Operando de destino - Realizar desplazamiento a la derecha ... ... ... ... ... ... ... .. 104 3-19. Operando de destino Intercambio de Byte ... ... ... ... ... ... ... ... 111 3-20. Operando de destino - Extensión de Signo ... ... ... ... ... ... 112 4-1. MSP430X CPU Diagrama de bloque ... ... ... ... ... ... ... ... 117 4-2. PC Almacenamiento en la pila para interrupciones ... ... ... ... . 118 4-3. Contador de programa ... ... ... ... 119 4-4. PC Almacenamiento en la pila de CALLA ... ... ... ... ... ... ... ... 119 4-5. Puntero de pila ... ... ... ... ... ... 120 4-6. Uso de las pilas ... ... ... ... ... 120 4-7. PUSHX.El formato de la pila ... ... ... ... ... ... ... ... 120 4-8. EMPUJE SP, POP SP Secuencia ... ... ... ... ... ... 120 4-9. SR Bits ... ... ... ... ... ... ... ... 121 4-10. Register-Byte / Byte-Register Operación ... ... ... ... . 123 4-11. Register-Word Operación ... ... ... ... ... ... ... 123 4-12. WordRegister Operación ... ... ... ... ... ... ... 124 4-13. Registro Address-Word Operación ... ... ... ... ... ... ... ... 124 4-14. AddressWord - Registro Operación ... ... ... ... ... ... .. 125 4-15. Modo indexado en 64KB inferior ... ... ... ... ... ... ... ... 127 12 Lista de figuras SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4-16. Modo indexado en la memoria superior ... ... ... ... ... .. 128 417. Desbordamiento y subdesbordamiento de modo

indexado ... ... ... ... ... ... ... ... 129 4-18. Ejecución en modo simbólico 64KB inferior ... ... ... ... ... ... ... .. 132 4-19. Funcionar en el modo simbólico de la memoria superior ... ... ... ... ... ... . 133 4-20. Desbordamiento y subdesbordamiento de modo simbólico ... ... ... ... ... ... ... ... 134 4-21. MSP430 Double-Operand formato Instrucción ... ... ... ... ... ... ... ... 142 4-22. MSP430 Single-Operand instrucciones ... ... ... ... ... ... 143 4-23. Formato de instrucciones de salto condicional ... ... ... ... ... ... ... .. 144 424. Extensión Word Modos de registro ... ... ... ... ... ... ... ... 147 4-25. Palabra de Extensión Non-Register Modos ... ... ... ... ... ... ... .. 149 4-26. Ejemplo de registro extendido/Registrar instrucciones ... ... ... ... ... ... . 150 4-27. Ejemplo de inmediato/indexados instrucciones ... ... ... ... ... ... ... .. 150 428. Formato extendido Formatos instrucciones ... ... ... ... . 152 4-29. 20 Bits en Memoria direcciones ... ... ... ... ... ... ... ... 152 4-30. Formato extendido formato II Instrucción ... ... ... ... ... ... 153 431. PUSHM/POPM formato Instrucción ... ... ... ... ... ... ... 154 4-32. RRCM, RRAM, RRUM y RLAM formato Instrucción ... ... ... ... ... ... 154 4-33. BRA Instrucciones Formato ... ... ... ... ... ... ... 154 4-34. CALLA Instrucciones Formato ... ... ... ... ... ... ... 154 4-35. Decremento se superponen ... ... ... ... ... ... 180 4-36. Pila después de una instrucción RET ... ... ... ... ... ... ... ... 199 4-37. Operando de Destino de desplazamiento aritmético izquierda ... ... ... ... ... ... ... ... 201 4-38. Operando de Destino de llevar Mayúsculas izquierda ... ... ... ... ... ... 202 4-39. Girar a la derecha aritméticamente RRA.B y el RRA.W ... ... ... ... ... ... ... .. 203 4-40. Girar a la derecha por llevar la CRR.B y RRC.W ... ... ... ... ... ... ... . 204 4-41. Bytes de Memoria Swap ... ... ... ... ... ... ... . 211 4-42. Swap Bytes en un registro ... ... ... ... ... ... ... 211 4-43. Girar a la izquierda aritméticamente-RLAM[ .W] y RLAM.A ... ... ... ... ... ... 238 4-44. Desplazamiento a la izquierda Operand-Arithmetic destino ... ... ... ... ... ... 239 4-45. Mayúsculas izquierda OperandCarry destino ... ... ... ... ... ... ... ... 240 4-46. Girar a la derecha aritméticamente RRAM[ .W] y RRAM.A ... ... ... ... ... ... ... . 241 4-47. Girar a la derecha aritméticamente RRAX( .B, .A) - Modo de registro ... ... ... ... ... ... ... 243 4-48. Girar a la derecha aritméticamente RRAX( .B, .A) - Non-Register Modo ... ... ... ... ... ... ... . 243 4-49. Girar a la derecha por llevar RRCM[ .W] y RRCM.A ... ... ... ... ... ... ... .. 244 4-50. Girar a la derecha por llevar RRCX( .B, .A) - Modo de registro ... ... ... ... ... ... ... ... 246 4-51. Girar a la derecha por llevar RRCX( .B, .A) - Non-Register Modo ... ... ... ... . 246 4-52. Girar a la derecha sin signo RRUM[ .W] y RRUM.A ... ... ... ... ... ... ... . 247 4-53. Girar a la derecha sin signo RRUX( .B, .A) - Modo de registro ... ... ... ... ... ... ... . 248 4-54. Swap Bytes SWPBX.A modo de registro ... ... ... ... ... ... 252 455. Swap Bytes SWPBX.A en la Memoria ... ... ... ... ... ... ... 252 456. Swap Bytes SWPBX[ .W] Modo de registro ... ... ... ... ... ... ... .. 253 4-57. Swap Bytes SWPBX[ .W] en la Memoria ... ... ... ... ... ... ... ... 253 4-58. Firmar Ampliar SXTX.A ... ... ... ... 254 4-59. Firmar Ampliar SXTX[ .W] ... ... ... ... ... ... ... . 254 5-1. Módulo de reloj básico+ Diagrama de bloque-MSP430F2xx ... ... ... ... ... ... ... .. 274 5-2. Módulo de reloj básico+ Diagram-MSP430AFE2xx Bloque ... ... ... ... ... ... ... . 275 5-3. Las señales de

desactivación para el oscilador LFXT1 ... ... ... ... ... ... ... ... 277 5-4. Las señales de desactivación del oscilador XT2 ... ... ... ... ... ... ... ... 277 5-5. Control de encendido/apagado de la contraloría ... ... ... ... ... ... ... . 278 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de figuras 13 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 5-6. DCOx Rango típico RSELx y pasos ... ... ... ... ... ... ... .. 278 5-7. Patrones Modulación ... ... ... ... ... ... ... ... 279 5-8. Oscillator-Fault Lógica ... ... ... ... 280 5-9. Interruptor de MCLK LFXT1CLK DCOCLK a ... ... ... ... ... ... .. 281 6-1. Diagrama de bloque controlador DMA ... ... ... ... ... ... 289 6-2. Modos de direccionamiento DMA ... ... ... ... ... ... ... 290 6-3. DMA de Diagrama de estado ... ... ... ... ... ... ... ... 292 6-4. DMA Transferencia de bloques Diagrama de estado ... ... ... ... ... ... ... ... 294 6-5. DMA Transferencia Burst-Block Diagrama de estado ... ... ... ... ... ... 296 7-1. Módulo de la memoria Flash Diagrama de bloque ... ... ... ... ... ... 309 7-2. Segmentos de Memoria Flash, 32 KB Ejemplo ... ... ... ... ... ... ... ... 310 7-3. Memoria Flash Generador de Diagrama de bloques ... ... ... ... ... ... ... ... 311 7-4. Ciclo de borrado ... ... ... ... ... ... 312 7-5. Ciclo de borrado de memoria Flash ... ... ... ... ... ... ... .. 313 7-6. Ciclo de borrado de memoria RAM ... ... ... ... ... ... ... ... 314 7-7. Byte o Word escribir fechas ... ... ... ... ... ... ... 315 7-8. Iniciar un byte o una palabra escribir desde Flash ... ... ... ... ... ... ... ... 316 7-9. Iniciar un byte o una palabra escribir desde la RAM ... ... ... ... ... ... 317 710. Distribución Block-Write Ciclo ... ... ... ... ... ... ... 318 7-11. Escritura de Bloque Flujo ... ... ... ... 319 7-12. User-Developed Solución de Programación ... ... ... ... ... ... ... .. 322 8-1. Ejemplo: Circuitos y configuración mediante la patilla Oscilador ... ... ... ... ... ... ... .. 330 8-2. Típico Pin-Oscillation Frecuencia ... ... ... ... ... ... ... ... 331 9-1. SVS Diagrama de bloque ... ... ... ... ... ... 336 9-2. Los niveles de operación y los cortes de SVS/Circuito de Reset ... ... ... ... ... ... ... . 338 10-1. Temporizador de vigilancia+ Diagrama de bloque ... ... ... ... ... ... . 343 11-1. Diagrama de bloque Multiplicador de Hardware ... ... ... ... ... ... ... 350 12-1. Diagrama de bloques Timer_A ... ... ... ... ... ... ... 357 12-2. Modo de ... ... 358 12-3. Indicador de modo de configuración ... ... ... ... ... ... 359 12-4. Modo continuo ... ... ... ... ... ... 359 12-5. Bandera de modo continuo ... ... ... ... ... ... 359 12-6. Modo continuo intervalos de tiempo ... ... ... ... ... ... . 360 12-7. Up/Down Mode ... .. 360 12-8. Arriba/Abajo Modo ... ... ... ... ... ... Valor de indicador 361 12-9. Unidad de salida de Up/Down Mode ... ... ... ... ... ... 362 12-10. Captar Señal (SCS = 1)... ... ... ... ... ... ... ... ... ... ... ... 362 12-11. ... ... ... ... ... ... ... Ciclo Captura 363 12-12. Ejemplo de salida de modo temporizador en ... ... ... ... ... ... ... ... 364 12-13. Ejemplo de salida de temporizador en modo Continuo ... ... ... ... ... ... ... ... 365 12-14. Ejemplo de salida de

temporizador en Up/Down Mode ... ... ... ... ... ... . 366 12-15. Capture/Compare TACCR0 bandera de interrupción ... ... ... ... ... ... 367 13-1. Diagrama de bloques Timer_B ... ... ... ... ... ... ... 376 132. Modo de ... ... 378 13-3. Indicador de modo de configuración ... ... ... ... ... ... 378 13-4. Modo continuo ... ... ... ... ... ... 378 13-5. Bandera de modo continuo ... ... ... ... ... ... 379 13-6. Modo continuo intervalos de tiempo ... ... ... ... ... ... . 379 13-7. Up/Down Mode ... .. 380 14 Lista de figuras SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 13-8. Arriba/Abajo Modo ... ... ... ... ... ... Valor de indicador 380 13-9. Unidad de salida de Up/Down Mode ... ... ... ... ... ... 381 13-10. Captar Señal (SCS = 1)... ... ... ... ... ... ... ... ... ... ... ... 381 13-11. ... ... ... ... ... ... ... Ciclo Captura 382 13-12. Ejemplo de salida, el temporizador en modo ... ... ... ... ... ... ... 385 13-13. Ejemplo de salida, el temporizador en modo Continuo ... ... ... ... ... ... ... ... 386 13-14. Ejemplo de salida, Temporizador de Up/Down Mode ... ... ... ... ... ... ... ... 387 13-15. Capture/Compare TBCCR0 bandera de interrupción ... ... ... ... ... ... 388 14-1. USI Diagrama de bloques: Modo SPI ... ... ... ... ... ... 397 14-2. USI Diagrama de bloques: 2I C Modo ... ... ... ... ... ... ... ... 398 14-3. SPI Fecha ... ... ... ... ... ... ... 400 14-4. Ajuste de datos de 7 bits de datos SPI ... ... ... ... ... ... .. 401 15-1. USCI_Ax Diagrama de bloques: Modo UART (UCSYNC = 0) ... ... ... ... ... ... ... 412 15-2. Formato de caracteres ... ... ... ... ... ... 413 15-3. IdleLine Formato ... ... ... ... ... ... ... ... 414 15-4. Multiprocesador Address-Bit Formato ... ... ... ... ... ... ... 415 15-5. Detección automática de velocidad en baudios - Break/Sincronización Secuencia ... ... ... ... ... ... ... . 416 15-6. Detección automática de velocidad en baudios - Sincronización Campo ... ... ... ... ... ... ... .. 416 15-7. UART vs IrDA Formato de datos ... ... ... ... ... ... ... ... 417 15-8. Glitch Represión, USCI Recibir No Iniciado ... ... ... ... ... ... ... ... 419 15-9. Glitch Represión, USCI activado ... ... ... ... ... ... ... 419 15-10. Velocidad en baudios BITCLK UCOS Distribución con16 = 0 ... ... ... ... ... ... ... ... 420 15-11. Error de recepción ... ... ... ... ... ... 423 16-1. USCI Diagrama de bloques: Modo SPI ... ... ... ... ... .. 437 16-2. USCI maestro y esclavo Externo ... ... ... ... ... ... . 439 16-3. USCI Esclavo y maestro externo ... ... ... ... ... ... . 440 16-4. Distribución con SPI USCI UCMSB = 1 ... ... ... ... ... ... ... 442 17-1. USCI Diagrama de bloques: 2I C Modo ... ... ... ... ... ... ... 451 17-2. 2 Bus I C Diagrama de conexión ... ... ... ... ... ... ... ... 452 17-3. 2I C Transferencia de datos del módulo ... ... ... ... ... ... ... 452 17-4. Transferencia de bits de 2 Bus I C ... ... ... ... ... ... ... ... 453 17-5. 2I C Módulo 7 bits Formato de direccionamiento ... ... ... ... ... ... 453 17-6. Módulo 2I C 10 Bits Formato de direccionamiento ... ... ... ... ... ... 453 17-7. 2I Módulo C Formato de direccionamiento con las reiteradas condición de

arranque ... ... ... ... ... ... ... ... 454 17-8. 2I C Leyenda Línea de Tiempo ... ... ... ... ... ... 454 17-9. 2I C Modo de transmisor receptor ... ... ... ... ... ... 455 17-10. 2I C Modo receptor ... ... ... ... ... ... ... 457 17-11. 2I C esclavo 10-bit Modo de direccionamiento ... ... ... ... ... ... ... ... 458 17-12. 2I C Master Modo de Transmisor ... ... ... ... ... ... ... ... 460 17-13. 2I C Modo de receptor principal ... ... ... ... ... ... ... 462 17-14. 2I C Master 10-bit Modo de direccionamiento ... ... ... ... ... ... ... ... 463 1715. Procedimiento de arbitraje entre dos transmisores Maestro ... ... ... ... ... ... .. 463 17-16. Sincronización de dos 2I C Generadores de reloj durante el arbitraje ... ... ... ... ... ... .. 464 18-1. USART Diagrama de bloques: Modo UART ... ... ... ... ... ... 476 18-2. Formato de caracteres ... ... ... ... ... ... 477 18-3. Idle-Line Formato ... ... ... ... ... ... ... ... 478 18-4. Multiprocesador Address-Bit Formato ... ... ... ... ... ... ... 479 18-5. Diagrama de estado del receptor que ... ... ... ... ... ... ... 480 18-6. Diagrama de estado del transmisor que ... ... ... ... ... ... 481 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de figuras 15 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 18-7. MSP430 Generador de velocidad ... ... ... ... ... ... 481 18-8. Velocidad en baudios BITCLK Distribución ... ... ... ... ... ... ... ... 482 18-9. Error de recepción ... ... ... ... ... ... 485 18-10. Interrupciones de Transmisión Funcionamiento ... ... ... ... ... ... ... ... 487 18-11. La interrupción de recepción ... ... ... ... ... ... 487 18-12. Glitch Represión, USART Recibir No Iniciado ... ... ... ... ... ... .. 489 18-13. Glitch Represión, USART activado ... ... ... ... ... ... 489 19-1. USART Diagrama de bloques: Modo SPI ... ... ... ... ... ... ... 498 19-2. USART maestro y esclavo Externo ... ... ... ... ... ... ... 500 19-3. USART Esclavo y maestro externo ... ... ... ... ... ... ... 501 19-4. Master Transmitir que Diagrama de estado ... ... ... ... . 501 19-5. Esclavo permiten transmitir Diagrama de estado ... ... ... ... ... ... 502 19-6. SPI Master Receive-Enable Diagrama de estado ... ... ... ... ... ... ... ... 502 19-7. SPI Esclavo ReceiveEnable Diagrama de estado ... ... ... ... ... ... 502 19-8. SPI Generador de velocidad ... ... ... ... ... ... ... 503 19-9. SPI USART Distribución ... ... ... ... ... ... 503 19-10. Interrupciones de Transmisión Funcionamiento ... ... ... ... ... ... ... ... 504 19-11. La interrupción de recepción ... ... ... ... ... ... 505 19-12. Interrupción de Recepción Diagrama de estado ... ... ... ... ... .. 505 20-1. Diagrama de bloques OA ... ... ... ... ... ... ... ... 513 20-2. Two-Opamp Amplificador diferencial ... ... ... ... ... ... . 516 20-3. Amplificador diferencial Two-Opamp Oax Interconexiones ... ... ... ... ... ... ... ... 517 20-4. Three-Opamp Amplificador diferencial ... ... ... ... ... ... ... 518 205. Amplificador diferencial Three-Opamp Oax Interconexiones ... ... ... ... ... .. 519 21-1. Diagrama de bloques Comparator_A+ ... ... ... ... ... ... ... ... 524 21-2. Sample-And Comparator_A+ -Mantener ... ... ... ... ... ... ... 526 21-3. RC-

respuesta de filtro en la salida del comparador ... ... ... ... ... ... ... . 527 21-4. Transferencia característica y disipación de potencia en un Inversor CMOS/Buffer ... ... ... ... ... ... ... .. 527 21-5. Interrupción Comparator_A+ sistema ... ... ... ... ... ... . 528 21-6. Sistema de Medición de Temperatura ... ... ... ... ... ... ... ... 528 21-7. Distribución Sistemas de medición de temperatura ... ... ... ... ... ... ... .. 529 22-1. Diagrama de bloques ADC10 ... ... ... ... ... ... ... . 535 22-2. Multiplexor analógico ... ... ... ... ... ... ... ... 536 22-3. Distribución Muestra ... .. 538 22-4. Entrada Analógica circuito equivalente ... ... ... ... ... ... ... ... 538 22-5. Un canal SingleConversion Modo ... ... ... ... ... ... ... .. 540 22-6. Secuencia de modo Canales ... ... ... ... ... ... ... ... 541 22-7. Repeat-Single -Modo de canal ... ... ... ... ... ... ... ... 542 22-8. Repeat-Sequence -de modo Canales ... ... ... ... ... ... 543 22-9. One-Block Transferencia ... ... ... ... ... ... 545 22-10. Diagrama de estado de Control de transferencia de datos en Modo de Transferencia OneBlock ... ... ... ... ... ... ... . 546 22-11. Two-Block Transferencia ... ... ... ... ... ... 547 22-12. Diagrama de estado de Control de transferencia de datos en Modo de Transferencia TwoBlock ... ... ... ... ... ... ... . 548 22-13. Sensor de temperatura Típico Función de transferencia ... ... ... ... ... ... ... .. 550 22-14. ADC10 Tierra Consideraciones y el ruido interno (VREF) ... ... ... ... ... ... ... .. 550 22-15. ADC10 Tierra y ruido Consideraciones (Externo 551 22-16. Sistema ADC10 Interrupción VREF) ... ... ... ... ... ... ... ... ... ... ... ... ... ... ... 551 23-1. Diagrama de bloques ADC12 ... ... ... ... ... ... ... . 561 23-2. Multiplexor analógico ... ... ... ... ... ... ... ... 562 16 Lista de figuras SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 23-3. Modo extendido Muestra ... ... ... ... ... ... ... 564 23-4. Modo Pulso muestra ... ... ... ... ... ... ... ... 564 23-5. Entrada Analógica circuito equivalente ... ... ... ... ... ... ... ... 565 23-6. Un canal , Single-Conversion Modo ... ... ... ... ... ... 566 23-7. Secuencia de modo Canales ... ... ... ... ... ... ... ... 567 23-8. Repeat-Single -Modo de canal ... ... ... ... ... ... ... ... 568 23-9. Repeat-Sequence -de modo Canales ... ... ... ... ... ... 569 23-10. Sensor de temperatura Típico Función de transferencia ... ... ... ... ... ... ... .. 571 23-11. ADC12 Tierra y ruido Consideraciones ... ... ... ... ... ... ... ... 572 25-1. Diagrama de bloques CAD12 ... ... ... ... ... ... ... . 590 25-2. Tensión de salida vs DAC12 Datos, 12-bits, recto modo Binario ... ... ... ... ... ... ... .. 592 25-3. Tensión de salida vs DAC12 Datos, 12-bits, 2s de modo Complemento ... ... ... ... ... ... ... .. 592 25-4. Desplazamiento Negativo ... .. 593 25-5. Desplazamiento positivo ... ... ... ... ... ... ... 593 25-6. DAC12 Actualización del Grupo Ejemplo, ignición Timer_A3 ... ... ... ... ... ... . 594 26-1.

SD16_A Diagrama de bloque ... ... ... ... ... ... ... 600 26-2. Entrada Analógica circuito equivalente ... ... ... ... ... ... ... ... 602 26-3. Respuesta de frecuencia Filtro de peine con OSR = 32 ... ... ... ... ... ... ... . 603 26-4. Filtro Digital Paso Respuesta y puntos de cambio ... ... ... ... ... ... ... ... 604 26-5. Utiliza Bits de salida del filtro Digital ... ... ... ... ... .. 606 26-6. Tensión de entrada vs Salida Digital ... ... ... ... ... ... 607 26-7. Funcionamiento de un canal ... ... ... ... ... ... ... 608 26-8. Sensor de temperatura Típico Función de transferencia ... ... ... ... ... ... ... .. 609 27-1. Diagrama de bloques de la SD24_A ... ... ... ... ... ... 618 27-2. Entrada Analógica circuito equivalente ... ... ... ... ... ... ... ... 620 27-3. Respuesta de frecuencia Filtro de peine con OSR = 32 ... ... ... ... ... ... ... . 622 27-4. Filtro Digital Paso Respuesta y puntos de cambio ... ... ... ... ... ... ... ... 622 27-5. Utiliza Bits de salida del filtro Digital ... ... ... ... ... .. 624 27-6. Tensión de entrada vs Salida Digital ... ... ... ... ... ... 625 27-7. Funcionamiento de un canal - Ejemplo ... ... ... ... ... ... 626 27-8. Funcionamiento de canales agrupados - Ejemplo ... ... ... ... ... ... ... .. 627 27-9. Conversión mediante precarga - Ejemplo ... ... ... ... ... ... ... ... 628 27-10. Inicio de conversión con Precarga Ejemplo ... ... ... ... ... ... ... ... 628 27-11. Precarga y Sincronización de canales ... ... ... ... ... ... 629 27-12. Sensor de temperatura Típico Función de transferencia ... ... ... ... ... ... ... .. 629 28-1. Gran aplicación del módulo Emulación (EEM) incorporado ... ... ... ... ... ... ... .. 640 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de figuras 17 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Lista de tablas 1-1. MSP430x2xx Familia Mejoras ... ... ... ... ... ... ... 27 2-1. Fuentes de interrupción, banderas, y los vectores ... ... ... ... ... ... ... ... 37 2-2. Modos de funcionamiento Sistema De Reloj ... ... ... ... ... ... ... .. 39 2-3. Conexión de Pin sin usar ... ... ... ... ... ... ... 41 3-1. Descripción del registro de estado Bits ... ... ... ... ... ... . 46 3-2. Los valores de constantes Generadores CG1, CG2 ... ... ... ... ... ... 46 3-3. Origen/Destino operando modos de direccionamiento ... ... ... ... ... ... ... ... 48 34. Modo de registro Descripción ... ... ... ... ... ... ... 49 3-5. Modo indexado Descripción ... ... ... ... ... ... ... 50 3-6. Descripción de modo simbólico ... ... ... ... ... ... ... 51 3-7. Descripción de modo absoluto ... ... ... ... ... ... ... 52 3-8. Descripción de modo indirecto ... ... ... ... ... ... ... 53 3-9. Autoincrement Descripción de modo indirecto ... ... ... ... ... ... ... .. 54 3-10. Descripción de modo inmediato ... ... ... ... ... ... ... ... 55 3-11. Doble operando instrucciones ... ... ... ... ... ... 57 3-12. Solo operando instrucciones ... ... ... ... ... ... ... 58 3-13. Instrucciones de salto ... ... ... ... ... ... ... ... 59 3-14. Interrumpir y ciclos de reinicio ... ... ... ... ... ... ... 60 3-15. Formato de Instrucción II ciclos y

longitudes ... ... ... ... ... ... ... .. 60 3-16. Instrucciones Formato 1 ciclos y longitudes ... ... ... ... ... ... ... .. 61 3-17. Conjunto de instrucciones MSP430 ... ... ... ... ... ... ... . 62 4-1. SR poco Descripción ... ... ... ... ... ... ... ... 121 4-2. Los valores de constantes Generadores CG1, CG2 ... ... ... ... ... ... ... ... 122 4-3. Direccionamiento origen/destino ... ... ... ... ... ... ... ... 125 4-4. MSP430 Double-Operand instrucciones ... ... ... ... ... ... 143 4-5. MSP430 Single-Operand instrucciones ... ... ... ... ... ... 143 4-6. Instrucciones de salto condicional ... ... ... ... ... ... ... ... 144 47. Emular Las instrucciones ... ... ... ... ... ... 144 4-8. Interrumpir, Volver y ciclos de reinicio y Longitud ... ... ... ... ... ... ... .. 145 4-9. MSP430 Instrucciones Formato II ciclos y Longitud ... ... ... ... ... ... .. 145 4-10. MSP430 Formato I Instrucciones ciclos y Longitud ... ... ... ... ... ... ... . 146 4-11. Descripción de la extensión Palabra Bits para modo de registro ... ... ... ... ... ... ... 147 4-12. Descripción de la extensión Palabra Bits para Non-Register Modos ... ... ... ... ... ... ... .. 149 4-13. Extended Double-Operand instrucciones ... ... ... ... . 151 4-14. Extended Single-Operand instrucciones ... ... ... ... ... ... 153 4-15. Extended emular las instrucciones ... ... ... ... ... .. 155 4-16. Dirigir Instrucciones, funcionan en 20 bits de datos Registro ... ... ... ... ... ... ... ... 156 4-17. MSP430X formato Instrucción II ciclos y Longitud ... ... ... ... ... ... . 157 4-18. MSP430X Formato E Instrucciones ciclos y la longitud ... ... ... ... ... ... ... . 158 419. Instrucción y Dirección Ciclos Longitud ... ... ... ... . 159 4-20. Mapa de MSP430X instrucciones ... ... ... ... ... ... ... ... 160 5-1. Módulo de reloj básico+ registros ... ... ... ... ... ... ... ... 282 61. Modos de transferencia DMA ... ... ... ... 291 6-2. DMA Activar operación ... ... ... ... ... ... ... 297 6-3. Las prioridades de los canales ... ... ... ... ... ... 299 6-4. Máximo tiempo de ciclo DMA Single-Transfer ... ... ... ... ... ... ... ... 299 6-5. Registros DMA ... .. 302 18 Lista de tablas SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 7-1. Borrar los modos ... ... ... ... ... 312 7-2. Modos de Escritura ... ... ... ... ... 315 7-3. Flash acceso mientras está ocupado = 1 ... ... ... ... ... ... 320 7-4. Registros de Memoria Flash ... ... ... ... ... ... ... 323 8-1. PxSEL y PxSEL2 ... ... ... ... ... ... ... ... 329 8-2. Digital I/O registros ... ... ... ... ... ... ... ... 333 9-1. SVS registros ... ... ... ... ... ... ... 339 10-1. Temporizador de vigilancia+ registros ... ... ... ... ... ... 346 11-1. Direcciones OP1 ... .. 351 11-2. RESHI Contenido ... ... ... ... ... ... ... ... 351 11-3. SUMEXT Contenido ... ... ... ... ... ... ... ... 351 11-4. Multiplicador de Hardware registros ... ... ... ... ... ... ... ... 354 12-1. Modos Temporizador ... ... ... ... ... 358 12-2. Modos de salida ... ... ... ... ... ... ... 364 12-3. Registros Timer_A3 ... ... ... ... ... ... 369 13-1. Modos Temporizador ... ... ...

... ... 377 13-2. TBCLx Sucesos de Carga ... ... ... ... ... ... ... ... 383 13-3. Comparar Seguro Modos de funcionamiento ... ... ... ... ... ... ... ... 383 13-4. Modos de salida ... ... ... ... ... ... ... 384 13-5. Timer_B registros ... ... ... ... ... ... ... ... 390 14-1. USI registros ... ... ... ... ... ... 405 14-2. USI Palabra Acceso a registros ... ... ... ... ... ... 405 15-1. Recibir las Condiciones de error ... ... ... ... ... ... ... 418 15-2. Modulación BITCLK patrón ... ... ... ... ... ... 420 15-3. Modulación Patrón BITCLK16 ... ... ... ... ... ... 421 15-4. Comúnmente se utilizan tasas de baudios, ajustes, y los errores, UCOS16 = 0 ... ... ... ... ... ... ... ... 424 15-5. Comúnmente se utilizan tasas de baudios, ajustes, y los errores, UCOS16 = 1 ... ... ... ... ... ... ... ... 425 15-6. USCI_A0 Control y Registros del Estado ... ... ... ... . 428 15-7. USCI_A1 Control y Registros del Estado ... ... ... ... . 428 16-1. UCxSTE Operación ... ... ... ... ... ... 438 16-2. USCI_A0 y USCI_B0 Control y Registros del Estado ... ... ... ... ... ... ... . 444 16-3. USCI_A1 y USCI_B1 Control y Registros del Estado ... ... ... ... ... ... ... . 444 17-1. Cambio de estado Banderas Interrupción ... ... ... ... ... ... ... ... 465 17-2. USCI_B0 Control y Registros del Estado ... ... ... ... . 467 17-3. USCI_B1 Control y Registros del Estado ... ... ... ... . 467 18-1. Recibir las Condiciones de error ... ... ... ... ... ... ... 480 18-2. Comúnmente se utilizan velocidades de transmisión de datos, la velocidad de transmisión en baudios y errores ... ... ... ... ... ... ... ... 486 18-3. USART0 Control y Registros del Estado ... ... ... ... . 490 18-4. USART1 Control y Registros del Estado ... ... ... ... . 490 19-1. USART0 Control y Registros del Estado ... ... ... ... . 506 19-2. USART1 Control y Registros del Estado ... ... ... ... . 506 20-1. Configuraciones de salida OA ... ... ... ... ... ... ... 514 20-2. Selección de modo OA ... ... ... ... ... ... ... ... 514 20-3. Control del amplificador diferencial Two-Opamp valores del Registro ... ... ... ... ... ... ... ... 516 20-4. Two-Opamp Ajustes de ganancia del amplificador diferencial ... ... ... ... ... ... ... .. 516 20-5. Control del amplificador diferencial Three-Opamp valores del Registro ... ... ... ... ... ... ... ... 518 20-6. Three-Opamp Ajustes de ganancia del amplificador diferencial ... ... ... ... ... ... ... 518 207. OA registros ... ... ... ... ... ... 520 21-1. Registros Comparator_A+ ... ... ... ... ... ... ... 530 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de tablas 19 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 22-1. Modo Conversión Resumen ... ... ... ... ... ... 539 22-2. El tiempo de ciclo máximo ... ... ... ... ... ... ... ... 549 22-3. ADC10 registros ... ... ... ... 552 23-1. Modo Conversión Resumen ... ... ... ... ... ... 565 23-2. ADC12 registros ... ... ... ... 574 24-1. Ejemplo segmenta Estructura ... ... ... ... ... ... ... ... 582 24-2. Etiquetas compatibles (específico del dispositivo) ... ... ... ... ... ... ... ... 583 24-3. La contraloría Datos de calibración (dispositivo

específico) ... ... ... ... ... ... ... .. 583 24-4. TAG_ADC12_1 Datos de calibración (dispositivo específico) ... ... ... ... ... ... . 584 25-1. DAC12 Escala completa gama 591 25-2. DAC12 registra (VREF = VeREF+ o VREF+) ... ... ... ... ... ... ... . ... ... ... ... 595 26-1. Amortiguación alta impedancia de entrada ... ... ... ... ... ... ... ... 602 26-2. Capacitancia Muestreo ... ... ... ... ... ... ... . 603 26-3. Formato de datos ... ... ... ... ... 607 26-4. Modo Conversión Resumen ... ... ... ... ... ... 608 26-5. SD16_A registros ... ... ... ... ... ... ... ... 611 27-1. Amortiguación alta impedancia de entrada ... ... ... ... ... ... ... ... 620 27-2. Capacitancia Muestreo ... ... ... ... ... ... ... . 621 27-3. Formato de datos ... ... ... ... ... 625 27-4. Modo Conversión Resumen ... ... ... ... ... ... 626 27-5. SD24_A registros ... ... ... ... ... ... ... ... 632 28-1. EEM Configuraciones 2xx ... ... ... ... ... ... ... 642 20 Lista de tablas SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Prefacio SLAU144J-diciembre 2004-Revisado 2013 Julio leer este primer acerca de este manual Este manual describe los módulos y periféricos del MSP430x2xx familia de dispositivos. Cada debate presenta el módulo o periférico en un sentido general. No todas las características y funciones de todos los módulos o los periféricos están presentes en todos los dispositivos. Además, los módulos o los periféricos pueden diferir en su implementación exacta entre familias de dispositivos, o puede que no esté completamente implementado en un dispositivo individual o familia de dispositivos. Funciones de las patillas, las uniones de la señal interna y condiciones operativas difieren de un dispositivo a otro. El usuario deberá consultar la hoja de datos específicos del dispositivo para obtener detalles. Documentación relacionada de Texas Instruments para ver documentación relacionada con el sitio web http://www.ti.com/msp430. Aviso de la FCC Este equipo está destinado para su uso en una prueba de laboratorio medio ambiente solamente. Genera, utiliza y puede irradiar energía de radiofrecuencia y no ha sido probado para el cumplimiento de los límites de los aparatos de computación en virtud de subparte J de la parte 15 de las reglas de la FCC, que se han diseñado para proporcionar una protección razonable contra interferencias de radiofrecuencia. Funcionamiento de este equipo en otros entornos puede provocar interferencias en las comunicaciones por radio, en cuyo caso el usuario por su propia cuenta estarán obligados a adoptar las medidas que sean necesarias para corregir la interferencia. Convenciones tipográficas ejemplos de programas, se muestran en una tipografía especial. Glosario

Auxiliar ACLK Reloj Despertador Básico Ver Módulo ADC del convertidor analógico-digital BOR Brown-Out Reset Ver restablecimientos del sistema, interrupciones y modos de funcionamiento BSL Cargador Bootstrap www.ti.com/msp430for Ver informes de aplicación CPU Unidad Central de Procesamiento Ver RISC CPU 16-Bit DAC convertidor de digital a analógico Oscilador controlado digitalmente la contraloría Ver Módulo de reloj horario básico Ver destino 16-bit RISC CPU Frequency Locked Loop LFT Ver LFT+en MSP430x4xx Familia Guía del usuario General GIE Enable Interrupción Ver restablecimientos del sistema, interrupciones y modos de operación INT(N/ 2) parte entera de N/2 I/O (Input/Output [Véase E/S Digital ISR Rutina de servicio de interrupción LSB Least-Significant Bit Dígito EL LSD Least-Significant LPM Low-Power Mode (Modo Ver restablecimientos del sistema, interrupciones y modos de funcionamiento del bus de direcciones DEL MAB MCLK Memoria reloj maestro ver Módulo de reloj básico SLAU144J-diciembre de 2004-Revisado 2013 Julio Leer Este primer 21 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registro de bits www.ti.com MDB Convenios Memoria MSB Most-Significant Bus de datos Bit Dígito MSD Most-Significant NMI (Non Maskable Interrupt) -Ver restablecimientos del sistema, interrupciones y modos de funcionamiento Contador de Programa PC Ver 16-bit RISC CPU POR Restablecimiento de encendido Ver restablecimientos del sistema, interrupciones y modos de funcionamiento encendido PUC Claro Ver restablecimientos del sistema, interrupciones y modos de funcionamiento RAM Memoria de Acceso Aleatorio SCG Sistema Generador de reloj Ver restablecimientos del sistema, interrupciones y modos de funcionamiento FR Registro de función especial SMCLK subsistemas básicos Master Clock Ver Módulo de reloj SP puntero de pila Ver RISC 16Bit CPU SR Registro de Estado Ver RISC 16-Bit CPU RISC src Fuente Ver 16Bit CPU TOS de pila Ver RISC CPU 16-Bit del temporizador WDT Ver Temporizador de vigilancia Convenios Registro de bits cada registro se muestra con una clave que indica que la accesibilidad de la cada poco y la condición inicial: Accesibilidad Registro de bits y bits de la clave Condición inicial Accesibilidad rw Lectura/escritura r sólo lectura r0 Leer como 0 r1 Leer como 1 w w0 solo escribir Escribir como 0 w1 Escribir como 1 (w) No registro de bits; escribir un 1 resultados en un pulso. El registro de bits siempre se leen como 0. h0 por hardware h1 por hardware -0,-1 Condición de PUC (0) , (1) Condición después POR 22 Leer este primer SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 1 SLAU144J-diciembre 2004-Revisado 2013 Julio Introducción En este capítulo se describe la arquitectura del MSP430. Tema ... ... ... . 1.1 Arquitectura página ... ... ... ... ... ... 24 1.2 Flexible sistema Reloj ... ... ... ... ... ... ... ... 24 1.3 Emulación Integrada ... ... ... ... ... ... 25 1.4 Espacio de direcciones ... ... ... ... ... ... ... . 25 1.5 MSP430x2xx Familia Mejoras ... ... ... ... ... ... ... .. SLAU144J 27 de diciembre de 2004 y revisada 2013 Julio Introducción 23 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 1.1 Arquitectura Arquitectura El MSP430 incorpora un 16-bit RISC CPU, periféricos y un flexible sistema reloj que interconectan utilizando un von-Neumann comunes de la memoria del bus de direcciones (MAB) memoria y bus de datos (MDB) (véase la Figura 1- 1). La Asociación una CPU moderna modular con asignación de memoria periféricos analógicos y digitales, el MSP430 ofrece soluciones para las exigentes aplicaciones de señal mixta. Características principales de la MSP430x2xx familia incluyen: • • • • • potencia ultra-arquitectura se alarga la vida útil de la batería - 0.1 µA retención RAM - 0,8 µun reloj en tiempo real - 250 µA/MIPS • activo analógico de alto rendimiento ideal para mediciones de precisión - Comparación de los temporizadores para medir elementos resistivos • 16-bit RISC CPU permite nuevas aplicaciones en una fracción del tamaño del código. - Gran archivo de registro archivo de trabajo elimina botella - Compacto diseño del núcleo reduce el consumo de energía y costo - optimizados para los modernos programación de alto nivel - Sólo 27 instrucciones básicas y siete modos de direccionamiento - Extenso vectorizado • capacidad de interrupción en el sistema flexible Flash programable permite cambios de código, actualizaciones y registro de datos ACLK Reloj Flash/ RAM Periféricos Periféricos Periféricos Sistema ROM SMCLK MCLK MAB 16-bit RISC CPU 16-Bit MDB 16bits/depuración JTAG MDB Bus de 8 bits. JTAG SMCLK ACLK Vigilancia Periféricos Periféricos Periféricos Periféricos Figura 1-1. MSP430 1,2 Arquitectura Flexible sistema Reloj El reloj sistema está diseñado específicamente para aplicaciones que funcionan con baterías. DE baja frecuencia reloj auxiliar (ACLK) es accionada directamente desde un 32-kHz cristal de reloj. La ACLK se puede usar para reloj de tiempo real la función de activación. Integrada de alta velocidad oscilador controlado digitalmente (DCO) puede ser la

fuente del reloj maestro (MCLK) usada por la CPU y periféricos de alta velocidad. Por diseño, la Contraloría está activa y estable en menos de 2 µs a 1 Mhz MSP430-based utilizar eficazmente las soluciones de alto rendimiento 16-bit RISC CPU en muy breves ráfagas. • Baja frecuencia reloj auxiliar = potencia ultra-modo stand-by • de alta velocidad reloj maestro = Alto rendimiento procesamiento de señal 24 Introducción SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com incorporado incorporado 1.3 Emulación Emulación de emulación integrada lógica reside en el propio dispositivo y se accede a través de JTAG sin usar más recursos del sistema. Los beneficios de emulación integrada incluyen: • • • • • desarrollo discreto y depurar con velocidad completa ejecución, puntos de interrupción, y pasos de una aplicación son compatibles. • Desarrollo de sistema de sujeción a las mismas características que la aplicación final. • Mezcla de integridad de la señal se conserva y no está sujeto a interferencias cableado. 1.4 Espacio de direcciones El MSP430 von Neumann arquitectura tiene un espacio de direcciones compartido con función especial registros (francos suizos), periféricos, la memoria RAM y Flash/memoria ROM como se muestra en la Figura 1-2. El dispositivo de las hojas de datos específicos para determinados mapas de memoria. Código de acceso siempre se llevan a cabo incluso en las direcciones. Se puede acceder a los datos en bytes o palabras. El espacio de memoria direccionable es actualmente 128 KB. Acceso 1FFFFh Flash/ROM Word/Byte 10000h 0FFFFh Tabla de vectores de interrupción Word/Byte 0FFE0h 0FFDFh Flash/ROM Word/Byte RAM Word/Byte 0200h 01FFh Palabra 16 Bits módulos periféricos 0100h 0FFh 8 bits Byte módulos periféricos. 010h 0Fh Función especial registra Byte 0h Figura 1-2. 1.4.1 Mapa de memoria Flash/ROM La dirección inicial de Flash/ROM depende de la cantidad de memoria Flash/ROM presente y varía en función del dispositivo. La dirección final de Flash/ROM es 0x0FFFF para dispositivos con menos de 60 KB de memoria Flash-ROM. Flash se puede utilizar tanto para código y datos. Palabra o byte tablas pueden ser almacenados y utilizados en Flash/ROM sin la necesidad de copiar las tablas de la memoria RAM antes de usarlos. La tabla de vectores de interrupción está asignado en la parte superior 16 palabras de Flash/ROM espacio de direcciones, con la más alta prioridad en el vector de interrupción mayor Flash/ROM palabra dirección (0x0FFFE) se antepone AL). SLAU144J entre diciembre de 2004 y revisada 2013 Julio Introducción 25 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Dirección www.ti.com 1.4.2 espacio RAM RAM comienza a las 02.00 h. La dirección final de RAM depende de la cantidad de memoria RAM presente y varía en función del dispositivo. RAM puede utilizarse tanto para código y datos. 1.4.3 Módulos módulos periféricos. Periférico se asignan en el espacio de direcciones. El espacio de direcciones desde las 01.00 horas a 01FFh es reservado para 16 bits módulos periféricos. Estos módulos se debe tener acceso a las instrucciones de word. Si el byte se utilizan instrucciones, solo se admiten las direcciones y el byte alto del resultado es siempre 0. El espacio de direcciones 010h a 0FFh es reservado para 8 bits módulos periféricos. Estos módulos se debe tener acceso a las instrucciones de byte. Acceso de lectura de byte los módulos con palabra instrucciones resultados impredecibles en los datos en el byte alto. Si los datos se escriben en un sólo módulo byte el byte bajo está escrita en el periférico registro, pasando por alto el byte alto. 1.4.4 Función Especial Registros (francos suizos) algunas funciones periféricas están configurados en el SFRs. Los francos suizos se encuentran en la parte inferior 16 bytes del espacio de direcciones, y están organizadas por byte. Ecus), que se accede a ellas a través de bytes sólo las instrucciones. El dispositivo de las hojas de datos específicos para los SFR bits. 1.4.5 Organización de la memoria en bytes se encuentran direcciones pares o impares. Palabras sólo se encuentra en las direcciones como se muestra en la Figura 1-3. Cuando utiliza word instrucciones, solo las direcciones pueden ser utilizados. El byte bajo de una palabra es siempre una dirección. El byte alto se encuentra en la siguiente dirección extraña. Por ejemplo, si una palabra de datos se encuentra en la dirección xxx4h, y a continuación el byte bajo de la palabra de datos se encuentra en la dirección xxx4h y el byte alto de la palabra se encuentra en la dirección xxx5h. xxxAh 15 14 . . Bits . . 9 8 Xxx9h 7 6 . . Bits . . 1 0 Xxx xxx8h7h Bytes Byte xxx6h Palabra (Byte Alto) xxx5h Palabra (Byte Bajo) xxx xxx4h3h Figura 1-3. Bits, Bytes y palabras de una memoria Byte-Organized 26 Introducción SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com MSP430x2xx Familia Mejoras 1,5 MSP430x2xx Familia

Tabla 1-1 mejoras destacan las mejoras en el MSP430x2xx familia. Las mejoras se examinó a fondo en los capítulos siguientes, o en el caso de mejorar los parámetros de los dispositivos, se muestra en el dispositivo de hoja de datos específicos. Tabla 1-1. MSP430x2xx Familia Tema Mejora Mejoras • Reinicio se incluye en todos MSP430x2xx dispositivos. • Restablecimiento PORIFG RSTIFG banderas y se han agregado a IFG1 para indicar la causa de un reset. • Una instrucción buscar en el rango de direcciones 0x0000 - 0x01FF se restablecerá el dispositivo. Temporizador de vigilancia • Todos MSP430x2xx dispositivos integrar el temporizador del guardián+ módulo (WDT+ ). El WDT+ garantiza la fuente de reloj para el temporizador nunca está desactivado. • El oscilador LFXT1 seleccionable tiene carga condensadores de LF. • El LFXT1 admite hasta 16MHz modo cristales en HF. • El oscilador LFXT1 incluye detección de fallos modo de LF. • El XIN XOUT y pasadores pasadores son función compartida de 20- y 28pin. • Sistema de Reloj externo R no es compatible con algunos dispositivos. Software no debe establecer la LSB de OSCfeature de la contraloría el BCSCTL2 registro en este caso. Ver el dispositivo específico de hoja de datos para obtener más información. • Frecuencia de funcionamiento La contraloría ha aumentado de manera significativa. • La contraloría estabilidad de temperatura se ha mejorado significativamente. • La información memoria tiene 4 segmentos de 64 bytes cada uno. • Segmenta es bloqueado por separado con la LOCKA poco. • Toda la información si se le protege del borrado masivo con la LOCKA poco. • Segmento borra puede ser interrumpida por una interrupción. • Memoria Flash actualizaciones Flash puede ser anulada por una interrupción. • Programación de la memoria Flash se ha bajado a 2,2 V • Programar/borrar se ha reducido el tiempo. • Fallo en el reloj se interrumpe la actualización de flash. • Todos los puertos se han integrado las resistencias pullup/desplegable. Digital I/O • P2.6 y P2.7 funciones se han añadido a 20- y 28-pin. Estas son funciones compartidas con XIN y XOUT. Software no debe borrar el P2SELx bits para estos pasadores si crystal operación es necesaria. • Comparator_A Comparator_A ha ampliado capacidad de entrada con una nueva entrada multiplexor. • Bajo consumo de energía típico LPM3 consumo de corriente se ha reducido casi en un 50% a 3 V. LA CONTRALORÍA tiempo de inicio se ha reducido de forma significativa. Frecuencia de funcionamiento • La frecuencia máxima de operación es de 16 MHz a 3,3 V. • una contraseña incorrecta causa una masa borrar. BSL BSL • secuencia de entrada es más robusto para evitar entrada accidental y el borrado. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Introducción 27 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 2 SLAU144J-diciembre 2004-Revisado 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento Este capítulo describe el MSP430x2xx restablecimientos del sistema, interrupciones y modos de funcionamiento. Tema ... ... ... . Página 2.1 Inicialización y restablecimiento del sistema ... ... ... ... ... ... ... ... 29 2.2 Interrupciones ... ... ... ... 31 2.3 Modos de funcionamiento ... ... ... ... ... ... ... 38 2.4 Principios para aplicaciones de baja potencia ... ... ... ... ... ... . 40 2.5 Conexión de Pin sin usar ... ... ... ... ... ... 41 28 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Restablecimiento del sistema y la inicialización 2.1 Reinicio del sistema y el restablecimiento del sistema Inicialización circuitos se muestra en la Figura 2-1 fuentes un restablecimiento de encendido (POR) y de clara (PUC) señal. Diferentes eventos desencadenar estos restablece las señales y las condiciones iniciales distintas en función de señal que se generó. VCC Reinicio POR S Seguro POR R 0 V 0 V ~50 µs Demora SVS_POR" RST/NMI WDTNMI! S1 PUC WDTTMSEL Resetwd WDTQn!! WDTIFG! EL Pestillo Resetwd PUC S2 S EQU. KEYV R (de módulo flash) instrucción no válida buscar MCLK ! De temporizador de vigilancia módulo periférico " Dispositivos con SVS sólo Figura 2-1. Restablecimiento de encendido y encendido POR UN Esquema Claro es un restablecimiento del dispositivo. POR sólo se genera por los siguientes tres eventos: • Encender el dispositivo • una señal baja en el RST/pin NMI cuando está configurado en el modo de restablecimiento • La SVS condición baja cuando PORON = 1. LA PUC siempre se genera cuando se genera una por una, pero POR no está generado por un PUC. Los siguientes eventos activan un PUC: • • una señal POR caducidad del temporizador en modo vigilante sólo • temporizador de vigilancia clave de seguridad violación • una memoria Flash llave de seguridad • violación UNA CPU instrucción trae desde el periférico rango de direcciones 0h a 01FFh 2.1.1 Reinicio (BOR)

El reinicio circuito detecta bajo tensiones de alimentación como cuando una tensión de alimentación es aplicado o eliminado de la terminal. El restablecimiento de la pérdida del circuito se restablece el dispositivo mediante la activación de una señal POR VCC cuando la alimentación se aplica o se quita. Los niveles operativos se muestran en la Figura 2-2. La señal se activa cuando VCC cruza el transcurrir. El retraso de alimentación V(B_IT+) umbral y la demora t(BOR) VCC La histéresis Thle (B_-) asegura que la señal POR el reinicio de circuitos. VCC(inicio). Permanece activo hasta que VCC cruza el t(BOR) ya que es adaptable a un lento aumento debe caer por debajo de V(B_IT-) para generar otra SLAU144J-diciembre 2004-Revisado 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento 29 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Reinicio del sistema y VCC Thle www.ti.com Inicialización(B_IT!) V(B_IT+) V(B_IT!) VCC(inicio) POR circuitos de señal t(BOR) Figura 2-2. Apagón como el de distribución sensiblemente por encima de los proporciona un restablecimiento de alimentación V(B_IT-) nivel VCC es fallos donde no entran Vmín nivel de el POR circuito, el BOR a continuación Vmín. Ver datos específicos de cada dispositivo hoja de parámetros. 2.1.2 Dispositivo condiciones iniciales después reiniciar el sistema después de una POR el MSP430 condiciones iniciales son las siguientes: • El RST/pin NMI está configurado en el modo de reinicio. • Pines de E/S se cambian a modo de entrada como se describe en el capítulo de E/S digitales. • Los otros módulos periféricos. y los registros se inicializan como se describe en sus respectivos capítulos de este manual. • Registro de Estado (SR) es cero. • El tiempo de vigilancia de potencias activas en modo vigilante. • Contador de programa (PC) se carga con la dirección de ubicación reset vector (0FFFEh). Si el contenido es restablecer los vectores 0FFFFh el dispositivo será desactivada para mínimo consumo de energía. Inicialización del Software 2.1.2.1 después de reiniciar el sistema, software de usuario debe inicializar el MSP430 para los requisitos de la aplicación. Debe ocurrir lo siguiente: • Inicialización del SP, generalmente en la parte superior del cilindro. • Inicializar el guardián de los requisitos de la aplicación. • Configurar los módulos periféricos a los requisitos de la aplicación. Además, el temporizador de vigilancia, oscilador de memoria flash, los indicadores pueden ser evaluados para determinar el origen de la reposición.

30 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com interrumpe interrumpe la interrupción 2.2 prioridades son fijos y están definidos por la disposición de los módulos en la cadena de conexión como se muestra en la Figura 2-3. Cuanto más cerca esté un módulo es el CPU/NMIRS, más alta es la prioridad. Interrumpir las prioridades determinan lo que se interrumpe cuando más de una interrupción pendiente al mismo tiempo. Hay tres tipos de interrupciones: • • restablecimiento del sistema (No) -máscara máscara NMI • prioridad Alta/Baja GMIRS GIE WDT Módulo de Módulo de CPU NMIRS 1 Temporizador 2 m n 1 2 1 2 1 2 1 2 1 Subsidio PUC PUC OSCfault Bus Circuito ACCV Reset Flash/NMI WDT Clave de seguridad clave de seguridad Flash MAB ! 5STPS Figura 2-3. Prioridad de interrupción 2.2.1 (No) -interrupciones enmascarables (NMI) (No) -maskable interrumpe NMI no están enmascaradas por el general habilitación de interrupciones (GIE), pero no están habilitados por cada interrupción activar bits (NMIIE, ACCVIE, IE). Cuando una interrupción NMI es aceptada, todos enable interrupción NMI bits se restablecen automáticamente. Ejecución del Programa comienza en la dirección almacenada en el (no) - maskable interrupt vector 0FFFCh. Software de usuario debe ajustar el NMI activar bits de interrupción la interrupción que se vuelve a activar. El diagrama de bloque de NMI fuentes se muestra en la Figura 2-4. (No) -interrupción enmascarable NMI se puede generar por tres fuentes: • Una clara ventaja en la RST/pin NMI NMI cuando está configurada en modo fallo • Un oscilador • se produce una infracción de acceso en la memoria flash SLAU144J entre diciembre de 2004 y revisada 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento 31 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

interrumpe ACCV

ACCVIFG POR FCTL3.2 ACCVIE IFG1.2 IE1.5 Claro PUC RST/NMI IFG1.3 www.ti.com S PORIFG Módulo Flash S RSTIFG POR PUC NMIIFG S IFG1.4 WDTTMSEL Claro KEYV SVS_POR BOR POR PUC Restablecimiento del sistema Generador POR NMIRS Claro WDTNMIES PUC NMIIE IE1.4 Claro PUC Contador EQU WDTNMI WDTQn WDTIFG PUC POR IR DE IFG1.0 Q Claro WDT OSCFault OFIFG S IFG IE1.1 IE1.1 Claro NMI_IRQA PUC POR módulo del temporizador SCI IRQA WDTTMSEL WDTIE IE1.0 Claro SCI IRQA: Solicitud de Interrupción Aceptada Figura 2-4. Diagrama de bloques (No) -Maskable PUC 32 fuentes de interrupción restablecimientos del sistema, interrupciones y modos de funcionamiento Copyright © 2004-2013, Texas SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com Interrupciones 2.2.1.1 Restablecimiento/Pin NMI en el encendido, el RST/pin NMI está configurado en el modo de reinicio. La función de la RST/pasadores NMI es seleccionado en el registro de control de vigilancia WDTCTL. Si el

RST/pin NMI está configurado para la función de puesta a cero, la CPU se mantiene en el estado de restablecimiento en la medida en que la RST/pin NMI es baja. Después de la entrada cambia a un estado alto, la CPU se inicia ejecución de los programas en la palabra dirección almacenada en el reset vector, 0FFFEh y RSTIFG indicador está establecido. Si el RST/NMI está configurada por el usuario software para la función NMI, un borde de señal seleccionada por el WDTNMIES poco genera una NMI NMIIE interrupción si el bit está establecido. El RST/NMI NMIIFG bandera también se establece. NOTA: Si se mantiene pulsado RST/NMI baja cuando está configurada en el modo NMI, una generación de la señal una NMI evento no debe mantener la RST/NMI contacto bajo. Si el PUC se produce a partir de una fuente diferente mientras que el NMI señal es baja, el dispositivo se realizará en el estado de restablecimiento porque un PUC cambia el RST/NMI pin para la función de puesta a cero. NOTA: La modificación WDTNMIES Cuando se selecciona el modo NMI y el WDTNMIES poco ha cambiado, una NMI se puede generar, en función de su nivel real de la RST/NMI. Cuando la NMI borde seleccione bit es cambiado antes de seleccionar el modo NMI NMI, no se genera. Infracción de acceso 2.2.1.2 Flash El flash ACCVIFG bandera se define cuando un flash infracción de acceso se produce. Flash La infracción de acceso se puede activar la opción de generar un NMI interrupción al establecer el bit ACCVIE. El pabellón ACCVIFG entonces se puede probar por la rutina de servicio de interrupción NMI para determinar si la NMI fue causada por un flash violación de acceso. 2.2.1.3 El oscilador Oscilador Fallo fallo señal advierte de una posible condición de error con el oscilador. El oscilador falla puede ser habilitado para generar un NMI interrupción al establecer el IE. El pabellón OFIFG entonces se puede probar por NMI la rutina de servicio de interrupción para determinar si la NMI fue causada por un oscilador fallo. LA PUC señal puede desencadenar un oscilador culpa, porque el PUC LFXT1 cambia el modo de LF, por lo tanto, cambiar el modo AF. La PUC señal también se desconecta el XT2 oscilador. SLAU144J entre diciembre de 2004 y revisada 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento 33 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

interrumpe www.ti.com 2.2.1.4 Ejemplo de un controlador de interrupciones NMI NMI es una interrupción de fuentes múltiples interrupción. Una NMI se restablece automáticamente la interrupción NMIIE, IE y ACCVIE interrumpir de bits. El usuario NMI rutina de servicio se restablece la interrupción banderas y volver a habilitar la interrupción de bits en función de las necesidades de las aplicaciones como se muestra en la Figura 2-5. Inicio de NMI Controlador de Interrupciones por HARDWARE Reset:

IE, NMIIE, ACCVIE no OFIFG=1 ACCVIFG=1 NMIIFG=1 sí sí sí OFIFG Reset Reset Reset ACCVIFG NMIIFG Usuario!s Software, Usuario!s Software, Usuario!s Software, oscilador externo Acceso Fallo Flash manejador de NMI Violación Controlador Controlador Opcional RETI final de controlador de interrupción NMI Figura 2-5. Controlador de interrupción NMI NOTA: permitir interrupciones NMI con ACCVIE, NMIIE y IE para evitar interrupciones NMI anidados, el ACCVIE, NMIIE y activar bits IE no se deben establecer dentro de la rutina de servicio de interrupción NMI. 2.2.2 Interrupciones enmascarables interrupciones enmascarables son causados por los periféricos con interrupción. incluye el desbordamiento del temporizador en modo temporizador de intervalos. Cada fuente de interrupción enmascarables puede ser desactivado por separado, una habilitación de interrupción, o todos interrupciones enmascarables puede ser desactivada por el general enable interrupción (AIE) en el registro de estado (SR). Cada uno de los periféricos interrupción se analiza en el módulo periférico asociado capítulo de este manual. 34 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Interrupciones 2.2.3 interrumpir el proceso cuando se solicita una interrupción de un periférico y el periférico enable interrupción y los GIE bit bit, la rutina de servicio de interrupción. Sólo la persona que poco debe estar configurado para (no) interrupciones enmascarables que se solicita. 2.2.3.1 Aceptación La interrupción Interrupción latencia es de 5 ciclos (CPUx) o 6 ciclos (CPU), a partir de la aceptación de una petición de interrupción y dura hasta el inicio de la ejecución de la primera instrucción de la rutina de servicio de interrupción, como se muestra en la Figura 2-6. La interrupción lógica se ejecuta lo siguiente: 1. Cualquier instrucción de ejecución se ha completado. 2. El PC, que a su vez apunta a la siguiente instrucción, se inserta en la pila. 3. El SR se empuja en la pila. 4. La interrupción con la prioridad más alta es seleccionada si varias interrupciones ocurrieron durante la última instrucción y están a la espera de servicio. 5. La petición de interrupción bandera se restablece automáticamente en una sola fuente de banderas. Varias fuentes banderas siguen siendo establecido para el mantenimiento de software.

6. El SR se borra. Esto pone fin a cualquier modo de baja potencia. Debido a que el bit GIE se borra, se interrumpe. 7. El contenido del vector de interrupción se carga en el PC: el programa continúa con la rutina de servicio de interrupción en esa dirección. Antes Después interrupción Interrupción Tema1 Tema1 SP2 Tema OT2 PC SP TOS SR Figura 2-6. Interrumpir el proceso SLAU144J entre diciembre de 2004 y revisada 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento 35 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

interrumpe www.ti.com 2.2.3.2 volver a interrumpir el manejo de interrupciones rutina termina con la instrucción: RETI (retorno de una rutina de servicio de interrupción) el regreso de la interrupción dura 5 ciclos (CPU) o 3 ciclos (CPUx) para ejecutar las siguientes acciones y se ilustra en la Figura 2-7. 1. El SR con todos los valores anteriores cop de la pila. Todos los valores anteriores de GIE, CPUOFF, etc. están actualmente en vigor, independientemente de la configuración utilizada durante la rutina de servicio de interrupción. 2. El equipo salga de la pila y se inicia la ejecución en el punto donde se interrumpió. Después de la vuelta antes de interrumpir Elemento1 Elemento1 Elemento2 Elemento2 SP TOS PC PC SP TOS SR SR Figura 2-7. 2.2.3.3 Devolución de interrupción Interrupción Interrupción Anidación anidación está activada si el bit GIE se establece dentro de una rutina de servicio de interrupción. Cuando se anidan interrupción activada, cualquier interrupción durante una rutina de servicio de interrupción interrumpirá la rutina, independientemente de las prioridades la interrupción. 36 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Interrupciones 2.2.4 vectores de interrupción Los vectores de interrupción y el poder de dirección de inicio se encuentran en el rango de direcciones 0FFFFh a 0FFC0h, tal como se describe en la Tabla 2-1. Un vector es programada por el usuario con la

dirección de 16 bits de la rutina de servicio de interrupción. Ver el dispositivo específico de hoja de datos de la lista completa vector de interrupción. Se recomienda para proporcionar una rutina de servicio de interrupción para cada vector de interrupción que se asigna a un módulo. Un quemador inerte rutina de servicio de interrupción puede consistir en la instrucción RETI y varios vectores de interrupción puede señalar a él. Sin asignar vectores de interrupción se puede utilizar para programa ordinario código si es necesario. Habilitación del módulo algunos bits, bits enable interrupción, y banderas interrupción se encuentran en el SFRs. Los francos suizos se encuentran en la parte inferior rango de direcciones y se llevan a cabo en formato de byte. Ecus), que se accede a ellas a través de instrucciones. Ver el dispositivo específico de hoja de datos de la configuración FR. Tabla 2-1. Fuentes de interrupción, banderas, fuente de interrupción y vectores bandera de interrupción palabra Dirección Sistema de interrupción de Prioridad PORIFG, reset externo, vigilancia, flash 0FFFEh RSTIFG 31 Reset y de mayor contraseña, instrucción ilegal obtener WDTIFG KEYV NMIIFG (no) -maskable NMI, oscilador, memoria flash OFIFG acceso (no) -máscara 0FFFCh 30 violación ACCVIFG (no) -máscara específica de un dispositivo 0FFFAh 29 específica de un dispositivo 0FFF8h 28 específico del dispositivo 0FFF6h 27 WDTIFG máscara del temporizador 0FFF4h 26 específico del dispositivo 0FFF2h 25 específico del dispositivo 0FFF0h 24 específicos de dispositivo 0FFEEh 23 específica de un dispositivo 0FFECh 22 específica de un dispositivo 0FFEAh 21 específicos de dispositivo 0FFE8h 20 específicos de dispositivo 0FFE6h 19 específicos de dispositivo 0FFE4h 18 específico de dispositivo 0FFE2h 17 específico del dispositivo 0FFE0h 16 específico del dispositivo 0FFDEh 15 específico de dispositivo 0FFDCh 14 específico del dispositivo 0FFDAh 13 específico de dispositivo 0FFD 8H 12 específicos de cada dispositivo 0FFD6h 11 específicos de cada dispositivo 0FFD4h 10 específicos de cada dispositivo 0FFD2h 9 específicos de dispositivo 0FFD0h 8 específicos de dispositivo 0FFCEh 7 específicos de cada dispositivo 0FFCCh 6 Específica de un dispositivo 5 0FFCAh específico del dispositivo 0FFC8h 4 específico del dispositivo 0FFC6h 3 específico del dispositivo 0FFC4h 2 específico del dispositivo 0FFC2h 1 específicos de dispositivo 0FFC0h 0, menor SLAU144J-diciembre 2004-2013 Julio Sistema Revisado se restablece, interrupciones y modos de funcionamiento 37 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Modos de funcionamiento www.ti.com 2.3 Modos de funcionamiento El MSP430 está diseñada para potencia ultra-aplicaciones y usos diferentes modos de funcionamiento se muestra en la Figura 2-9. Los modos de funcionamiento tener en cuenta tres necesidades diferentes:

• potencia ultra-• Velocidad y rendimiento de los datos • Minimización de consumo de corriente periférico el MSP430 típico consumo de corriente se muestra en la Figura 2-8. 300 315 270 200 225 180 VCC = 3 V 135 VCC= 2,2 V / µA a 1 MHz 90 55 32 45 17 11 ICC 0,9 0,7 0,1 0,1 0 AM LPM0 L/MIN2 MIN3 MIN4 Modos de funcionamiento La Figura 2-8. Típico consumo de corriente de "F21x1 Dispositivos vs Modos de funcionamiento Los modos de bajo consumo 0 a 4 están configurados con los CPUOFF, OSCOFF, SCG0 y SCG1 bits en el registro de estado La ventaja de incluir la CPUOFF, OSCOFF, SCG0 y SCG1 modo de bits de control en el registro de estado que, en el actual modo de funcionamiento se guarda en la pila durante una rutina de servicio de interrupción. Flujo del programa vuelve al modo de funcionamiento anterior si el SR valor no se modifica durante la rutina de servicio de interrupción. Flujo del programa pueden ser devueltos a otro modo de funcionamiento mediante la manipulación del SR valor guardado en la pila dentro de la rutina de servicio de interrupción. El modo de bits de control y que la pila se puede acceder con cualquier instrucción. Cuando cualquiera de los bits de control, el modo de funcionamiento seleccionado tiene un efecto inmediato (véase la Figura 2-9). Periféricos de reloj con cualquier discapacidad se desactivan hasta que el reloj se activa. Los periféricos también se puede desactivar con sus valores del registro individual de control. Todos puerto de E/S los pasadores y RAM/registros son iguales. Wake up es posible gracias a todos interrupciones. 38 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Modos de funcionamiento RST/NMI SVS_POR WDT Reset activo POR Tiempo transcurrido, Desbordamiento WDTIFG WDTIFG = 1 = 0 PUC RST/NMI es Pin de Reset WDT WDTIFG = 1 está activo RST/NMI WDT Activo, NMI Clave de seguridad activa Violación Modo Activo CPUOFF = 1 CPU está Activo CPUOFF = 1 SCG0 = 0 Módulos Periféricos. Están activos OSCOFF = 1 SCG1 = 0 SERBIA Y MONTENEGRO SERBIA Y MONTENEGRO0 = 1 1 = 1 L/MIN0 MIN4 CPU, MCLK, CPU, MCLK, la contraloría SMCLK, ACLK en Off, SMCLK, ACLK De CPUOFF SCG0 = 1 = 1 DC Generador de CPUOFF SCG1 = 1 CPUOFF = 0 = 1 SCG0 = 1 SCG1 = 1 L/MIN1 SCG0 = 0 L/MIN3 CPU, MCLK, SCG1 = 1 CPU, MCLK, SMCLK la contraloría, SMCLK On, Off, la contraloría, ACLK ACLK de LPM2 de CPU, MCLK, SMCLK Generador de CC si la contraloría, la contraloría, ACLK en DC generador no se usa para SMCLK Figura 2-9. Modos de funcionamiento Sistema De Reloj Tabla 2-2. Modos de funcionamiento Sistema De Reloj

SCG1 SCG0 OSCOFF CPUOFF Modo CPU y relojes Estado 0 0 0 0 CPU activa está activo, todos los relojes están activos 0 0 0 1 L/MIN0 CPU, MCLK son discapacitados, SMCLK, ACLK son CPU activa, MCLK son discapacitados. La contraloría y DC generador son 0 1 0 1 L/MIN1 deshabilitado si la contraloría no es utilizado para SMCLK. ACLK está activo. CPU, MCLK, SMCLK, DCO están desactivadas. Generador DC 1 0 0 1 L/MIN2 sigue activado. ACLK está activo. CPU, MCLK, SMCLK, DCO están desactivadas. Generador DC 1 1 0 1 L/MIN3 deshabilitado. ACLK está activo. 1 1 1 1 L/MIN4 CPU y los relojes discapacitados SLAU144J-diciembre 2004-2013 Julio Sistema Revisado se restablece, interrupciones y modos de funcionamiento 39 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Principios para aplicaciones de baja potencia www.ti.com 2.3.1 entrando y saliendo Una modos de baja potencia interrumpir evento despierta el MSP430 de cualquiera de los modos de bajo consumo modos de funcionamiento. El flujo del programa es: • Introducir rutina de servicio de interrupción: - El PC y SR se almacenan en la pila, el CPUOFF, SCG1 y OSCOFF bits se restablecen automáticamente • Opciones para volver a la rutina de servicio de interrupción: - El original SR ha sido expulsado de la pila, la restauración de la modo de funcionamiento anterior. - El SR bits almacenados en la pila se pueden modificar dentro de la rutina de servicio de interrupción regresar a otro modo de funcionamiento cuando se ejecuta la instrucción RETI. ; El Programa se detiene aquí y... ; Introducir LPM0 ; Introducir LPM0 Ejemplo BIS #GIE+CPUOFF,SR ; Salida LPM0 de RETI RETI ; Salida LPM0 Rutina de servicio de interrupción BIC #CPUOFF,0 (SP) ; ; el programa se detiene aquí y... ; Introducir LPM3 ; Introducir LPM3 Ejemplo BIS #GIE+CPUOFF+SCG1+SCG0,SR ; Salida LPM3 en RETI RETI ; Salida LPM3 Rutina de servicio de interrupción BIC #CPUOFF+SCG1+SCG0,0 (SP) ; 2.4 Principios de baja potencia para aplicaciones con frecuencia, el factor más importante para reducir el consumo de energía es mediante el sistema MSP430 reloj para aprovechar al máximo el tiempo en LPM3. LPM3 consumo de energía es inferior a 2 µA típica con un reloj de tiempo real y activa todas las interrupciones. UN 32-kHz cristal de reloj se utiliza para la ACLK y el CPU tiene una velocidad de reloj de la DCO (normalmente) que tiene un 1- µs wake-up. • Utilizar interrupciones a raíz del procesador y controlan el flujo del programa. • Periféricos debe ser activado sólo cuando sea necesario. • Uso de baja potencia módulos periféricos integrados en lugar de funciones controladas por software. Por ejemplo Timer_A Timer_B y puede generar automáticamente PWM y captura de distribución externa, sin los recursos de la CPU.

• Calcula tabla rápida ramificación y búsquedas de debería ser usada en lugar de la bandera y el sondeo largo software cálculos. • Evite frecuentes subrutina y llamadas a funciones debido a sobrecarga. • En el caso de más rutinas de software, un solo ciclo de registros de la CPU se debe utilizar. 40 Restablecimiento del sistema, interrupciones y modos de funcionamiento SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Conexión de Pin sin utilizar 2.5 Conexión de Pin sin utilizar la terminación correcta de todos los pin sin utilizar se enumeran en la Tabla 2-3. Tabla 2-3. Conexión de Pin Pin sin usar Comentario GRUPO potencial DVCC AVSS DVSS VREF+ abierto DVSS VeREF+ VREF- /VeREF- DVSS Para XIN sólo pin. XIN pasadores GPIO compartidos con funciones deben ser XIN DVCC programado para GPIO y siga Px.0 a Px.7 recomendaciones. XOUT dedicada para los pasadores. Los pasadores XOUT GPIO compartidos con funciones deben ser XOUT abierto programado para GPIO y siga Px.0 a Px.7 recomendaciones. Dedicado a X2en las patillas. X2en las patillas con GPIO funciones deben ser XT2EN DVSS programado para GPIO y siga Px.0 a Px.7 recomendaciones. Para X2fuera de las clavijas. X2A las clavijas GPIO compartidos con funciones deben ser XT2abierto programado para GPIO y siga Px.0 a Px.7 recomendaciones. Px.0 a Px.7 Abra Cambiado a función del puerto, dirección de salida o entrada de pullup/desplegable RST activado/NMI DVCC o VCC 47 k pullup con 10 nF (2,2 nF(1)) Prueba desplegable abierto 20xx, 21xx, 22xx dispositivos TDI TDO Abierto Abierto Abierto TCK TMS (1) el condensador desplegable no debe exceder 2,2 nF al utilizar dispositivos con Spy-Bi -Cable de interfaz Spy-Bi -modo de alambre o en 4- cable JTAG con modo DE FET DE TI herramientas como interfaces o programadores GANG. SLAU144J entre diciembre de 2004 y revisada 2013 Julio restablecimientos del sistema, interrupciones y modos de funcionamiento 41 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 3 SLAU144J-diciembre de 2004-Revisado CPU 2013 Julio Este capítulo describe el MSP430 CPU, modos de direccionamiento, y conjunto de instrucciones. Tema ... ... ... .

3.1 CPU Página Introducción ... ... ... ... ... ... ... 43 3.2 Registros de la CPU ... ... ... ... ... ... ... . 44 3.3 Modos de direccionamiento ... ... ... ... ... ... 47 3.4 Conjunto de instrucciones ... ... ... ... ... ... ... . 56 42 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com CPU CPU Introducción 3.1 Introducción La CPU incorpora características diseñadas específicamente para las modernas técnicas de programación como calcular las bifurcaciones, procesamiento de tabla, y el uso de lenguajes de alto nivel como C. La CPU puede abordar todo el rango de direcciones sin paginación. La CPU incluye: • arquitectura RISC con 27 instrucciones y modos de direccionamiento 7. • Arquitectura ortogonal con cada instrucción utilizable con cada modo de direccionamiento. • Total acceso al registro contador de programa, incluyendo registros del estado y puntero de pila. • Un ciclo de operaciones de registro. • Gran registro de 16 bits reduce archivo busca en la memoria. • 16 Bits del bus de direcciones permite el acceso directo y ramificaciones en toda gama de memoria. • 16-bit bus de datos permite la manipulación de la palabra de argumentos. • Constante del generador dispone de seis valores inmediatos más utilizados y reduce tamaño de código. • Memoria Directa a la memoria de registro las transferencias sin intermedio. • Palabra y byte direccionamiento y conjunto de instrucciones. El diagrama de bloques de la CPU se muestra en la Figura 3-1. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 43 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registros de la CPU www.ti.com MDB ! Memoria Memoria Bus de datos bus de direcciones. MAB 15 0 R0/Contador PCProgram 0 R1/SP puntero de pila 0 R2/SR/CG1 Estado R3/CG2 Generador constante Propósito General R4 R5 R6 Uso general Uso general Uso General R7

R8 R9 Uso general Uso general Uso General R10 R11 R12 Uso general Uso general Uso General R13 R14 R15 Uso general Uso General 16 Cero, Z dst src, C desbordamiento, V 16 !poco ALU MCLK negativo, N Figura 3-1. Diagrama de bloque CPU 3.2 Registros de la CPU La CPU incorpora dieciséis 16-bit registros. R0, R1, R2 y R3 tienen funciones especiales. R4 a R15 son registros de trabajo para uso general. 3.2.1 Contador de programa (PC) El 16-bit contador de programa (PC/R0) apunta a la siguiente instrucción que se ejecutará. Cada instrucción utiliza un número par de bytes (dos, cuatro o seis), y el equipo se incrementa en consecuencia. Accesos a instrucción en el 64 KB espacio de direcciones se realizan en límites de palabra, y el equipo está alineado a las direcciones. La figura 3-2 muestra el contador de programa. Figura 3-2. Contador de Programa 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Contador de programa de 15 bits 1 0 44 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros de la CPU del PC se pueden abordar con todas las instrucciones y modos de direccionamiento. Algunos ejemplos son: Sucursal dirección indirecta a en R14 ; Sucursal de dirección que se encuentra en la etiqueta MOV @R14,PC ; Sucursal de etiqueta etiqueta de dirección MOV,PC ; MOV #LABEL,PC 3.2.2 puntero de pila (SP) El puntero de pila (SP/R1) es usada por la CPU para almacenar las direcciones de regreso de llamadas a subrutinas e interrupciones. Utiliza un predecrement, postincrement régimen. Además, el SP se pueden utilizar con el software con todas las instrucciones y modos de direccionamiento. La figura 3-3 muestra el SP. El SP se inicializa en la RAM por el usuario, y se alinea a las direcciones. La figura 3-4 muestra uso de las pilas. Figura 3-3. Contador de pilas 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 Bits puntero de pila a 1 0 R8 = 0123h Y 0123h en TOS POP R8 ; Sobrescribir TOS con R7 PUSH # 0123h ; I2 -> R6 MOV R7,0 (SP); MOV 2 (SP) ,R6 Dirección EMPUJAR # 0123h POP R8 0xxxh I1 I1 I1 0xxxh ! 2 I2 I2 I2 0xxxh ! 4 I3 SP I3 I3 SP 0xxxh ! 6 0123H SP 0123h 0xxxh ! 8

Figura 3-4. Uso de pila los casos especiales de uso del SP como un argumento a la las instrucciones PUSH y POP se describen y se muestra en la Figura 3-5. PUSH POP SP SPold SP SP1 SP1 SP2 SP1 El puntero de pila se cambia después de que el puntero de la pila no se ha cambiado después de un POP SP un SP instrucciones. instrucciones. La instrucción POP lugares SP SP1 en el puntero de pila SP (SP2 =SP1) Figura 3-5. EMPUJE SP - POP SP Secuencia 3.2.3 Registro de Estado (SR) El registro de estado (SR/R2), que se usa como una fuente o registro de destino, se puede utilizar en el modo de registro sólo se trataban con word instrucciones. Las restantes combinaciones de modos de direccionamiento se utilizan para apoyar la constante del generador. La figura 3-6 muestra el SR bits. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 45 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registros de la CPU www.ti.com Figura 3-6. Registro de Estado Bits 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OSC CPU Reservados V SCG1 SCG0 GIE N Z C OFF rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Tabla 3-1 describe el registro de estado bits. Tabla 3-1. Descripción del registro de estado Bits Bits bits Descripción V de desbordamiento. Este bit se activa cuando el resultado de una operación aritmética desborda el firmado de rango variable. ADD( .B) ,ADDC( .B) cuando: Positivo negativo positivo + = Negativo + negativo = positivo o reinicie SUB( .B) ,SUBC( .B), CMP( .B) cuando: positivo, negativo = Negativo Negativa - Positiva = positivo o reinicie SCG1 sistema generador de reloj 1. Cuando se establece, se apaga el SMCLK. SCG0 sistema generador de reloj 0. Cuando se establece, se apaga la contraloría generador dc DCOCLK, si no se usa para MCLK o SMCLK. OSCOFF Oscilador. Cuando se establece, se apaga el LFXT1 oscilador, cuando LFXT1CLK no se utiliza para MCLK o SMCLK. CPUOFF CPU. Cuando se establece, se apaga la CPU. GIE enable interrupción General. Cuando se establece, activa interrupciones enmascarables. Al restablecerse, interrupciones enmascarables todos son discapacitados. N negativo. Cuando el resultado de un byte o una palabra operación es negativo y borran cuando el resultado no es negativo. Palabra: N se establece en el valor de 15 bits del resultado. Byte: N se establece en el valor de bit 7 del resultado. Z bit cero. Cuando el resultado de un byte o una palabra es 0 y si el resultado no es 0. C Llevar poco. Cuando el resultado de un byte o una palabra operación produjo una llevar y borran cuando no se ha producido.

3.2.4 Registros Generador constante CG1 y CG2 Seis comúnmente las constantes que se utilizan son generados con la constante del generador registros R2 y R3, sin que necesiten una palabra de 16 bits de código de programa. Las constantes son seleccionados con la fuente de registro modos de direccionamiento (As), tal como se describe en la Tabla 3-2. Tabla 3-2. Los valores de constantes Generadores CG1, CG2 registrarse como constante 00 Comentarios R2 - - - - - modos de registro R2 01 (0) dirección absoluta modo archivo 00004R2 10 h +4, un poco de R2 11 00008h +8, un poco de R3 00 00000h 0, procesamiento de texto 01 00001R3 R3 h +1 10 00002h +2, un poco de R3 11 0FFFFh -1, el procesamiento de textos la constante del generador ventajas son las siguientes: • No requieren instrucciones especiales • ningún código adicional para las seis constantes • No hay acceso a la memoria código necesario para recuperar la constante 46 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento El ensamblador utiliza la constante generador automáticamente si una de las seis constantes es Utilizado como una fuente inmediata operando. Registros R2 y R3, que se utiliza en el modo constante, no puede abordarse de manera explícita, actúan como fuente de registros. 3.2.4.1 Generador constante - Ampliado el conjunto de instrucciones conjunto de instrucciones RISC de la MSP430 sólo tiene 27 instrucciones. Sin embargo, la constante del generador permite que el MSP430 ensamblador para apoyar otros 24, emular las instrucciones. Por ejemplo, la única instrucción operando de CLR dst es emulado por el doble de instrucción operando con la misma longitud: MOV R3,dst donde el #0 es sustituido por el ensamblador, y R3 se utiliza como=00. SC dst se sustituye por el texto siguiente: AGREGAR 0 (R3) ,horario de uso general 3.2.5 registros R4 a R15 Los doce registros, R4-R15, son registros de propósito general. Todos estos registros pueden ser utilizados como registros de datos, dirección punteros o valores de índice y se puede acceder a ella con byte o word instrucciones como se muestra en la Figura 3-7. Operación Operación Register-Byte Byte-Register Byte Alto Byte Bajo Byte Alto Byte Bajo Byte Registro sin usar memoria memoria Byte 0h Registro Figura 3-7. Register-Byte / Byte-Register Register-Byte Operaciones Ejemplo Ejemplo de funcionamiento Byte-Register Operación R5 = 0A28Fh R5 = 01202h R6 = 0203h R6 = 0223h

Mem (0203h) = 012h Mem (0223h) = 05Fh ADD.B R5,0 (R6) ADD.B @R6,R5 08p 05p + 012h + 002h 0A1h 00061h Mem (0203h) = 0A1h R5 = 00061h C = 0, Z = 0, N = 1 C = 0, Z = 0, N = 0 (byte bajo de registro) (bytes) + (bytes) + (byte bajo de registro) - > (bytes) - > (byte bajo de registro, cero a byte alto) 3.3 Modos de direccionamiento Siete modos de direccionamiento de la fuente operando y cuatro modos de direccionamiento para el operando de destino puede abordar la dirección completa espacio sin excepciones. Los números de bits en la Tabla 3-3 describe el contenido de la (fuente) y Ad (destino) de bits. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 47 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento www.ti.com Tabla 3-3. Origen/Destino operando como modos de direccionamiento/Ad Modo de direccionamiento Descripción de la sintaxis 00/0 modo de registro Rn contenido del registro están operando 01/1 modo indexado X(Rn) (Rn + X) puntos para el operando. X se almacena en la siguiente palabra. 01/1 Modo simbólico DIR (PC + X) se señala el operando. X se almacena en la siguiente palabra. Modo indexado X(PC) se utiliza. 01/1 Modo absoluto &ADDR la palabra después de la instrucción contiene la dirección absoluta. X se almacena en la siguiente palabra. Modo indexado X(SR) se utiliza. 10/- Indirecto modo de registro @Rn Rn se utiliza como un puntero a un operando. 11/- Indirecta autoincrement+ @Rn Rn se utiliza como un puntero al operando. Rn se incrementa después de 1 para .B instrucciones y por 2 para .W. 11/- modo Inmediato #N, la palabra después de la instrucción contiene la inmediata constante N. indirecta modo autoincrement @PC+ se utiliza. Los siete modos de direccionamiento se explica en detalle en las siguientes secciones. La mayoría de los ejemplos muestran el mismo modo de direccionamiento para el origen y el destino, pero cualquier combinación válida de origen y de destino es posible modos de direccionamiento en una instrucción. NOTA: El uso de etiquetas EDE, TONI, TOM, y LEO en toda documentación MSP430 EDE, TONI, TOM, y LEO se utilizan como etiquetas genéricas. Son sólo las etiquetas. No tienen ningún significado especial. 48 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.3.1 Modos de direccionamiento Modos de registro El registro modo se describe en la Tabla 3-4. Tabla 3-4. Modo de registro Descripción código ensamblador Contenido de ROM MOV R10,R11 MOV R10,R11 Longitud: Una o dos palabras: trasladar el contenido de R10 a R11. R10 no se ve afectado. Comentario: válido para el origen y destino Ejemplo: MOV R10,R11 Antes: Después: R10 0A023h R10 0A023h R11 0FA15h R11 0A023h PC PCold PCold PC+ 2 NOTA: Los datos de los registros los datos que figuran en el registro se puede acceder mediante el uso de word o byte instrucciones. Si el byte se utilizan instrucciones, el byte alto siempre es 0 en el resultado. Los bits de estado se manejan según el resultado del byte instrucciones. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 49 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

3.3.2 Modos de direccionamiento Indexado El modo indexado Modo se describe en la Tabla 3-5. Tabla 3-5. Índice código ensamblador MOV 2 (R5),6 (R6) Duración: Dos o tres palabras: Mover el contenido de la dirección de origen ( Modo www.ti.com contenido Descripción del contenido de la ROM MOV X(R5) ,Y(R6) X = 2 Y = 6 R5 + 2) para la dirección de destino (el contenido de R6 + 6). El origen y el destino registros (R5 y R6) no se ven afectados. En modo indexado, el contador de programa se incrementa automáticamente, de modo que la ejecución del programa continúa con la instrucción siguiente. Comentario: válido para el origen y destino Ejemplo: MOV 2 (R5),6 (R6); Antes: Registro de Direcciones Espacio 0FF16h 00006 "&h R5 01080h 0FF14h 00002h R6 0108Ch 0FF12h 04596h PC 0108h 0Ch 01094 +0006xxxxh h 01092h 01092h 05555h 01090h 0xxxxh 01080h 01084h 0h 01082 +0002xxxxh h 01082h 01234h 01080h 0xxxxh 50 CPU

Copyright © 2004-2013, Texas, después: Registro de Direcciones Espacio 0xxxxh PC 0FF16h 00006 "&h R5 01080h 0FF14h 00002h R6 0108Ch 0FF12h 04596h 01094h 0xxxxh 01092h 01234h 01090h 0xxxxh 01084h 0xxxxh 01082h 01234h 01080h 0xxxxh SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com 3.3.3 Modos de direccionamiento simbólico el Modo modo simbólico se describe en la Tabla 3-6. Tabla 3-6. Descripción de modo simbólico código ensamblador Contenido de ROM MOV EDE,TONI MOV X(PC) ,Y(PC) X = EDE - PC Y = TONI - PC longitud: dos o tres palabras: Mover el contenido de la dirección de origen EDE (contenido de PC + X) a la dirección de destino TONI (contenido de PC + Y). Las palabras que siguen las instrucciones contienen las diferencias entre el PC y el las direcciones de origen o destino. El ensamblador calcula y inserta las compensaciones X y Y automáticamente. De modo simbólico, el contador de programa (PC) se incrementa automáticamente, de modo que la ejecución del programa continúa con la instrucción siguiente. Comentario: válido para el origen y destino Ejemplo: MOV EDE,TONI ;dirección Fuente EDE = 0F016h ;Dest. dirección TONI = 01114h Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 0xxxxh PC 0FF16h 011Feh 0FF16h 011Feh 0FF14h 0F102h 0FF14h 0F102h 0FF12h 04090h PC 0FF12h 04090h 0FF14h 0F018h 0xxxxh +0F102h 0F018h 0xxxxh 0F016h 0F016h 0A123h 0F016h 0A123h 0F014h 0xxxxh 0F014h 0xxxxh 0FF16h 01116h 0 +011xxxxh Feh 01116h 0xxxxh 01114h 01114h 05555h 01114h 0A123h 01112h 0xxxxh 01112h 0xxxxh SLAU144J-diciembre de 2004 y revisada 2013 Julio 51 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.3.4 Modos de direccionamiento absoluto Modo El modo absoluto se describe en la Tabla 3-7. Tabla 3-7. Descripción de modo absoluto código ensamblador Contenido de ROM MOV &EDE, TONI MOV X(0) ,Y(0)

X = Y = TONI EDE longitud: dos o tres palabras: Mover el contenido de la dirección de origen EDE en la dirección de destino TONI. Las palabras, después de que la instrucción contiene la dirección absoluta de las direcciones de origen y destino. De modo absoluto, el PC se incrementa automáticamente, de modo que la ejecución del programa continúa con la instrucción siguiente. Comentario: válido para el origen y destino Ejemplo: MOV &EDE, TONI ;dirección Fuente EDE = 0F016h ;Dest. dirección TONI = 01114h Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 0xxxxh PC 0FF16h 01114h 0FF16h 01114h 0FF14h 0F016h 0FF14h 0F016h 0FF12h 04292h PC 0FF12h 04292h 0F018h 0xxxxh 0F018h 0xxxxh 0F016h 0A123h 0F016h 0A123h 0F014h 0xxxxh 0F014h 0xxxxh 01116h 0xxxxh 01116h 0xxxxh 01114h 01234h 01114h 0A123h 01112h 0xxxxh 01112h 0xxxxh Este modo de dirección es principalmente para módulos periféricos de hardware que se encuentran en un absoluto, dirección fija. Estos problemas se abordan de modo absoluto para asegurarse de que el software facilidad (por ejemplo, posición de código independiente). 52 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.3.5 Registro Indirecto modo indirecto El modo de registro se describen en la Tabla 3-8. Modos de direccionamiento Tabla 3-8. Indirecta código ensamblador MOV @R10,0 (R11) Duración: Una o dos palabras: Mover el contenido de la dirección de la fuente (el contenido de la descripción Contenido de ROM MOV @R10,0 (R11) de R10) en la dirección de destino (el contenido de R11). Los registros no son modificados. Comentario: sólo válido para fuente operando. El sustituto de operando de destino es 0 (Rd). Ejemplo: MOV.B @R10,0 (R11) Antes: Registro de Direcciones Espacio 0xxxxh 0FF16 0000h R10 0FA33h 0FF14hh 04AEBh PC R11 002A7h 0FF12h 0xxxxh 0FA34h 0xxxxh 0FA32h 05BC1h 0FA30h 0xxxxh 002A8h 0xxh 002A7h 012h 002A6h 0xxh SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas,

después: Registro de Direcciones Espacio 0xxxxh PC 0FF16h 0000h R10 0FA33h 0FF14h 04AEBh R11 002A7h 0FF12h 0xxxxh 0FA34h 0xxxxh 0FA32h 05BC1h 0FA30h 0xxxxh 002A8h 0xxh 002A7h 05Bh 002A6h 0xxh CPU 53 instrumentos incorporan

modos de direccionamiento indirecto 3.3.6 www.ti.com Autoincrement el modo indirecto modo autoincrement Se describe en la Tabla 3-9. Tabla 3-9. Descripción de modo indirecto Autoincrement código ensamblador Contenido de ROM MOV @R10+,0 (R11) MOV @R10+,0 (R11) Duración: Una o dos palabras: Mover el contenido de la dirección de la fuente (el contenido de R10) en la dirección de destino (el contenido de R11). Registro R10 se incrementa en 1 para un byte o una palabra 2 operación después de que el fetch, puntos a la siguiente dirección sin ninguna sobrecarga. Esto es útil para procesamiento de tabla. Comentario: sólo válido para fuente operando. El sustituto de operando de destino es 0 (Rd) y segunda instrucción CIND Rd. Ejemplo: MOV @R10+,0 (R11) Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 0FF18h 0xxxxh 0FF18h 0xxxxh PC 0FF16h 00000h R10 0FA32h 0FF16h 00000h R10 0FA34h 0FF14h 04PC sistema óseo R11 010A8h 0FF14h 04sistema óseo R11 010A8h 0FF12h 0xxxxh 0FF12h 0xxxxh 0FA34h 0xxxxh 0FA34h 0xxxxh 0FA32h 05BC1h 0FA32h 05BC1h 0FA30h 0xxxxh 0FA30h 0xxxxh 010aah 0xxxxh 010aah 0xxxxh 010A8h 01234h 010A8h 05BC1h 010A6h 0xxxxh 010A6h 0xxxxh el incremento automático de los contenidos de los registros se produce después de que el operando es Inverosímil. Esto se muestra en la Figura 3-8. Dirección de la Instrucción operando +1/+2 Figura 3-8. Operación de obtención operando 54 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.3.7 Modos de direccionamiento Inmediato El Modo modo inmediato se describe en la Tabla 3-10. Tabla 3-10. Descripción de modo inmediato código ensamblador MOV Contenido de ROM # 45h,TONI MOV @PC+ ,X(PC) 45

X = TONI - PC longitud: dos o tres palabras , es una palabra menos si una constante de CG1 CG2 o se puede utilizar. Operación: Mover el inmediato constante 45h, que está contenida en la palabra después de la instrucción, a la dirección de destino TONI. Al capturar la fuente, el contador del programa apunta a la palabra después de la instrucción y se mueve el contenido de la página de destino. Comentario: sólo válido para una fuente operando. Ejemplo: MOV # 45h,TONI Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 0FF18h 0xxxxh PC 0FF16h 01192h 0FF16h 01192h 0FF14h 00045h 0FF14h 00045h 0FF12h 040B0h PC 0FF12h 040B0h 0FF16h 010aah 0xxxxh +01192h 010aah 0xxxxh 010A8h 010A8h 01234h 010A8h 00045h 010A6h 0xxxxh 010A6h 0xxxxh SLAU144J-diciembre de 2004 y revisada 2013 Julio 55 CPU Submit Documentation Feedback Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4 Conjunto de instrucciones El Conjunto de instrucciones completo conjunto de instrucciones MSP430 consta de 27 instrucciones básicas y 24 emular las instrucciones. Las instrucciones básicas son las instrucciones que tienen códigos de operación sean decodificados por la CPU. El imitar las instrucciones son las instrucciones que hacen que el código sea más fácil de escribir y leer, pero no tienen códigos de operación, sino que son reemplazados automáticamente por el ensamblador con un equivalente de instrucción. No hay ningún código o penalización en el rendimiento de emule. Hay tres formatos instrucciones: • Dual-operando • Un solo operando • Saltar todas de un operando y dualoperando las instrucciones puede ser byte o word instrucciones mediante .B o .W extensiones. Byte se utilizan instrucciones para acceder a datos de bytes bytes o periféricos. Palabra instrucciones se utilizan para acceder a datos de word o word periféricos. Si no se utiliza la extensión, la instrucción es una palabra instrucción. El origen y el destino de una instrucción se definen por los siguientes campos: src el operando fuente y definición de , S-reg dst el operando de destino definido por Ad y D-reg En El bits de direccionamiento responsable del modo de direccionamiento utilizados para la fuente (src) S-reg El trabajo registro utilizado para la fuente (src) y los bits de direccionamiento responsable del modo de direccionamiento utilizado en el destino (dst) Dreg El trabajo registro utilizado para el destino (dst) B/W Byte o word: 0: word 1: byte operación NOTA: Dirección de destino las direcciones de destino son válidos en cualquier parte del mapa de memoria. Sin embargo, cuando se utiliza una instrucción que modifica el contenido del destino, el usuario debe asegurarse de que el destino es modificable. Por ejemplo, una máscara-ROM ubicación, sería un destino

válido, pero el contenido no se pueden modificar, por lo que los resultados de la instrucción se perdería. 56 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Double-Operand 3.4.1 Conjunto de instrucciones (Formato I) Instrucciones La figura 3-9 ilustra el doble formato instrucción operando. 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Op-code S-Reg Ad B/W de D-Reg Figura 3-9. Doble formato Instrucción operando Tabla 3-11 enumera y describe las instrucciones doble operando. Tabla 3-11. Operando Instrucciones doble S-Reg, Bits de Estado mnemónico Operación D-Reg V N Z C ‫ ٭ ٭ ٭‬Y( .B) src, dst src .y. horario horario :0 ‫ ٭ ٭ ٭ ٭‬BIC( .B) src, dst no.src .y. dst :dst - - - - BIS( .B) src, dst src .o. dst :dst - - - XOR( .B) src, dst src .xor. dst :dst ‫ ٭ ٭ ٭‬POCO( .B) src, dst src .y. dst 0 ‫ ٭ ٭ ٭ ٭‬DADD( .B) src, dst src + dst + C :dst (decimal) ‫٭ ٭ ٭ ٭‬ CMP( .B) src, dst dst - src ‫ ٭ ٭ ٭ ٭‬SUBC( .B) src, dst dst + .no.src + C :dst ‫ ٭ ٭ ٭ ٭‬SUB( .B) src, dst dst + .no.src + 1 :dst ‫ ٭ ٭ ٭ ٭‬ADDC ( .B) src, dst src + dst + C :dst ‫ ٭ ٭ ٭ ٭‬MOV( .B) src, dst src :dst - - - ADD( .B) src, dst src + dst :dst El bit de estado se ve afectado: El bit de estado no se ve afectado 0 El bit de estado se borra el bit de estado 1 se establece ‫٭‬ NOTA: InstructionsCMP andSUB instructionsCMP andSUB El es idéntico, salvo para el almacenamiento de los resultados. Lo mismo es cierto para las instrucciones y theBIT. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 57 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.2 Conjunto de instrucciones Single-Operand (formato II) Instrucciones La Figura 3-10 muestra el único formato de instrucción operando. 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Op-code B/W Ad D/S-Reg Figura 3-10. Solo operando Instrucciones Formato Tabla 3-12 enumera y describe las instrucciones solo operando. Tabla 3-12. Solo operando Instrucciones S-Reg, Bits de Estado mnemónico Operación D-Reg V N Z C PUSH( .B) src SP - 2 :SP, src: @SP - - - - SWPB dst Swap bytes - - - LLAMADA dst SP - 2 :SP, PC+2: @SP - - - - ‫ ٭ ٭ ٭‬RRA( .B) horario :MSB MSB LSB : ... :C 0 ‫ ٭ ٭ ٭ ٭‬CRR( .B) horario C : MSB LSB :... ... ... ... :C dst :PC ‫ ٭ ٭ ٭ ٭‬RETI TOS :SR, SP + 2 :SP TOS :PC,SP + 2 :SP ‫ ٭ ٭ ٭‬SXT dst Bit 7 :8 Bit 15 0 ... ... ... ... ... ..

El bit de estado se ve afectado: El bit de estado no se ve afectado 0 El bit de estado se borra el bit de estado 1 se establece ‫٭‬ Todos Modos de direccionamiento son posibles para la instrucción de llamada. Si el modo de símbolos (DIRECCIÓN), el modo inmediato (N), el modo absoluto (EDE) o el modo indexado x(RN) se utiliza la palabra que contiene la información de la dirección. 58 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.3 Conjunto de instrucciones Salta La Figura 3-11 muestra la instrucción de salto condicional. 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Op-code C 10-Bit PC compensado Figura 3-11. Instrucción de Salto Formato Tabla 3-13 enumera y describe las instrucciones de salto Tabla 3-13. Instrucciones de salto mnemónico S-Reg, D-Reg Operación JEQ JZ/Etiqueta Saltar a etiqueta si bit cero se establece ANTE EL JNE o JNZ Etiqueta Saltar a etiqueta si bit cero se restablece JC Etiqueta Saltar a etiqueta si llevar poco se establece JNC Etiqueta Saltar a etiqueta si llevar poco se restablece JN Etiqueta Saltar a etiqueta si es negativa bit JGE Etiqueta Saltar a etiqueta si (N .XOR. V) = 0 JL Etiqueta Saltar a etiqueta si (N .XOR. V) = 1 JMP Etiqueta Saltar a etiqueta incondicionalmente Condicional ramificación salta programa de apoyo relativo a la PC y no afectar a los bits de estado. La posible saltar gama es de -511 a +512 palabras con respecto a la PC valor en la instrucción de salto. El 10-bit programa contador de desplazamiento es tratada como una firma 10-bit valor que se dobla y se agregan al contador de programa: PCnew = PCold + 2 + PCoffset × 2 SLAU144J entre diciembre de 2004 y revisada 2013 Julio 59 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.4 Conjunto de instrucciones Instrucciones ciclos largos y el número de ciclos de reloj necesarios para una instrucción depende de las instrucciones y el formato utilizado modos de direccionamiento, y no la propia instrucción. El número de ciclos de reloj se refiere a la MCLK. 3.4.4.1 Interrupción y ciclos de reinicio tabla 3-14 muestra una lista de los ciclos de CPU para exceso de interrupciones y reinicio. Tabla 3-14. Interrumpir y ciclos de reinicio Acción Longitud nO de ciclos de Instrucción Retorno de interrupción (RETI) 5 1 6 Interrupción aceptada WDT reset 4 - Reset (RST/NMI) 4 3.4.4.2 Formato-II (solo operando) Instrucciones y ciclos largos

Tabla 3-15 indica la longitud y ciclos de CPU de todos modos de direccionamiento del formato de instrucciones II. Tabla 3-15. Formato de Instrucción II ciclos y longitudes RRA nO de ciclos, la CRR Longitud de Modo de direccionamiento SWPB, SXT PUSH CALL Instrucciones Ejemplo Rn 1 3 4 1 SWPB R5 @Rn 3 4 4 1 CRR @R9 @Rn+ 3 5 5 1 SWPB @R10+ #N (ver nota) 4 5 2 LLAMAR AL # 0F000h X(Rn) 4 5 5 2 2 LLAMADAS (R7) EDE 4 5 5 2 INSERCIÓN EDE EDE &4 5 5 2 &EDE SXT NOTA: Instrucción inmediata del modo II Formato no utilice instructionRRA,CRR,SWPB, andSXT con el modo inmediato en el campo de destino. Uso de estos en el modo inmediato resultados impredecibles en una operación del programa. 3.4.4.3 Formato-III (salto) Instrucciones y ciclos largos todas instrucciones de salto requiere una palabra código y realizar dos ciclos de la CPU para ejecutar, independientemente de si el salto es tomado o no. 60 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.4.4 Formato-I (Doble operando) Conjunto de instrucciones Instrucciones y ciclos largos Tabla 3-16 indica la longitud y ciclos de CPU de todos modos de direccionamiento del formato-I instrucciones. Tabla 3-16. 1 Ciclos Formato Instrucciones Modo de direccionamiento y longitudes Src Dst Longitud nO de ciclos de Instrucción Ejemplo Rn Rm 1 PC 2 x(Rm) 4 4 EDE EDE @Rn 4 Rm 2 PC 2 x(Rm) 5 5 EDE EDE @Rn+ 5 Rm 2 PC 3 x(Rm) 5 5 EDE EDE 5 #N Rm 2 PC 3 x(Rm) 5 EDE EDE 5 5 x(Rn) Rm 3 PC 3 TONI 6 x(Rm) 6 TONI 6 EDE Rm 3 PC 3 TONI 6 x(Rm) 6 TONI 6 EDE Rm 3 PC 3 TONI 6 x(Rm) 6 TONI 6

SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas 1 MOV R5,R8 R9 1 BR 2 AÑADIR R5,4 (R6) 2 XOR R8,EDE 2 MOV R5, &EDE 1 Y @R4,R5 1 BR @R8 XOR 2 @R5,8 (R6) 2 MOV @R5,EDE 2 XOR @R5, &EDE 1 ADD @R5+R6 1 BR @R9+ 2 XOR @R5,8 (R6) 2 MOV @R9+ ,EDE 2 MOV @R9+ , &EDE 2 MOV #20,R9 2 BR # 2AEh 3 MOV # 0300h0 (SP) 3 AGREGUE #33,EDE 3 AGREGUE #33, &EDE 2 MOV 2 (R5) ,R7 2 BR 2 (R6) 3 MOV 4 (R7) ,TONI 3 AÑADIR 4 (R4),6 (R9) 3 MOV 2 (R4), TONI 2 Y EDE,R6 3 2 BR EDE EDE CMP,TONI 3 MOV EDE,0 (SP) 3 MOV EDE, TONI 2 MOV &EDE,R8 2 BRA &EDE 3 MOV & EDE,TONI 3 MOV &EDE,0 (SP) 3 MOV &EDE, TONI CPU 61 instrumentos incorporan

www.ti.com 3.4.5 Conjunto de instrucciones Descripción del conjunto de instrucciones instrucciones mapa se muestra en la Figura 3-12 y las instrucciones se resumen en la Tabla 3-17. 000 040 080 0C0 100 140 180 1C0 200 240 280 2C0 300 340 380 3C0 0xxx 4xxx 8xxx 1xxx Cxxx CRR CRR.BSWPB RRA RRA.B SXT PUSH PUSH.B LLAMADA RETI 14xx 18xx 20xx 1Cxx JNE o JNZ JEQ 24xx/

28xx JZ JNC 2Cxx JC JN 30xx 34xx 38xx JGE JL 3Cxx JMP 4xxx MOV, MOV.B 5xxx AGREGAR, ADD.B 6xxx ADDC, ADDC.B 7xxx SUBC, SUBC.B 8xxx SUB, SUB.B 9xxx CMP, CMP.B Axxx DADD, DADD.B Bxxx BIT, BIT.B Cxxx BIC, BIC.B Dxxx BIS, BIS.B Exxx XOR XOR.B Fxxx Y.B Figura 3-12. Instrucciones básicas Mapa Tabla 3-17. Conjunto de instrucciones MSP430 Descripción Nemotécnica V N Z C ‫ ٭ ٭ ٭‬BIC( .B) src, dst Claro bits de destino no.src .y. dst :dst - - - BIS( .B) src, dst Juego bits de destino src .o. dst :dst - - - - POCO( .B) src,Prueba dst bits de destino src .y. dst 0 ‫ ٭ ٭ ٭‬Y( .B) src, dst y el origen y el destino src .y. horario horario :0 ‫ ٭ ٭ ٭ ٭‬ADDC( .B) src, dst Agregar fuente y destino C a + src dst + C :dst ‫ ٭ ٭ ٭ ٭‬ADD( .B) src, dst Añada la fuente al destino src + dst :dst (1) ‫ ٭ ٭ ٭ ٭‬ADC( .B) dst Agregar C a destino dst + C :dst (1)BR horario horario Sucursal de destino :PC - - - - LLAMADA dst destino de la llamada PC+2 :pila, dst :PC - - - (1) CLR ( .B) horario 0 destino claro :dst - - - (1) ADOPTE Claro C 0 :C - - - 0 (1) CLRN Claro N 0 :N - 0 - (1) ‫ ٭ ٭ ٭ ٭‬CLRZ Claro :Z Z 0 - - 0 - CMP( .B) src, dst Comparar origen y destino dst - src ‫ ٭ ٭ ٭ ٭‬DADD( .B) src, dst Agregar fuente y C sistema decimal a la dst src + dst + C :dst (decimal) (1) ‫ ٭ ٭ ٭ ٭‬DADC( .B) horario C indique Agregar a destino dst + C :dst (decimal) (1) ‫ ٭ ٭ ٭ ٭‬DEC( .B) Decremento destino dst dst - 1 :dst (1) emulados 62 Instrucciones CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Conjunto de instrucciones Tabla 3-17. MSP430 Conjunto de instrucciones (continuación) Descripción Nemotécnica V N Z C (1) ‫ ٭ ٭ ٭ ٭‬E INCLUSO( .B) Doble horario de decremento destino dst - 2 :dst (1) GOLPE Desactivar interrupciones GIE 0 :- - - (1) EINT habilitar interrupciones 1 :AIE - - - -

(1) ‫ ٭ ٭ ٭ ٭‬SC( .B) Incremento horario horario destino +1 :dst (1) ‫ ٭ ٭ ٭ ٭‬CIND( .B) Doble horario de incremento horario destino+2 :dst JC/JHS etiqueta Saltar si C set/Salto si mayor o igual - - - - JEQ etiqueta/JZ Salto si igual/Salto si Z - - - - JGE etiqueta salta si es mayor o igual - - - - JL etiqueta salta si menos - - - - Jump JMP etiqueta PC + 2 × offset :PC - - - - JN label Saltar si N set - - - JNC/JLO etiqueta Saltar si no se C/Salto si menor - - - - el JNE/JNZ label Saltar si no igual/Salto si Z no se - - - - MOV( .B) src, dst Mover origen al destino src :dst - - - - (1) ‫ ٭ ٭ ٭ ٭‬INV( .B) Invertir horario destino .no.dst :dst (2)NOP ninguna operación - - - (2) POP( .B) horario tema Pop de la pila hasta el destino @SP :dst, SP+2 :SP - - - - PUSH( .B) Empujar fuente src en el bloque SP - 2 :SP, src: @SP - - - (2) ‫ ٭ ٭ ٭ ٭‬Retorno de subrutina RET @SP :PC, SP + 2 :SP - - - - Retorno de interrupción RETI (2) ‫ ٭ ٭ ٭ ٭‬RLA( .B) dst Girar a la izquierda aritméticamente ‫ ٭ ٭ ٭ ٭‬CRR( .B) dst Girar a la derecha por la C ‫ ٭ ٭ ٭‬RRA( .B) girar a la derecha aritméticamente horario 0 (2) ‫ ٭ ٭ ٭ ٭‬RLC( .B) dst Girar a la izquierda por la C (2) ‫ ٭ ٭ ٭ ٭‬SBC( .B) horario no restar(C) de destino dst + 0FFFFh + C :dst (2) SETC Conjunto C 1 :C - - - 1 (2) NI ENVIARSE Set N 1 :N - 1 - ‫ ٭ ٭ ٭‬SWPB dst Swap bytes - - - - signo SXT dst Ampliar 0 ‫٭ ٭ ٭ ٭‬ SUBC( .B) src, dst restar fuente y no(C) del dst dst + .no.src + C :dst ‫٭‬ (2) ‫ ٭ ٭ ٭‬SETZ conjunto Z 1 :Z - - 1 - SUB ( .B) src, dst restar fuente de destino dst + .no.src + 1 :dst 1 ‫ ٭ ٭ ٭ ٭‬XOR( .B) src, dst exclusivo o de la fuente y destino src .xor. dst :dst (2) ‫ ٭ ٭‬TST( .B) Prueba dst destino dst + 0FFFFh + 1 0 (2) Instrucciones emulados SLAU144J-diciembre 2004-Revisado 63 CPU 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6 Conjunto de instrucciones Conjunto de instrucciones 3.4.6.1 Detalles ADC ‫٭‬ADC[ .W] Añadir llevar a destino ‫٭‬ADC.B Agregar llevar a destino Sintaxis ADC dst o ADC.W dst ADC.B horario horario Operación + C :horario ADDC Emulación #0,dst ADDC.B #0,dst Descripción El llevar poco (C) se agrega al operando de destino. El contenido anterior del destino se pierden. Bit de Estado N: Establecer si el resultado es negativo, cero si el resultado es positivo Z: establece si el resultado es cero, cero en caso contrario C: Establecer si el horario se incrementan a partir de 0FFFFh en 0000, el restablecimiento de lo contrario si dst se incrementan a partir de 0FFh a 00, reset en caso contrario

V: si se produce un desbordamiento aritmético, ya que de lo contrario modo de reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo El de 16 bits contador de R13 se añade a la 32 bits contador de R12. Agregar a MSD ; Agregar LMDS ADC 2 (R12) y agregue @R13,0 (R12) Ejemplo El 8-contador de bits apuntado por R13 se añade a un 16-bit contador de R12. Agregar a MSD ; Agregar LMDS ADC.B 1 (R12); ADD.B @R13,0 (R12) 64 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.2 Conjunto de instrucciones AGREGAR [ .W] Añadir origen a la de destino ADD.B Añada la fuente al destino Sintaxis ADD src, dst o ADD.W src, dst ADD.B src, dst Funcionamiento src + dst :dst Descripción El operando fuente se añade al operando de destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: establecer si hay un resultado, borra si no V:si se produce un desbordamiento aritmético, de lo contrario modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo R5 es mayor de 10. El salto a TONI se realiza en una. No se ha producido; llevar... ; AGREGUE #10,R5 JC TONI Ejemplo R5 es mayor de 10. El salto a TONI se realiza en una. No llevar ; llevar, si se han producido (R5) ≥246 [ 0Ah+0F6h]... ... . ; Agregar 10 a Lowbyte de R5 JC TONI ; ADD.B #10,R5 SLAU144J entre diciembre de 2004 y revisada 2013 Julio 65 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.3 www.ti.com ADDC ADDC[ .W] Añadir fuente y llevar al destino ADDC.B Añada la fuente y llevar a destino ADDC Sintaxis src, dst o ADDC.W src, dst ADDC.B src, dst Funcionamiento src + dst + C :dst Descripción El operando fuente y el llevar poco (C) se agregan a la operando de destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo

Z: establece si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario V: si se produce un desbordamiento aritmético, ya que de lo contrario modo de reset Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo, el 32-bit counter señalado por R13 se añade a un 32-bit counter, once palabras (20/2 + 2/2) por encima de la aguja en R13. como resultado de la LMDS ; AGREGAR los TME, con llevar... ; AGREGAR LMDS con no llevar en ADDC @R13+,20 (R13); AGREGAR @R13+,20 (R13) Ejemplo El 24 bits contador de R13 se añade a la 24 bits contador, once palabras por encima de la aguja en R13. como resultado de los LMDS ; AGREGAR los TME, con llevar... ; AGREGAR medio Bits con ADDC.B @R13+,10 (R13); AGREGAR LMDS con no llevar en ADDC.B @R13+,10 (R13); ADD.B @R13+,10 (R13) 66 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.4 Y Conjunto de instrucciones Y[ .W] Origen y destino Y.B Origen y destino y la sintaxis src, dst o Y.W src, dst Y.B src, dst Funcionamiento src .Y. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado se coloca en el lugar de destino. N Bits de Estado: Establecer si el resultado MSB restablecer si no conjunto Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO. Cero) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo los bits en R5 se utilizan como una máscara ( # 0AA55h) para la palabra dirigida por TOM. Si el resultado es cero, una sucursal de etiqueta TONI. Resultado no es cero ; ... ; Máscara palabra dirigida por TOM con R5 JZ TONI ; Cargar máscara en registro R5 y R5,TOM ; MOV # 0AA55h,R5 ; ; ; ; ; Y # 0AA55h,TOM JZ TONI Ejemplo los bits de la máscara # 0A5h se aplica la operación lógica AND con el byte bajo TOM. Si el resultado es cero, una sucursal de etiqueta TONI. Resultado no es cero ; ... ; Máscara Lowbyte TOMÁS con 0A5h JZ TONI ; Y.B # 0A5h,TOM SLAU144J-diciembre 2004-Revisado 67 CPU 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.5 www.ti.com BIC

BIC[ .W] Claro bits de destino BIC.B Claro bits de destino Sintaxis BIC src, dst o BIC.W src, dst BIC.B src, dst Operación .NO.src .Y. dst :horario invertido Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Los seis MSB usa de la palabra RAM LEÓN se borran. Claro 6 MSB usa en MEM(LEO) ; BIC # 0FC00h,LEO Ejemplo Los cinco MSB usa bytes de la RAM LEÓN se borran. Claro de 5 MSB usa en la Ram ubicación LEO ; BIC.B # 0F8h,LEO 68 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.6 Conjunto de instrucciones BIS BIS[ .W] bits de destino BIS.B establecer bits de destino Sintaxis BIS src, dst o BIS.W src, dst BIS.B src, dst Funcionamiento src .O. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica OR. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Los seis STPS de la RAM palabra TOM se establecen. conjunto los seis STPS en RAM ubicación TOM. BIS # 003Fh,TOM ejemplo, los tres bytes de RAM MSB usa TOM. ajuste los 3 MSB usa en la RAM ubicación TOM. BIS.B # 0E0h,TOM SLAU144J-diciembre 2004-Revisado 69 CPU 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.7 www.ti.com BITS [ .W] Prueba de bits de destino.Prueba B bits de destino Sintaxis POCO src, dst o BIT.W src, dst Funcionamiento src .Y. dst Descripción El origen y el destino operandos se aplica la operación lógica AND. El resultado sólo afecta a los bits de estado. Los operandos fuente y destino no están afectadas. N Bits de estado: si MSB de resultado es restablecer lo contrario

Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( .NO. Cero) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo Si el bit 9 del R8 se ha establecido, una sucursal de etiqueta TOM. bit 9 de R8 ajustado? ; POCO # 0200h,R8 no, continúe; Sí, la sucursal de TOM... ; JNZ TOM Ejemplo Si el bit 3 del R8 se ha establecido, una sucursal de etiqueta TOM. BIT.B #8,R8 JC TOM Ejemplo una comunicación serie recibir bits (RCV) se pone a prueba. Porque el llevar poco es igual a el estado de la prueba poco durante el uso de la instrucción POCO a probar un solo bit, bit es el utilizado por la posterior instrucción; la lectura de la información se desplaza en el registro RECBUF. ; Comunicación serie con LSB se desplaza primero: ; repetir dos indicaciones anteriores ; cxxx xxxx... ; Llevar -> MSB de RECBUF ; poco información en llevar la CRR RECBUF ; xxxx xxxx xxxx xxxx.B #RCV,RCCTL ; 8 veces ; ... Comunicación Serial con MSB pasó primero: ; MSB LSB ; ^ ^ ; cccc cccc ; repetir estos dos instrucciones, xxxc xxxx ... ; Llevar -> LSB de RECBUF ; poco información en llevar RLC.B RECBUF ; BIT.B #RCV,RCCTL 8 veces ; ... MSB LSB ; | ; cccc cccc ; 70 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.8 Conjunto de instrucciones BR, RAMA , Rama Rama ‫٭‬BR a ... ... ... . destino Sintaxis BR horario horario Funcionamiento : emulación de PC horario MOV,PC Descripción Un incondicional se toma de una dirección en cualquier lugar del espacio de direcciones 64K. Todos modos de direccionamiento se puede utilizar. La instrucción es una palabra instrucción. Bits de Estado bits de estado no se ven afectados. Ejemplo ejemplos de todos modos de direccionamiento. apuntado por R5. ; Sucursal a la dirección que se encuentra en la palabra; indirectos R5 BR @R5 ; Core instrucciones MOV R5,PC ; Sucursal a la dirección que se encuentra en R5 ; indirecta dirección BR R5 ; Core instrucción MOV X(0) ,PC ; dirección EXEC ; Sucursal a la dirección que se encuentra en la más absoluta e indirectos dirección BR &EXEC ; Core instrucción MOV X(PC) ,PC ; Sucursal a la dirección contenida en EXEC ; Core instrucción MOV @PC+ ,PC BR EXEC ; a etiqueta EXEC o sucursal directa (p. ej. # 0A4h) ; BR #EXEC

por R5 y puntero incremento en R5 después. ; A la dirección contenida en la palabra señaló ;, indirectos R5 BR @R5+; Core instrucción MOV @R5+ ,PC ; , indirectos R5 + X ; Core instrucción MOV X(R5) ,PC ; a partir de X). X puede ser una dirección o una etiqueta ; señalado por R5 + X (por ejemplo, mesa con la dirección ; Sucursal a la dirección que se encuentra en la dirección ;, indirectos R5 con autoincrement BR X(R5) ; Core instrucción MOV @R5,PC ; siguiente dirección en una tabla de R5 ; alterar ejecución del programa debido a que el acceso a la ; la próxima vez--S/W flujo utiliza R5 puntero, ; SLAU144J-diciembre 2004-Revisado 71 CPU 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.9 Conjunto de instrucciones LLAMADA Subrutina Sintaxis LLAMADA Operación horario horario horario :tmp se evalúa y se almacena SP - 2 :SP PC : @SP PC actualizado a TOS tmp :PC dst guardado en PC Descripción UN Subrutina se hace una llamada a una dirección en cualquier lugar del espacio de direcciones 64K. Todos modos de direccionamiento se puede utilizar. La dirección de retorno (la dirección de la siguiente instrucción) se almacena en la pila. La instrucción de llamada es una palabra instrucción. Bits de Estado bits de estado no se ven afectados. Ejemplo ejemplos de todos modos de direccionamiento. señalado por R5 y el incremento puntero en R5. ; Llamada en la dirección que se encuentra en la palabra ;, indirectos CALL @R5 R5+; SP-2 -> SP, PC+2 -> @SP, @R5 -> PC ; señalado por R5 ; llamada en la dirección contenida en la palabra; indirectos CALL @R5 R5 ; SP-2 -> SP, PC+2 -> @SP, R5 -> PC ; llamada en la dirección que se encuentra en R5 ; dirección indirecta LLAMADA R5 ; SP-2 -> SP, PC+2 -> @SP, X(0) -> PC ; EXEC ; llamada en la dirección que se encuentra en dirección absoluta ; dirección indirecta LLAMADA EXEC ; SP-2 -> SP, PC+2 -> SP, X(PC) -> PC ; llamada en la dirección contenida en EXEC ; SP-2 -> SP, PC+2 -> @SP, @PC+ -> PC LLAMADA EXEC ; Llamada EXEC en la etiqueta o dirección inmediata (p. ej. # 0A4h) ; LLAMAR AL #EXEC , indirectos R5 + X ; SP-2 -> SP, PC + 2 -> @SP, X(R5) -> PC ; X puede ser una dirección o una etiqueta ; por R5 + X (por ejemplo, mesa con dirección a partir de X) ; llamada en la dirección que se encuentra en la dirección a la que apunta ;, indirectos R5 con autoincrement LLAMADA X(R5) ; SP-2 -> SP, PC+2 -> @SP, @R5 -> PC ; el acceso a la siguiente dirección en una tabla de R5 ; que se puede alterar la ejecución del programa debido a ; La próxima vez S/W flujo puntero utiliza R5 ; 72 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.10 CLR ‫٭‬CLR[ .W] Claro Destino ‫٭‬CLR.B claro destino dst o sintaxis CLR CLR.W dst CLR.B dst Operación 0 :dst Emulación MOV #0,dst MOV.B #0,dst Descripción El operando de destino se borra. Conjunto de instrucciones Status Bits bits de estado no se ven afectados. Ejemplo RAM palabra TONI está desactivada. 0 -> TONI ; CLR TONI ejemplo Registro R5 se borra. CLR R5 ejemplo RAM byte TONI está desactivada. 0 -> TONI ; CLR.B TONI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated 73 CPU

Conjunto de instrucciones ‫٭‬CLRC www.ti.com 3.4.6.11 ADOPTE Claro llevar poco Sintaxis ESA COMISIÓN Operación 0 :c, emulación BIC #1,SR Descripción Los bits (C) se ha borrado. El claro llevar instrucciones es una palabra instrucción. N Bits de Estado: No se ve afectada Z: No se ve afectada C: Borra V: no se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados. Ejemplo El de 16 bits contador decimal de R13 se añade a la 32 bits contador señalado por R12. agregar llevar a alta palabra de 32 =contador de bits ; agregar 16 =contador de bits de bajo palabra de 32 =contador de bits DADC 2 (R12); C=0: define inicio DADD @R13,0 (R12); ESA COMISIÓN 74 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.12 CLRN Conjunto de instrucciones claramente negativos ‫٭‬CLRN poco Sintaxis CLRN Operación 0 :N

o ( .NO.src .Y. dst : (dst) Emulación BIC #4,SR Descripción La constante 04h invertida (0FFFBh) y es lógica AND con el operando de destino. El resultado se coloca en el lugar de destino. La negativa clara instrucción bit es una palabra instrucción. N Bits de Estado: Poner a 0 Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo El negativo en el registro de estado se borra. Esto evita tratamiento especial con números negativos de la subrutina llamada. LLAMADA CLRN créditos presupuestarioc aprobados... ... ... ... ... Si la entrada es negativo: no hacer nada y volver... ; JN SUBRET créditos presupuestarioc aprobados ... ... ... ... ... RET SUBRET SLAU144J entre diciembre de 2004 y revisada 2013 Julio 75 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.13 www.ti.com CLRZ ‫٭‬CLRZ bit cero Sintaxis Clara CLRZ Operación 0 :Z o ( .NO.src .Y. dst : (dst) Emulación BIC #2,SR Descripción La constante 02h invertida (0FFFDh) y lógica AND con el operando de destino. El resultado se coloca en el lugar de destino. La clara instrucción bit cero es una palabra instrucción. N Bits de Estado: No se ve afectada Z: restablecer a 0 C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo El bit cero en el registro de estado se borra. 76 CPU CLRZ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.14 Conjunto de instrucciones CMP CMP[ .W] Comparar origen y destino CMP.B Comparar origen y destino Sintaxis CMP src, dst o CMP.W src, dst CMP.B src, dst dst Operación + .NO.src + 1 o (dst - src)

Descripción El operando fuente se sustrae del operando de destino. Esto se logra mediante la adición del 1s de la fuente operando más 1. Los dos operandos no se ven afectados y el resultado no se almacena; sólo los bits de estado se ven afectados. N Bits de Estado: Establecer si el resultado es negativo, cero si el resultado es positivo (src≥dst) Z: Establecer si el resultado es cero, cero en caso contrario (src = dst) C: si hay una de la MSB del resultado, cero en caso contrario V: si se produce un desbordamiento aritmético, de lo contrario modo de reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo R5 y R6 son comparados. Si son iguales, el programa continúa en la misma etiqueta. R5 = R6? ; CMP R5,R6 SÍ, SALTAR ; JEQ IGUAL Ejemplo Dos bloques RAM son comparados. Si no son iguales, el programa ramas a la etiqueta ERROR. Son palabras en comparación? ; Incremento R7 puntero DEC R5 ; No, rama de CIND ERROR R7 ; son palabras iguales? R6 JNZ incrementos ERROR ; BLOCK2 dirección de inicio de R7 L$1 CMP @R6+,0 (R7) ; BLOCK1 dirección de inicio de R6 MOV #BLOQUE2, R7 ; número de palabras que se van a comparar MOV #BLOCK1,R6 ; MOV #NUM,R5 No, otro comparar ; JNZ L$1, ejemplo Los bytes de RAM de EDE y TONI se comparan. Si son iguales, el programa continúa en la misma etiqueta. MEM (EDE) = MEM(TONI)? ; CMP.B EDE,TONI SÍ, SALTAR ; JEQ IGUAL SLAU144J-diciembre de 2004 y revisada 2013 Julio 77 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.15 www.ti.com DADC ‫٭‬DADC[ .W] Añadir llevar a destino indique ‫٭‬DADC.B Agregar llevar a destino indique Sintaxis DADC dst o DADC.W src, dst DADC.B horario horario Operación + C : dst (decimal) Emulación DADD #0,dst DADD.B #0,dst Descripción Los bits (C) se añade al destino indique. N Bits de estado: si MSB es 1 Z: Establecer si el horario es de 0, el restablecimiento de lo contrario C: Establecer si el destino incrementos a partir de 9999 a 0000, el restablecimiento de lo contrario si destino incrementos de 99 a 00, reset en caso contrario V: Modo Indefinido Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo de cuatro dígitos decimales número contenido en R5 se añade a una de ocho dígitos número decimal apuntado por R8. Agregar a MSD ; Agregar + C LMDS DADC 2 (R8) ; próximo inicio de la instrucción se define DADD R5,0 (R8) ; Reset llevar ; ESA COMISIÓN Ejemplo El número decimal de dos dígitos en R5 se añade a una de cuatro dígitos decimales indicado por R8.

Agregar llevar a la hoja; Añadir LMDS + C DADC.B 1 (R8) ; a continuación de la instrucción se define condición de arranque DADD.B R5,0 (R8) ; Reset llevar ; ESA COMISIÓN 78 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.16 Conjunto de instrucciones DADD DADD[ .W] Fuente y llevar añadido sistema decimal al destino DADD.B Fuente y llevar añadido sistema decimal a DADD destino Sintaxis src, dst o DADD.W src, dst DADD.B src, dst Funcionamiento src + dst + C :dst (decimal) Descripción El operando fuente y el operando de destino son tratados como cuatro decimales codificados en binario (BCD) con signos positivos. El operando fuente y el bit (C)se indique que el operando de destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. El resultado no está definido para los no-BCD los números. N Bits de Estado: Establecer si el MSB es 1, cero en caso contrario Z: Establecer si el resultado es cero, cero en caso contrario C: si el resultado es mayor de 9999 si el resultado es mayor que 99 V: Modo Indefinido Bits OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo de ocho dígitos BCD número contenido en R5 y R6 se agrega un sistema decimal a BCD de ocho dígitos número contenido en R3 y R4 (R6 y R4 contienen la MSDS). Si se van a realizar rutina de tratamiento de errores y agregar los TME, con EXCESO DE llevar JC; añadir LMDS DADD R6,R4 ; claro llevar DADD R5,R3 ; ESA COMISIÓN Ejemplo El decimal de dos dígitos en el contador de bytes RAM CNT se incrementa en uno. claro llevar DADD.B #1,CNT ; ADOPTE o equivalente a DADC.B CNT ; SETC DADD.B #0,CNT SLAU144J entre diciembre de 2004 y revisada 2013 Julio 79 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.17 www.ti.com DIC DIC[ .W] disminución destino DIC.B Disminuir destino dst o sintaxis DIC DIC.W dst DEC.B horario horario Funcionamiento - 1 :dst Emulación SUB #1,dst SUB.B #1,dst

Descripción El operando de destino se decrementa en uno. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: Establecer si el horario 1, otra cosa C reset: Reset figura 0 si el horario, de lo contrario V: si se produce un desbordamiento aritmético, de lo contrario. Si valor inicial de destino fue 08000h, de lo contrario. Si valor inicial de destino fue 080h, de lo contrario. Modo Bits OSCOFF, CPUOFF,y los GIE no se ven afectados. Ejemplo R10 se decrementa en 1. Decremento R10 ; DEC R10 para EDE Feh+0; TONI. Las tablas no deben solaparse: inicio dirección de destino TONI no debe estar dentro del rango EDE ; mover un bloque de 255 bytes de memoria a partir de EDE ubicación ubicación de memoria a partir de ; MOV #EDE,R6 MOV #255, R10 L$1 MOV.B @R6+ ,TONI-EDE-1 (R6) DEC R10 JNZ L$1 no transferir las tablas con la rutina anterior con la superposición se muestra en la Figura 3-13. EDE EDE+254 TONI TONI+254 Figura 3-13. Decremento se superponen 80 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Conjunto de instrucciones E INCLUSO 3.4.6.18 ‫٭‬DECD[ .W] doble destino decremento ‫٭‬DECD.B doble disminución E INCLUSO destino dst o sintaxis E INCLUSO.W dst E INCLUSO.B horario horario Funcionamiento - 2 :dst Emulación SUB #2,dst Emulación SUB.B #2,dst Descripción El operando de destino se decrementa en dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: si dst figura 2, reinicio de lo contrario C: Reset si dst figura 0 o 1, si no V: si se produce un desbordamiento aritmético, de lo contrario. Si valor inicial de destino fue 08001 o 08000h, de lo contrario. Si valor inicial de destino era 081 o 080h, de lo contrario. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo R10 se decrementa en 2. dentro de la gama de EDE EDE Feh+0; los cuadros no deben superponerse: inicio de dirección de destino TONI no debe ser ; ubicación de memoria comenzando por TONI ; mover un bloque de 255 palabras de ubicación de la memoria a partir de EDE a ; R10 Disminución de dos ; E INCLUSO R10 MOV #EDE,R6 MOV #510,R10 L$1 MOV @R6+ ,TONI-EDE-2 (R6) E INCLUSO R10 JNZ L$1 Ejemplo Memoria en la ubicación LEO se decrementa en dos.

Decremento MEM(LEO); E INCLUSO.B LEO Decremento byte de estado ESTADO por dos. E INCLUSO.B ESTADO SLAU144J-diciembre 2004-Revisado 81 CPU 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.19 www.ti.com DINT ‫٭‬DINT Desactivar (en general) interrumpe su funcionamiento Sintaxis 0 : o GIE (0FFF7h .Y. SR :SR / .NO.src .Y. dst : (dst) Emulación BIC #8,SR Descripción todas las interrupciones están deshabilitadas. La constante 08h está invertida y lógica AND con el registro de estado (SR). El resultado se coloca en el SR. Bits de Estado bits de estado no se ven afectados. Modo Bits GIE es cero. CPUOFF OSCOFF y no se verán afectados. Ejemplo, el general enable interrupción (AIE) en el registro de estado se borra para permitir una nondisrupted mover de un 32-bit. Esto garantiza que el contador no se modifica durante el movimiento de cualquier interrupción. Todos los eventos de interrupción de la AIE se activa ; contador de copias MOV COUNTLO,R6 EINT ; todos los eventos de interrupción de la AIE se desactivan NOP MOV COUNTHI,R5 ; GRACIAS NOTA: Desactivar interrupción Si cualquier secuencia de código debe ser protegido de interrupción, el golpe debe ser ejecutado al menos una instrucción antes del comienzo de la secuencia ininterrumpida, o debe estar seguida de una instrucción NOP. 82 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Conjunto de instrucciones EINT ‫٭‬EINT 3.4.6.20 Activar (general) corta Sintaxis EINT 1 :AIE o (0008h .O. SR :SR / .src .O. dst : (dst) Emulación BIS #8,SR Descripción todas las interrupciones están habilitados. La constante # 08h y el registro de estado SR se aplica la operación lógica OR. El resultado se coloca en el SR. Bits de Estado bits de estado no se ven afectados. Modo Bits GIE se establece. CPUOFF OSCOFF y no se verán afectados.

Ejemplo, El enable interrupción general (AIE) en el registro de estado se establece la dirección del registro donde todos interrumpir los acontecimientos están enganchados. ; P1A es la dirección del registro en todos los puertos bits se leen. P1IFG es ; rutina de interrupción de los puertos P1.2 y P1.7 ; Las banderas están presentes son idénticas a la máscara: saltar... ; Otras interrupciones están permitidos DE Máscara, @SP JEQ MaskOK ; puerto predeterminado 1 banderas interrupción almacenado en la pila y sólo se aceptarán banderas EINT ; PUSH.B &P1EN BIC.B @SP, &P1IFG MaskOK BIC #Máscara, @SP ... ... ... ... el puntero de pila. ; En el inicio de la interrupción subrutina. Corrige y limpieza: inversa de instrucción push ; CIND SP RETI NOTA: permiten interrumpir la instrucción siguiente a la instrucción que interrumpir (EINT) se ejecuta siempre, incluso si una interrupción solicitud de servicio pendientes cuando las interrupciones están activadas. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 83 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones INC ‫٭‬INC www.ti.com 3.4.6.21[ .W] destino Incremento ‫٭‬INC.B Incremento Sintaxis INC destino dst o INC. W INC. B horario horario horario Operación + 1 :horario AÑADIR Emulación #1,dst Descripción El operando de destino se incrementa en uno. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFFh, reset de lo contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el horario figura 0FFFFh, restablecimiento de lo contrario si dst figura 0FFh, reset en caso contrario V: Establecer si el horario figura 07FFFh, restablecimiento de lo contrario si dst figura 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas. Ejemplo El byte de estado, el estado de un proceso se incrementa. Si es igual a 11, una sucursal de OVFL es tomado. INC. B CMP.B #11,STATUS JEQ OVFL 84 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.22 CIND ‫٭‬INCD[ .W] doble destino incremento ‫٭‬INCD.B doble destino incremento de Sintaxis CIND dst o NEGOCIACIÓN.W dst CIND.B horario horario Operación + 2 :dst Emulación AGREGUE #2,dst ADD.B #2,dst Ejemplo el operando de destino se incrementa por dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFEh, reset de lo contrario si dst figura 0Feh, cero en caso contrario C: Establecer si el horario figura 0FFFEh o 0FFFFh, reset de lo contrario si dst figura 0Feh o 0FFh, restablecimiento de lo contrario V: Establecer si el horario FFEh figura 07o 07FFFh, reset de lo contrario si dst figura 07o Eh 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF, y los GIE no son afectados. Ejemplo El tema en la parte superior de la pila (TOS) se retira sin uso de un registro. No utilice CIND.B, SP es una palabra-alineado RET registro ; retirar TOS con un doble incremento de la pila y en la pila del sistema CIND SP ; R5 es el resultado de un cálculo, en el que se almacena y pulsar R5 Ejemplo El byte en la parte superior de la pila se incrementa por dos. Byte de TOS se incrementan en dos ; NEGOCIACIÓN.B 0 (SP) SLAU144J-diciembre 2004-Revisado 85 CPU 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones ‫٭‬INV www.ti.com 3.4.6.23 INV[ .W] Invertir destino ‫٭‬INV.B Inversión Sintaxis INV destino dst INV.B dst Operación .NO.dst :horario XOR Emulación # 0FFFFh, dst XOR.B # 0FFh, dst Descripción El operando de destino está invertida. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFFh, restablecimiento de lo contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO. Cero) si el resultado no es cero, cero en caso contrario ( = .NO. Cero) V: si operando destino inicial fue negativo, de lo contrario modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Contenido de R5 se anula (triangulación complemento). R5 ahora es negada, R5 = 0FF52h ; Invertir R5, R5 = 0FF51h INC R5 ; R5 = 000AEh INV R5 ; MOV # 00AEh,R5

Contenido de Ejemplo de memoria byte LEO es negada. MEM(LEO) es negado, el MEM(LEO) = 052h ; Invertir LEO, MEM(LEO) = 051h INC. B LEO ; MEM(LEO) = 0AEh INV.B LEO ; MOV.B # 0AEh, LEO 86 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.24 JC, JHS JC Saltar si llevan JHS Saltar si juego superior o misma sintaxis JC etiqueta etiqueta JHS Operación Si C = 1: PC + 2 offset :PC Si C = 0: ejecute las siguientes instrucciones Descripción llevar el registro de estado (C) se prueba. Si se establece, la 10-bit offset firmado figura en la instrucción STPS se agrega al contador de programa. Si C es cero, la siguiente instrucción después del salto es ejecutado. JC (saltar si transportan mayor o igual) se utiliza para la comparación de números sin signo (de 0 a 65536). Bits de Estado bits de estado no se ven afectados. Ejemplo, el P1IN1 señal se utiliza para definir o controlar el flujo del programa. Llevar=0, ejecutar el programa aquí ; Si llevar=1, a continuación, ejecutar el programa rutina A ... ... ; Estado de señal -> Llevar JC PROGA ; BIT.B # 02h, &P1 R5 en el ejemplo se compara a 15. Si el contenido es igual o mayor, a etiqueta. Seguir aquí si R5 < 15; Salto es tomado si R5 >= 15 ... ... ; CMP #15,R5 ETIQUETA JHS SLAU144J entre diciembre de 2004 y revisada 2013 Julio 87 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.25 www.ti.com JEQ, JEQ JZ, JZ Salto si igual, saltar si cero Sintaxis JEQ JZ etiqueta etiqueta Operación Si Z = 1: PC + 2 offset :PC Si Z = 0: ejecute las siguientes instrucciones Descripción El registro de estado bit cero (Z) es probado. Si se establece, la 10-bit offset firmado figura en la instrucción STPS se agrega al contador de programa. Si Z no está establecida, la instrucción siguiente al salto es ejecutado. Bits de Estado bits de estado no se ven afectados. Ejemplo Saltar a dirección TONI si R7 contiene cero. si cero: SALTAR; la prueba R7 JZ TONI ; TST R7 Ejemplo Saltar a dirección LEO si R6 es igual a el contenido de la tabla.

No, los datos no son iguales, siguen aquí ; Saltar si los datos son iguales... ; MEM (dirección de la tabla de contenido + R5) JEQ LEO ; Comparar contenido de R6 con contenido de ; CMP R6,Tabla(R5) Ejemplo a etiqueta si R5 es 0. TST R5 JZ ETIQUETA... 88 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.26 JGE JGE Saltar si mayor o igual Sintaxis JGE etiqueta Operación Si (N .XOR. V) = 0, a continuación, saltar a etiqueta: PC + 2 P compensar :PC Si (N .XOR. V) = 1 entonces ejecutar la siguiente instrucción Descripción El registro de estado poco negativo (N) y el desborde poco (V) son probados. Si ambos N y V son establecer o restablecer, el 10 bits desplazamiento firmado figura en la instrucción STPS se añade al contador de programa. Si sólo uno de ellos es establecer, la instrucción siguiente al salto es ejecutado. Esto permite la comparación de números enteros. Bits de Estado bits de estado no se ven afectados. Ejemplo, cuando el contenido de R6 es mayor o igual a la memoria señalado por R7, el programa sigue en etiqueta EDE. No, continúe; sí, R6 > = (R7) ... ... ; R6 = (R7) ?, comparar el número JGE EDE ; CMP @R7,R6 ... ... ... ... ... SLAU144J entre diciembre de 2004 y revisada 2013 Julio 89 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.27 JL JL Saltar si menos Sintaxis JL etiqueta Operación Si (N .XOR. V) = 1, a continuación, saltar a etiqueta: PC + 2 offset :PC Si (N .XOR. V) = 0, a continuación, ejecute las siguientes instrucciones Descripción El registro de estado poco negativo (N) y el desborde poco (V) sean probados. Si sólo uno, el 10 bits desplazamiento firmado figura en la instrucción STPS se añade al contador del programa. Si ambos N y V son establecer o restablecer, la instrucción siguiente al salto es ejecutado. Esto permite la comparación de números enteros. Bits de Estado bits de estado no se ven afectados.

Ejemplo, cuando el contenido de R6 es menor que la memoria señalado por R7, el programa sigue en etiqueta EDE. No, continúe; sí, R6 < (R7) ... ... ; R6 < (R7) ?, comparar el número JL EDE ; CMP @R7,R6 ... ... ... ... ... 90 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.28 Conjunto de instrucciones JMP JMP salto incondicional JMP etiqueta Sintaxis Funcionamiento PC + 2 × compensar :PC Descripción El 10-bit offset firmado figura en la instrucción STPS se agrega al contador de programa. Bits de Estado bits de estado no se ven afectados. Sugerencia Este una sola palabra instrucción sustituye a la rama instrucción en el rango de -511 a +512 palabras respecto a la actual contador de programa. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 91 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.29 JN JN Saltar si es negativo Sintaxis JN etiquetar si N = 1: PC + 2 ×compensar :PC si N = 0: ejecutar la siguiente instrucción Descripción poco negativo (N) del registro de estado. Si se establece, la 10-bit offset firmado figura en la instrucción STPS se agrega al contador de programa. Si N es cero, la siguiente instrucción después del salto es ejecutado. Bits de Estado bits de estado no se ven afectados. Ejemplo, el resultado de un cálculo de R5 debe ser restado de CONDE. Si el resultado es negativo, es que se va a borrar y el programa continúa la ejecución en otro camino. Continuar con el conde> =0 ; si es negativo continuar con COUNT=0 en PC=L$1... ; COUNT - R5 -> CONTAR JN L$1 ; SUB R5,CONTAR ... ... ... ... ... ... ... ... ... L$1 CLR CONTAR ... ... ... ... ... ... ... ... ... ... 92 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio

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Conjunto de instrucciones www.ti.com 3.4.6.30 JNC, JLO JNC Saltar si JLO no llevar Saltar si menor Sintaxis JNC etiqueta etiqueta JLO Operación si C = 0: PC + 2 offset :PC si C = 1: ejecute las siguientes instrucciones Descripción El registro de estado llevar poco (C) ha sido probado. Si es cero, las 10 bits desplazamiento firmado figura en la instrucción STPS se añade a la contador de programa. Si C está establecido, la siguiente instrucción después del salto es ejecutado. JNC (saltar si no llevar/inferior) se utiliza para la comparación de números sin signo (de 0 a 65536). Bits de Estado bits de estado no se ven afectados. Ejemplo, el resultado en R6 se agrega en el tampón. Si se produce un desbordamiento, una rutina de tratamiento de errores en la dirección ERROR se utiliza. Controlador de errores inicio ... ... ... ... ; No llevar, ir a continuación ERROR...... ; BUFFER + R6 -> BUFFER JNC CONT ; AGREGAR R6,BUFFER ... ... ... ... ... Continuar con flujo normal del programa... ; CONT... ... ... ... ... Ejemplo de STL2 si el byte ESTADO contiene 1 o 0. ESTADO >= 2, continúe aquí ; < 2 ... ; CMP.B #2,ESTADO STL 2 JLO SLAU144J entre diciembre de 2004 y revisada 2013 Julio 93 CPU enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.31 www.ti.com JNE JNE JNZ Salto, si no igual JNZ Salto si no cero Sintaxis JNE etiqueta etiqueta JNZ Si Z = 0: PC + 2 un desplazamiento :PC Si Z = 1, ejecute las siguientes instrucciones El registro de estado Descripción bit cero (Z) es probado. Si es cero, las 10 bits desplazamiento firmado figura en la instrucción STPS se añade a la contador de programa. Si Z está establecido, la siguiente instrucción después del salto es ejecutado. Bits de Estado bits de estado no se ven afectados. Ejemplo Saltar a dirección TONI si R7 y R8 tienen diferentes contenidos. si igual, continuar ; en otro caso: saltar... ; COMPARAR R7 CON R8 JNE TONI ; CMP R7,R8

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www.ti.com 3.4.6.32 Conjunto de instrucciones MOV MOV[ .W] fuente de desplazamiento hasta el lugar de destino MOV.B fuente de desplazamiento hasta el lugar de destino Sintaxis MOV src, dst o MOV.W src, dst MOV.B src, dst Funcionamiento src :dst Descripción El operando fuente se mueve hacia el destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. Bits de Estado bits de estado no se ven afectados. Modo Bits OSCOFF, CPUOFF,y los GIE no se ven afectados. Ejemplo, el contenido de la tabla EDE (datos de word) se copian a la tabla TOM. La longitud de las tablas deben ser 020h. Copia completa ; Contador no 0, continuar con la copia... ; Disminución JNZ Bucle contador ; Uso puntero en R10 para ambos tipos de tablas DEC R9 ; Preparación Bucle contador MOV @R10+ ,TOM-EDE-2 (R10); preparar puntero MOV # 020h,R9 ; MOV #EDE,R10 ... ... ... ... ... Ejemplo, el contenido de la tabla EDE (byte de datos) se copian en tabla TOM. La longitud de las mesas deben ser 020h lugares Copia completa ; copia... ; Contador no 0, continuar); disminución JNZ Bucle contador ; ambos cuadros DEC R9 ; puntero en R10 para ; Preparar Bucle contador MOV.B @R10+ ,TOM-EDE-1 (R10); preparar puntero MOV # 020h,R9 ; MOV #EDE,R10 ... ... ... ... ... SLAU144J entre diciembre de 2004 y revisada 2013 Julio 95 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones NOP ‫٭‬NOP www.ti.com 3.4.6.33 Sintaxis NOP ninguna operación Operación ninguna emulación MOV #0, R3 Descripción se realiza ninguna operación. La instrucción puede ser utilizado para la eliminación de las instrucciones durante la revisión de software o para definir tiempos de espera. Bits de Estado bits de estado no se ven afectados. La instrucción NOP es usado principalmente para dos fines: • Para llenar uno, dos o tres palabras • memoria software de sincronización para ajustar NOTA: Emular No-Operation Instrucciones

otras instrucciones NOP puede emular el funcionamiento al mismo tiempo que proporciona diferentes números de instrucciones y ciclos código las palabras. Algunos ejemplos son: 1 ciclo, 1 palabra, 2 ciclos, 1 word BIC #0,R5 ; 4 ciclos, 2 palabras JMP $+2 ; 5 ciclos, 2 palabras BIC #0,EDE(R4) ; 6 ciclos, 3 palabras MOV @R4,0 (R4) ; 1 ciclo, 1 palabra MOV 0 (R4),0 (R4) ; MOV #0,R3 Sin embargo, debe tenerse cuidado al utilizar estos ejemplos para evitar resultados no deseados. Por ejemplo, ifMOV 0 (R4), 0 (R4) se utiliza y el valor de R4 es de 120h, y a continuación se produce una violación de seguridad con el watchdog timer (dirección 120h), porque la clave de seguridad no se utiliza. 96 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.34 POP Conjunto de instrucciones ‫٭‬POP[ .W] Pop palabra de la pila hasta el lugar de destino ‫٭‬POP.B Pop byte de la pila de destino dst Sintaxis POP POP.B dst Operación @SP :temp SP + 2 :SP temp :dst Emulación MOV @SP+ ,dst o MOV.W @SP+ ,dst MOV.B @SP+ ,dst Descripción La pila ubicación señalada por el puntero de la pila (TOS) se desplaza al lugar de destino. El puntero de pila se incrementa por dos después. Bits de Estado bits de estado no se ven afectados. Ejemplo, el contenido de R7 y el registro de estado se restauran a partir de la pila. Restaurar registro de estado ; recuperación POP R7 SR ; POP R7 Ejemplo El contenido de la memoria RAM byte LEO se restaura a partir de la pila. El byte bajo de la pila se traslada a León. ; POP.B LEO ejemplo, el contenido de R7 se restaura a partir de la pila. el byte alto de R7 es 00; el byte bajo de la pila se trasladó a R7, y POP.B R7 Ejemplo del contenido de la memoria de R7 y el registro de estado se restauran a partir de la pila. Última palabra de la pila se trasladó a la SR ; Mem(R7) = byte bajo de pila del sistema POP SR ; Ejemplo: R7 = 20Ah ; Mem(R7) = byte bajo de pila del sistema ; Ejemplo: R7 = 203h ; el byte que es señalado por R7 ; el byte bajo de la pila se coloca en la ; POP.B 0 (R7) NOTA: El Sistema puntero de pila La pila del sistema pinter (SP) siempre se incrementa en dos, independiente del byte sufijo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 97 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.35 Conjunto de instrucciones PUSH PUSH[ .W] Pulse palabra sobre el bloque B Empuje EMPUJE.byte Sintaxis en pila PUSH o EMPUJE.src src W PUSH.B src Operación SP - 2 :SP src: @SP Descripción El puntero de pila se decrementa en dos, y después la fuente operando es trasladado a la RAM palabra dirigida por el puntero de pila (TOS). Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo, el contenido del registro de estado y R8 se guardan en la pila. guardar R8 ; guardar registro de estado PULSAR R8 ; PUSH SR ejemplo, el contenido de el periférico TCDAT se guarda en la pila. dirección TCDAT, sobre el bloque y guardar los datos de 8 bits módulo periférico, ; PUSH.B TCDAT NOTA: Sistema puntero de pila El Sistema puntero de pila (SP) siempre es decrementado por dos, independientes del byte sufijo. 98 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.36 RET ‫٭‬RET Retorno de subrutina Sintaxis Operación RET @SP :PC SP + 2 :SP Emulación MOV @SP+ ,PC Descripción La dirección de retorno en la pila empujado por una instrucción de llamada se mueve al contador de programa. El programa continúa en la dirección de código después de la subrutina. Bits de Estado bits de estado no se ven afectados. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 99 CPU enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.37 www.ti.com RETI RETI Retorno de interrupción Sintaxis RETI Operación TOS :SR SP + 2 :SP TOS :PC SP + 2 :SP Descripción El registro de estado se restaura el valor que tenía al principio de la rutina de servicio de interrupción por sustituir el

actual SR contenido contenido con la TOS. El puntero de pila (SP) se incrementa en dos. El contador de programa se restaura en el valor que tenía al principio de interrumpir el servicio. Este es el paso consecutivo tras la interrumpe flujo del programa. Restauración se realiza sustituyendo los PC actuales contenidos con la TOS contenido de la memoria. El puntero de pila (SP) se incrementa. N Bits de Estado: restaurado a partir de pila del sistema Z: Restaurar sistema de paquete C: Restaurar sistema de bloque V: Restaurar sistema en Modo de pila Bits OSCOFF, CPUOFF y GIE son restaurados de pila del sistema. Figura 3-14 ejemplo ilustra los principales programa interrumpir. PC PC !6 !4 !PC Solicitud de interrupción Interrupción Aceptada 2 PC PC +2 PC+2 se almacena PC = PC PCI en el bloque +2 +4 pci pci PC +6 +8 +4 PC PCi +n!4 PCi +n!2 PCi +n RETI Figura 3-14. Programa principal Interrupción CPU 100 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.38 RLA ‫٭‬RLA[ .W] Girar a la izquierda aritméticamente ‫٭‬RLA.B Girar a la izquierda aritméticamente Sintaxis RLA dst o RLA.W dst RLA.B dst Operación C R5 AÑADIR @SP+ ,R5 ; Mantener pulsado R5 uso temporal RRA pila R5 ; PUSH R5 Ejemplo El byte bajo de R5 se desplaza una posición hacia la derecha. El MSB conserva el valor antiguo. Funciona igual a la media aritmética división por 2. R5 x 0,5 + R5 x 0.25 = 0.75 x R5 -> R5 ... ; TOS x 0.5 = 0.5 x R5 x 0,5 = 0,25 x R5 -> TOS ADD.B @SP+ ,R5 ; R5 x 0,5 -> TOS RRA.B @SP ; byte alto de R5 se restablece PUSH.B R5 ; R5/2 -> R5: funcionamiento de byte bajo sólo ; RRA.B R5 SLAU144J-diciembre 2004-Revisado 103 CPU 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.41 www.ti.com CRR CRR[ .W] Girar a la derecha por llevar CRR.B Girar a la derecha por llevar Sintaxis RRC dst o RRC.W horario horario CRR Operación C :MSB :MSB-1 ... . LSB+1 :LSB :C Descripción El operando de destino se desplaza una posición hacia la derecha como se muestra en la Figura 3-18. Los bits (C) se desplaza en el MSB LSB, el se cambia a la llevar poco (C). Word 15 0 bytes C 7 0 Figura 3-18. Operando de destino - Realizar desplazamiento a la derecha N Bits de Estado: Establecer si el resultado es negativo, cero si

Z positivo: si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF y GIEare no afectados. Ejemplo R5 se desplaza una posición hacia la derecha. El MSB está cargado con 1. R5/2 + 8000h -> R5 ; preparación de MSB RRC R5 ; SETC Ejemplo R5 se desplaza una posición hacia la derecha. El MSB está cargado con 1. R5/2 + 80h -> R5; byte bajo de R5 se utiliza ; preparación de MSB CRR.B R5 ; SETC 104 CPU SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.42 SBC ‫٭‬SBC[ .W] restar fuente y préstamo/ .NO. de destino ‫٭‬SBC.B restar fuente y préstamo/ .NO. de destino dst o sintaxis SBC SBC.W dst SBC.B horario horario Operación + 0FFFFh + C :dst dst + 0FFh + C : Emulación horario SUBC nO 0,dst SUBC.B #0,dst Descripción El llevar poco (C) se añade a la operando de destino menos uno. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario. 1 Si no hay préstamos, reset si préstamo. V: si se produce un desbordamiento aritmético, restablecimiento de lo contrario. Modo Bits OSCOFF, CPUOFF,y los GIE no se ven afectados. Ejemplo El de 16 bits contador de R13 se resta de 32 bits contador de R12. Reste de MSD y restar LMDS SBC 2 (R12); SUB @R13,0 (R12) Ejemplo El 8-contador de bits apuntado por R13 se resta de 16 bits contador de R12. Reste de MSD y restar LMDS SBC.B 1 (R12); SUB.B @R13,0 (R12) NOTA: Préstamo Aplicación El préstamo es tratada como un .NO. llevar: pedir dinero prestado llevar poco Sí 0 No 1 SLAU144J-diciembre 2004-Revisado CPU 105 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.43 www.ti.com SETC ‫٭‬SETC

Sintaxis Set carry bits SETC Operación 1 :c, emulación BIS #1,SR Descripción El llevar poco (C) está configurado. N Bits de Estado: No se ve afectada Z: No se ve afectada C: Set V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo de emulación de la coma decimal sustracción: reste de R5 R6 indique que R5 = 03987h y R6 = 04137h Emular resta mediante la adición de: ; Preparación llevar = 1 DADD R5,R6; R5 = .NO. R5 = 06012h SETC ; invertir esta (el resultado de 0-9); R5 = 03987h + 06666h = 09FEDh INV R5 ; R5 mover contenido de 0-9 a 6-0 Fh ; agregue # 06666D-SUB h,R5 R6 = 0150h ; R6 = R6 + R5 + 1 ; (010000h - R5 - 1) ; 106 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Conjunto de instrucciones NI ENVIARSE 3.4.6.44 ‫٭‬SETN Conjunto negativo poco Sintaxis NI ENVIARSE 1 :N BIS Emulación #4,SR Descripción El negativo poco (N) está establecido. Bits de Estado N: conjunto Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 107 CPU presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.45 SETZ www.ti.com ‫٭‬SETZ Sintaxis Set bit cero SETZ Operación 1 :Z BIS Emulación #2,SR Descripción El bit cero (Z) se establece. N Bits de Estado: No se ve afectada Z: C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. CPU 108 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.46 SUB

SUB[ .W] destino fuente de restar SUB.B restar fuente de Sintaxis destino SUB src, dst o SUB.W src, dst SUB.B src, dst dst Operación + .NO.src + 1 :dst o [ (dst - src :dst)] Descripción El operando fuente se resta del operando de destino mediante la adición de la fuente del operando 1s complementar y la constante 1. La fuente operando no es afectada. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario. 1 Si no hay préstamos, reset si préstamo. V: si se produce un desbordamiento aritmético, ya que de lo contrario modo de reset Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo Ver el ejemplo en la SBC. Ejemplo Ver el ejemplo en la SBC.B. NOTA: pedir dinero prestado es tratada como un .NO. El préstamo es tratada como un .NO. llevar: pedir dinero prestado llevar poco Sí 0 No 1 SLAU144J-diciembre 2004-Revisado CPU 2013 Julio 109 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.47 www.ti.com SUBC, SBB SUBC[ .W], SBB[ .W] restar fuente y préstamo/ .NO. de destino SUBC.B, SBB.B restar fuente y préstamo/ .NO. de destino SUBC Sintaxis src, dst o SUBC.W src, dst o SBB src, dst o SBB.W src, dst SUBC.B src, dst o SBB.B src, dst dst Operación + .NO.src + C :dst o (dst: src - 1 + C : dst) Descripción El operando fuente se resta del operando de destino mediante la adición de la fuente del operando 1s complementar y el bit (C). La fuente operando no es afectada. El contenido anterior del destino se pierden. N Bits de estado: si el resultado es negativo, cero si es positivo. Z: si el resultado es cero, cero en caso contrario. C: si hay una de la MSB del resultado, cero en caso contrario. 1 Si no hay préstamos, reset si préstamo. V: si se produce un desbordamiento aritmético, restablecimiento de lo contrario. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Dos mantisas de coma flotante (24 bits) se restan. STPS en R13 y R10, se prestan en R12 y R9. 8-Bit parte, MSB usa ; 16-bit parte, STPS SUBC.B R12,R9 ; SUB.W R13,R10 Ejemplo 16 bits contador señalado por R13 se resta de 16 bits contador de R10 y R11 (MSD). como consecuencia del LMDS y restar los TME, con llevar... LMDS y restar sin llevar SUBC.B @R13, R11 ; SUB.B @R13+ ,R10

NOTA: pedir dinero prestado Aplicación El préstamo es tratada como un .NO. llevar: pedir dinero prestado llevar poco Sí 0 No 1 CPU 110 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 3.4.6.48 Conjunto de instrucciones SWPB SWPB Swap bytes Sintaxis SWPB Operación horario 15 a 8 bits R7 R7 SWPB ; ejemplo MOV # 040BFh,R7 Ejemplo El valor de R5 se multiplica por 256. El resultado se almacena en R5,R4. Corregir el resultado ; corregir el resultado BIC # 00FFh,R4 ; Copia se cambió el valor de R4 BIC # 0FF00h,R5 ; MOV R5,R4 ; R5 SWPB SLAU144J-diciembre de 2004-Revisado 111 CPU 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 3.4.6.49 www.ti.com SXT SXT SXT Ampliar Cartel horario Sintaxis Operación Bit 7 :8 ... ... ... ... ... ... ... .. Bit 15 Descripción El signo del byte bajo se extiende al byte alto como se muestra en la Figura 3-20. N Bits de estado: si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( .NO. Cero) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. 15 8 7 0 Figura 3-20. Operando de destino - Extensión de signo Ejemplo R7 está cargado con la P1en el valor. El funcionamiento de la sesión de instrucción extender amplía poco a poco 8 15 con el valor de 7 bits. R7 se añade a R6.

R7 = 0FF80h: 1111 1111 1000 0000 ; P1= 080h: ... . (... ). 1000 0000 SXT R7 ; MOV.B &P1A,R7 CPU 112 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 3.4.6.50 TST ‫٭‬TST[ .W] destino Prueba ‫٭‬TST.B Prueba Sintaxis destino TST TST o dst.W dst TST.B horario horario Operación + 0FFFFh + 1 + 0FFh horario + 1 Emulación CMP #0,dst CMP.B #0,dst Descripción El operando de destino se compara con cero. Los bits de estado se establece de acuerdo con el resultado. El destino no es afectada. N Bits de Estado: Establecer si el destino es negativo, cero si es positivo Z: establece si el destino contiene cero, cero en caso contrario C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo R7 es probado. Si el resultado es negativo, continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS. R7 es cero ; R7 es CERO negativo R7... ; R7 es positivo pero no cero R7NEG... ; R7 es cero R7POS... ; R7 es negativo JZ R7CERO ; el Test R7 JN R7NEG ; TST R7 Ejemplo El byte bajo de R7 es probado. Si el resultado es negativo, continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS. Byte bajo de R7 es cero ; byte bajo de R7 es negativo R7CERO... ; Byte bajo de R7 es positivo pero no cero R7NEG... ; Byte bajo de R7 es cero R7POS... ; Byte bajo de R7 es negativo CERO JZ R7; byte bajo de R7 JN R7NEG ; TST.B R7 SLAU144J-diciembre 2004-Revisado 113 CPU 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones XOR XOR www.ti.com 3.4.6.51[ .W] exclusivo o de origen con destino XOR.B exclusivas o de origen con destino XOR Sintaxis src, dst o XOR.W src, dst XOR.B src, dst Funcionamiento src .XOR. dst dst Descripción :El origen y el destino operandos son exclusivas or. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. N Bits de Estado: Establecer si el resultado MSB restablecer si no conjunto

Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO. Cero) V: si ambos operandos son Bits OSCOFF modo negativo, CPUOFF,y los GIE no se verán afectados. Ejemplo los bits en R6 alternar los bits de la palabra RAM TONI. Toggle bits de palabra TONI en el grupo de bits en R6 ; XOR R6,TONI Ejemplo los bits en R6 alternar los bits de la memoria RAM byte TONI. byte bajo de R6 ; cambiar bits del byte TONI en el grupo de bits en ; XOR.B R6,TONI Ejemplo, restablecer a 0 los bits por byte bajo de R7 que son diferentes de los bits en la memoria RAM byte EDE. Invertir Lowbyte, Highbyte es 0h ; establecer diferentes bit en " 1s" INV.B R7 ; XOR.B EDE,R7 CPU 114 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 4 SLAU144J-diciembre 2004-2013 Julio CPUX Revisado Este capítulo describe el MSP430X 16-bit RISC CPU con 1 MB de memoria, sus modos de direccionamiento y conjunto de instrucciones. El MSP430X CPU se aplica en todos los dispositivos que MSP430 superar los 64 KB de espacio de direcciones. Tema ... ... ... . 4.1 CPU Página Introducción ... ... ... ... ... ... ... ... 116 4.2 Interrupciones ... ... ... ... ... ... 4,3 118 Registros de la CPU ... ... ... ... ... ... ... 4.4 Modos de direccionamiento 119 ... ... ... ... ... ... ... ... MSP430 125 4,5 y MSP430X instrucciones ... ... ... ... ... ... . Conjunto de instrucciones 142 4.6 Descripción ... ... ... ... . 160 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 115 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Introducción www.ti.com CPU CPU 4.1 Introducción El MSP430X CPU incorpora características diseñadas específicamente para las modernas técnicas de programación como calcular las bifurcaciones, procesamiento de tabla y el uso de lenguajes de alto nivel como C. El MSP430X CPU puede abordar un 1MB rango de direcciones sin paginación. Además, el MSP430X CPU tiene menos exceso de interrupciones y menos ciclos ciclos instrucciones en algunos casos que el MSP430 CPU, manteniendo el mismo o mejor densidad de código que el MSP430 CPU. El MSP430X CPU es compatible con el MSP430 CPU. El MSP430X CPU características incluyen: • arquitectura RISC arquitectura Ortogonal • • registro completo, contador de programa, registro de estado y puntero de pila • ciclo único

• grandes operaciones de registro archivo de registro reduce recupera a memoria • 20 bits del bus de direcciones permite el acceso directo y ramificaciones en toda la gama de memoria sin paginación • 16-bit bus de datos permite la manipulación de la palabra de los argumentos • constante del generador proporciona la seis la mayoría de las veces se utiliza valores importantes y reduce tamaño de código • Directo memoria a memoria intermedia transferencias sin registro de • Byte, word, y 20 bits de la dirección palabra abordar el esquema de bloques del MSP430X CPU se muestra en la Figura 4-1. 116 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com CPU Introducción MDB - Memor Memoria y Bus de datos Bus de Direcciones - MAB 19 16 15 0 R0/PC Contador de Programa 0 R1/SP puntero de pila 0 R2/SR Registro de estado R3/CG2 Generador constante R4 de Uso General Uso General R5 R6 R7 Uso general Uso general Uso General R8 R9 R10 Uso general Uso general Uso General R11 R12 R13 Uso general Uso general Uso General R14 R15 Objetivo General 20 16 Cero, Z dst src, C Desbórdese V 16/20-bit ALU MCLK negativo,N Figura 4-1. MSP430X CPU Diagrama de bloque SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 117 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

interrumpe www.ti.com 4.2 interrumpe el MSP430X utiliza la misma interrupción estructura del MSP430: • interrupciones vectorizadas de sondeo no necesario • vectores de interrupción se encuentran la baja de dirección 0FFFEh interrumpir operación tanto para MSP430 y MSP430X cpu se describe en el Capítulo 2 se reinicia, interrupciones y modos de funcionamiento, Sección 2, se interrumpe. Los vectores de interrupción contienen 16 bits de

direcciones en la parte inferior 64 KB de memoria. Esto significa que todos manipuladores de interrupción debe comenzar en la parte inferior 64 KB de memoria, incluso en MSP430X dispositivos. Durante una interrupción, el contador de programa y el registro de estado se colocan en la pila como se muestra en la Figura 4-2. El MSP430X arquitectura eficiente almacena todo el 20-bit PC automáticamente añadiendo valor por el PC bits 19:16 al SR valor almacenado en la pila. El ANTICIPAR cuando se ejecuta la instrucción, el pleno 20-bit PC haciendo que el retorno se restaura de interrupción a cualquier dirección en el rango de memoria posible. Tema n-1 SPold 15:0 SP 19:16 11:0 Figura 4-2. PC Almacenamiento en la pila para interrupciones 118 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros de la CPU 4.3 Registros de la CPU La CPU incorpora 16 registros (R0 a R15). Registros R0, R1, R2 y R3 tienen funciones especiales. Registros R4 a R15 son registros de trabajo para uso general. 4.3.1 Contador de programa (PC) El 20-bit PC (PC/R0) apunta a la siguiente instrucción que se ejecutará. Cada instrucción utiliza un número par de bytes (2, 4, 6, o 8 bytes), y el equipo se incrementa en consecuencia. Accesos a instrucción se realizan en límites de palabra, y en el PC se alinea a las direcciones. La figura 4-3 muestra el equipo. 19 15 16 1 0 Contador de programa de 19 bits 1 0 Figura 4-3. Contador de programa El PC puede ser abordado con todas las instrucciones y modos de direccionamiento. Un par de ejemplos: (inferior 64KB); dirección de Sucursal en la palabra ETIQUETA ; Sucursal etiqueta de dirección (1MB de memoria) MOV.W LABEL,PC ; Sucursal etiqueta de dirección inferior (64 KB) PROFESIONALIZANTE #LABEL,PC ; MOV.W #LABEL,PC R14 (menor 64KB); Rama indirecta a dirección de ; MOV.W @R14,PC vaya dos palabras (1MB de memoria) ; ADDA #4,PC La BR y las instrucciones para realizar llamadas restablecer el superior de cuatro bits a 0 PC. Sólo las direcciones en la parte inferior 64 KB rango de direcciones se puede alcanzar con el BR o instrucción de llamada. Cuando las bifurcaciones o llamar, las direcciones más allá de la menor 64 KB alcance sólo puede ser alcanzado mediante el sujetador o CALLA instrucciones. Además, cualquier instrucción para modificar directamente el PC lo hace según el modo de direccionamiento. Por ejemplo, MOV.W #valor,PC borra la parte superior cuatro bits de la PC, ya que es un .W.

El PC se almacenan automáticamente en la pila de llamada (o CALLA) instrucciones y durante una rutina de servicio de interrupción. La figura 4-4 muestra el almacenamiento de la PC con la dirección de retorno después de una CALLA instrucciones. Una instrucción de llamada sólo almacena bits 15:0 del equipo. Tema n SPold 19:16 SP 15:0 Figura 4-4. PC Almacenamiento en la pila de CALLA La RETA instrucción restaura bits 19:0 del PC y añade 4 al puntero de pila (SP). La instrucción RET restaura bits 15:0 al PC y añade 2 a la SP. 4.3.2 Puntero de pila (SP) El 20-bit SP (SP/R1) es usada por la CPU para almacenar las direcciones de regreso de llamadas a subrutinas e interrupciones. Utiliza un predecrement, postincrement régimen. Además, el SP se pueden utilizar con el software con todas las instrucciones y modos de direccionamiento. La figura 4-5 muestra el SP. El SP se inicializa en la RAM por el usuario, y siempre está alineado de direcciones. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 119 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registros de la CPU www.ti.com Figura 4-6 se muestra el uso de las pilas. La figura 4-7 muestra el uso de las pilas cuando el 20-bit palabras se insertan. 19 1 0 19 Bits puntero de pila a 1 0 R8 = 012 y 0123h en POP R8 ; Sobrescribir TOS EMPUJE # 0123h ; Copia Tema I2 t MOV.W R7,0 (SP) ; MOV.W 2 (SP) ,R6 Figura 4-5. Puntero de pila PUSH Dirección # 0123h POP R8 0xxxh I1 I1 I1 0xxxh - 2 I2 I2 I2 0xxxh - 4 I3 SP I3 I3 SP 0xxxh - 6 0123h SP 0xxxh - 8 Figura 4-6. Uso de pila SPold Tema n-1 19:16 SP 15:0 Figura 4-7. PUSHX.un formato en la pila los casos especiales de uso del SP como un argumento de la PUSH y POP son instrucciones se describe y se muestra en la Figura 4-8. PUSH POP SP SP SPold SPold SP1 SP2 SP1 El puntero de pila se cambia después de que el puntero de la pila no se ha cambiado después de un POP SP un SP instrucciones. instrucciones. La instrucción POP lugares SP SP1 en el puntero de pila SP (SP2 = SP1) Figura 4-8. EMPUJE SP, POP 120 SP Secuencia CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros de la CPU 4.3.3 Registro de Estado (SR) El 16-bit SR (SR/R2), que se usa como una fuente o registro de destino, sólo se puede utilizar en modo de registro dirigida con palabra instrucciones. Las restantes combinaciones de modos de direccionamiento se utilizan para apoyar la constante del generador. La figura 4-9 muestra la SR bits. No escriba 20-bit valores al SR. Funcionamiento impredecible. 15 9 8 7 0 OSC CPU Reservados V SCG1 SCG0 GIE N Z C OFF rw-0 Figura 4-9. SR Bits Tabla 4-1 describe el SR bits. Tabla 4-1. SR Bit Bit Descripción Descripción Reservada Reservada V desbordamiento. Este bit se activa cuando el resultado de una operación aritmética desborda el firmado de rango variable. ADD( .B), ADDX( .B, .A), ADDC( .B), cuando: ADDCX( .B. A), ADDA positivo positivo negativo = negativo + negativo = positivo o reinicie SUB( .B), SUBX( .B, .A), SUBC( .B), cuando: SUBCX( .B, .A), SUBA, CMP( .B), positivo, negativo = negativo CMPX( .B, .A), ACPM negativo - positiva = positivo o reinicie SCG1 sistema generador de reloj 1. Este bit se puede activar/desactivar las funciones de sistema según el reloj de la familia de dispositivos; por ejemplo, la contraloría sesgo activar/desactivar SCG0 sistema generador de reloj 0. Este bit se puede usar para activar/desactivar las funciones de reloj en función de la familia de dispositivos; por ejemplo, LFT habilitar/deshabilitar OSCOFF Oscilador. Este bit, si se establece, se apaga el LFXT1 oscilador cuando LFXT1CLK no se utiliza para MCLK o SMCLK. CPUOFF CPU. Este bit, cuando se establece, se apaga la CPU. GIE enable interrupción General. Este bit, cuando se establece, activa interrupciones enmascarables. Al restablecerse, interrupciones enmascarables todos son discapacitados. N negativo. Este bit se activa cuando el resultado de una operación es negativo y borran cuando el resultado es positivo. Z cero. Este bit se activa cuando el resultado de una operación es 0 y si el resultado no es 0. C. Este bit se activa cuando el resultado de una operación de transporte producidos y borran cuando no se ha producido. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 121 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registros de la CPU www.ti.com

constante del generador 4.3.4 Registros (CG1 y CG2) Seis comúnmente las constantes que se utilizan son generados con la constante del generador registros R2 (CG1) y R3 (CG2), sin que necesiten una palabra de 16 bits de código de programa. Las constantes son seleccionados con el registro de origen modos de direccionamiento (As), tal como se describe en la Tabla 4-2. Tabla 4-2. Los valores de constantes Generadores CG1, CG2 registrarse como constante 00 Comentarios R2 - modo de registro R2 01 (0) modo de dirección 10 R2 archivo 00004h +4, un poco de R2 11 00008h +8, un poco de R3 00 00000h 0, procesamiento de textos 01 00001R3 R3 h +1 10 00002h +2, procesamiento de bits 11 R3 FFh, FFFFh, FFFFFh -1, el procesamiento de textos la constante del generador ventajas son: • No requieren instrucciones especiales • ningún código adicional para las seis constantes • No hay acceso a la memoria código necesario para recuperar la constante el ensamblador utiliza la constante generador automáticamente si uno de los seis constantes se utiliza como una fuente inmediata operando. Registros R2 y R3, que se utiliza en el modo constante, no puede abordarse de manera explícita, actúan como fuente de registros. 4.3.4.1 Generador constante - Ampliado el conjunto de instrucciones conjunto de instrucciones RISC de la MSP430 sólo tiene 27 instrucciones. Sin embargo, la constante del generador permite que el MSP430 ensamblador de apoyo adicionales emulada 24 instrucciones. Por ejemplo, el único de instrucción operando: CLR dst es emulado por el doble de instrucciones operando con la misma longitud: MOV R3,dst donde el #0 es sustituido por el ensamblador, y R3 se utiliza como = 00. SC dst se sustituye por el texto siguiente: agregue #1,dst 122 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros de la CPU 4.3.5 Registros de uso general (R4 a R15) Los 12 registros de la CPU (R4 a R15) contienen 8-bits, 16-bits, o de 20 bits. Cualquier byte de escribir en un registro de la CPU se borra bits 19:8. Cualquier palabra de escribir en un registro se borra bits 19:16. La única excepción es el SXT instrucciones. El SXT instrucción extiende la señal a través de la completa 20bits. Las siguientes figuras muestran el manejo de byte, word, y la dirección de datos de word. Nota del restablecimiento de las principales bits más significativos (MSB usa) si un registro es el destino de un byte o una palabra. La figura 4-10 muestra de byte (8 bits de datos, .B sufijo). El manejo se muestra para un registro de origen y un destino memoria byte y de memoria de origen byte y un registro de destino.

Operación Operación Register-Byte Byte-Register Byte Alto Byte Bajo Byte Alto Byte bajo 19 16 15 0 8 7 Onu- Registro sin utilizar memoria utilizada 19 16 15 0 8 7 Onu- la memoria sin utilizar Registro utilizado Funcionamiento Funcionamiento Memoria 0 Registro 0 Figura 4-10. Register-Byte / Byte-Register Operación Figura 4-11 y Figura 4-12 muestra palabra de 16 bits ( .índice W). El manejo se muestra para un registro de origen y un destino de palabra y de la memoria de origen palabra y un registro de destino. Operación Register-Word Byte Alto Byte bajo 19 16 15 0 8 7 Registro de Funcionamiento de la memoria memoria Figura 4-11. Operación Register-Word SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 123 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Registros de la CPU www.ti.com Word-Register Operación Byte Alto Byte bajo Memoria 19 16 15 0 8 7 de 0 Registro Registro Operación Figura 4-12. Operación Word-Register Figura 4-13 y Figura 4-14 muestran 20-bits de dirección manejo de palabras ( .un sufijo). El manejo se muestra para un registro de origen y un destino dirección de memoria de una palabra de origen y dirección de memoria de una palabra y un registro de destino. Registro - Ad vestido Palabra Operación Byte Alto Byte bajo 19 16 15 0 8 7 Registro Memoria memoria sin utilizar +2 +2 0 Funcionamiento memoria memoria Figura 4-13. Registro: 124 Operación CPUX Address-Word SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Address-Word modos de direccionamiento - Registro Operación

Byte Alto Byte bajo 19 16 15 0 8 7 +2 Memoria Registro de memoria sin utilizar Registro Figura 4-14. Address-Word - Registro Operación 4.4 Modos de direccionamiento Siete modos de direccionamiento para el operando fuente y cuatro modos de direccionamiento para el operando de destino utilizar 16 bits o 20 bits direcciones (consulte la tabla 4-3). El MSP430 y MSP430X instrucciones son utilizables en todo el rango de memoria 1MB. Tabla 4-3. Direccionamiento origen/destino como/Ad Modo de direccionamiento Descripción de la sintaxis 00/0 Registro Rn contenido del registro están operando. 01/1 Índice X(Rn) (Rn + X) puntos para el operando. X se almacena en la siguiente palabra, o almacenado en combinación de la anterior ampliación palabra y la palabra siguiente. 01/1 DIRECCIÓN simbólica (PC + X) se señala el operando. X se almacena en la siguiente palabra, o almacenado en combinación de la anterior ampliación palabra y la palabra siguiente. Modo indexado X(PC) se utiliza. 01/1 &ADDR absoluta la palabra después de la instrucción contiene la dirección absoluta. X se almacena en la siguiente palabra, o almacenado en combinación de la anterior ampliación palabra y la palabra siguiente. Modo indexado X(SR) se utiliza. 10/- Indirecto Registro @Rn Rn se utiliza como un puntero a un operando. 11/- Indirecta @Rn+ Rn se utiliza como un puntero a un operando. Rn se incrementa después de 1 para .B Autoincrement instrucciones. por 2 de .W instrucciones, y por 4 para .A instrucciones. 11/- Inmediato #N N se almacena en la siguiente palabra, o se almacena en combinación de la anterior palabra y extensión la palabra siguiente. Autoincrement modo indirecto @PC+ se utiliza. Los siete modos de direccionamiento se explica en detalle en las siguientes secciones. La mayoría de los ejemplos muestran el mismo modo de direccionamiento para el origen y el destino, pero cualquier combinación válida de origen y de destino es posible modos de direccionamiento en una instrucción. NOTA: El uso de etiquetas EDE, TONI, TOM, y LEO en MSP430 documentación, EDE, TONI, TOM, y LEO se utilizan como etiquetas genéricas. Sólo son etiquetas y no tienen un significado especial. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 125 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.4.1 Modos de direccionamiento Modos de registro : el operando es el 8, 16 o 20 bits contenido de la CPU utilizada registro.

Longitud: uno, dos o tres palabras Comentario: válido para el origen y destino Byte operación: Byte operación sólo lee los ocho bits menos significativos (STPS) del registro de origen rechazara y escribe el resultado en la STPS de ocho el registro de destino Rdst. Los bits 19:8 se borran. Rechazara El registro no se ha modificado. Palabra: Palabra operación STPS 16 lee el registro de origen de la rechazara y escribe el resultado en la STPS 16 de el registro de destino Rdst. Los bits 19:16 se borran. Rechazara El registro no se ha modificado. Dirección de palabra Dirección de lee la palabra operación 20 bits de rechazara el registro de origen y escribe la operación: resultado a los 20 bits del registro de destino Rdst. El registro no se ha modificado rechazara SXT excepción: El SXT instrucción es la única excepción en el registro. El signo del byte bajo de 7 bits se extiende a los bits 19:8. ; Ejemplo: BIS.W R5,R6 Esta instrucción lógicamente la rehidratación oral datos de 16 bits contenidos en R5 con el de 16 bits contenido de R6. 6:16 Está desactivada. Antes: Después: Registro de la Dirección Registro de Direcciones Espacio xxxxh 21036h R5 AA550h 21036h xxxxh PC R5 AA550h 21034h D506h PC R6 11111h 21034h D506h R6 0B551h 550h.or.1111h = B551h ; Ejemplo: BISX.UN R5,R6 Esta instrucción lógicamente la rehidratación oral 20-bits de datos contenidos en R5 con el 20-bit contenido de R6. La extensión palabra contiene el A/L bits para 20bits. La instrucción utiliza word modo byte con bits A/L:B/W = 01. El resultado de la instrucción: Antes: Después: Registro de la Dirección Registro de Direcciones Espacio xxxxh 21036h R5 AA550h 21036h xxxxh PC R5 AA550h 21034h D546h R6 11111h 21034h D546h R6 BB551h 21032h 1800h PC 21032h 1800h AA550h.or.11111h = BB551h 126 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.4.2 Modos de direccionamiento Indexado El modo indexado Modo calcula la dirección del operando mediante la adición de la firma índice de un registro de la CPU. El modo indexado tiene tres posibilidades: • direccionamiento Indexado en modo menor 64-KB de memoria • MSP430 con modo indexado instrucción direccionamiento de memoria por encima de la parte inferior 64-KB de memoria • MSP430X instrucción con modo indexado 4.4.2.1 Modo indexado en la Baja 64-KB de memoria si el registro de la CPU Rn señala una dirección en la parte inferior 64 KB del rango de memoria, la dirección de memoria bits calculado 19:16 se borran después de la adición del registro de la CPU y la Rn 16 bits con signo. Esto

significa que la calculada dirección de memoria siempre se encuentra ubicado en la parte inferior 64 KB y no de desbordamiento o subdesbordamiento del menor 64 KB espacio de memoria. La memoria RAM y el periférico registros pueden acceder al MSP430 existentes y se puede utilizar software sin modificaciones, como se muestra en la Figura 4-15. Bajar 64 KB 19:16 = 0 19 16 15 0 0 Registro de la CPU FFFFF Rn S 16-bit byte 16 bits índice índice firmado 10000 0FFFF 16-bit firmado agregar 19:0 bajar 64 KB 0 00000 dirección de memoria Figura 4-15. Modo indexado en la parte inferior 64 KB longitud: dos o tres palabras: Los 16 bits firmado índice se encuentra en la palabra siguiente después de la instrucción y se agrega a la registro de la CPU. Los bits 19:16 se han borrado un truncado 16 bits dirección de memoria, lo que apunta a un operando en el rango 00000h a 0FFFFh. El operando es el contenido de la ubicación de la memoria. Comentario: válido para el origen y destino. El ensamblador calcula el registro índice y la inserta. Ejemplo: ADD.B 1000h(R5),0F000h(R6); esta instrucción añade los datos de 8 bits bytes contenidos en fuente 1000h(R5) y el destino byte 0F000h(R6) y coloca el resultado en el destino byte. Bytes Origen y destino están situados en la parte inferior 64 KB debido al borrado bits 19:16 de registros R5 y R6. Fuente: El byte apuntado por R5 + 1000h resultados en la dirección 0479h Ch + 1000 = 0579Ch tras truncarse a una dirección de 16 bits. Destino: El byte apuntado por R6 + F000h resultados en la dirección 01778F000h + h = 00778h tras truncarse a una dirección de 16 bits. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 127 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento www.ti.com Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 1103Ah xxxxh 0479R5 Ch 1103Ah xxxxh PC 0479R5 Ch 11038h F000h R6 01778h 11038h F000h R6 01778h 11036) realizó un modelo tridimensional h 1000h 11036) realizó un modelo tridimensional h 1000h 11034h 55D6h PC 11034h 55D6h 01778h 32h src 0077xxxxh Ah +F000h 0077xxxxh Ah +45h dst 00778h 77h Suma 00778h xx45h 00778h xx77h 0479Ch 0579xxxxh Eh Eh 0579 +1000h Ch 0579xxxxh 0579xx32h Ch Ch 0579xx32h 4.4.2.2 Instrucciones MSP430 con modo indexado en la memoria superior si el registro de la CPU Rn señala una dirección por encima de la menor 64KB de memoria, la Rn bits 19:16 se utilizan para el cálculo de direcciones del operando. El operando puede ser ubicado en la memoria de la gama Rn ± 32KB, ya que el índice, X, es una firma valor de 16 bits. En este caso, la dirección del operando puede desbordamiento o

subdesbordamiento en la parte inferior 64 KB espacio de memoria (consulte la Figura 4-16 y Figura 4-17). Memoria Superior 19:16 > 0 19 16 15 0 FFFFF 1 ... Registro de la CPU 15 Rn 19:0 Rn ± 32 KB S 16 bits índice byte 16 bits firmado index (signo de 20 bits) 10000 0FFFF 20-bit firmado agregar bajar 64 KB 00000 dirección de memoria Figura 4-16. Modo indexado en la memoria superior 128 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento 19:0 FFFFF 19:0 ±32 KB 10000 19:0 0,FFFF ±32 KB 19:0 bajar 64 KB 0000C Figura 4-17. Desbordamiento y subdesbordamiento de modo indexado longitud: dos o tres palabras: El signo de 16 bits en el índice siguiente palabra después de la instrucción se añade a la 20 bits de los registro de la CPU. Esto proporciona una dirección 20 bits, lo cual apunta a una dirección en el rango de 0 a FFFFFh. El operando es el contenido de la ubicación de la memoria. Comentario: válido para el origen y destino. El ensamblador calcula el registro índice y la inserta. ; Ejemplo: ADD.W 8346h(R5),2100h(R6) Esta instrucción añade la datos de 16 bits en el origen y el destino direcciones y lugares el de 16 bits en el destino. Origen y destino operando puede ser ubicado en la dirección completa. Fuente: La palabra señalada por R5 + 8346h. El índice negativo 8346h está extendido, lo que se traduce en la dirección 23456F8346h + h = 1B79Cap. Destino: La palabra señalada por R6 + 2100h resultados en la dirección 15678h + 2100h = 17778h. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 129 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento www.ti.com Antes: Después:

Registro de la Dirección Registro de Direcciones Espacio 1103Ah xxxxh R5 23456h 1103Ah xxxxh PC R5 23456h 11038h 2100h R6 15678h 11038h 2100h R6 15678h 11036) realizó un modelo tridimensional h 8346h 8346h 11036) realizó un modelo tridimensional h 11034h 11034h PC 5596h 5596h 15678h 05432h src 1777xxxxh +02100Ah Ah xxxxh h 1777h dst 17778 +02345h 07777h Suma 17778h 17778h 2345h 7777h 23456h 1B79Eh xxxxh +F8346h 1B79Eh xxxxh 1B79Ch 1B79Ch 5432h 1B79Ch 5432h 4.4.2.3 MSP430X Instrucción con modo indexado al utilizar el MSP430X instrucción con modo indexado, el operando puede ser ubicado en cualquier parte del rango de Rn + 19 bits. Duración: Tres o cuatro palabras: el operando es la suma de los 20 bits contenido registro de la CPU y el índice 20 bits. Los 4 MSB usa el índice de contenidos de la extensión word; el 16 STPS figuran en la palabra después de la instrucción. El registro de la CPU no es modificado Comentario: válido para el origen y destino. El ensamblador calcula el registro índice y la inserta. ; Ejemplo: ADDX.A 12346h(R5),32100h(R6) Esta instrucción añade la 20-bits de datos contenidos en la fuente y las direcciones de destino y coloca el resultado en el destino. Fuente: dos palabras señalado por R5 + 12346h que resultados en la dirección 23456h + 12346h = 3579Cap. Destino: dos palabras señalado por R6 + 32100h que resultados en la dirección 45678h + 32100h = 77778h. 130 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento La extensión palabra contiene el MSB usa del índice de origen y del destino y el índice A/L para 20 bits de datos. La instrucción utiliza word modo byte debido a la 20 bits de longitud de datos bits A/L:B/W = 01. Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 2103Ah xxxxh R5 23456h 2103Ah xxxxh PC R5 23456h 21038h 2100h R6 45678h 21038h 2100h R6 45678h 21036h 21036h 2346h 2346h 21034h 55D6h 21034h 55D6h 21032h 1883h PC 21032h 1883h 45678h 65432h src 7777 +32100Ah 0001h 7777h 0007h +12345Ah h dst 77778h 77777h Suma 77778h 77778h 2345h 7777h 23456h 3579 +12346Eh 0006h 3579h 0006h 3579Eh Ch 3579Ch 5432h 3579Ch 5432h 4.4.3 Modo simbólico El modo simbólico calcula la dirección del operando mediante la adición de la firma índice del ordenador. El modo simbólico direccionamiento tiene tres posibilidades: • modo de símbolos en la parte inferior 64 KB de memoria • MSP430 instrucciones de modo simbólico direccionamiento de memoria por encima de la menor 64-KB de memoria. • MSP430X instrucción

4.4.3.1 modo simbólico de modo simbólico en la parte inferior 64 KB si el PC señala una dirección en la parte inferior 64 KB del rango de memoria, el cálculo dirección de memoria bits 19:16 se borran después de la adición de la PC y los 16 bits con signo. Esto significa que la calculada dirección de memoria siempre se encuentra ubicado en la parte inferior 64 KB y no de desbordamiento o subdesbordamiento del menor 64 KB espacio de memoria. La memoria RAM y el periférico registros pueden acceder al MSP430 existentes y se puede utilizar software sin modificaciones, como se muestra en la Figura 4-18. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 131 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento inferior www.ti.com 64 KB 19:16 = 0 19 16 0 15 0 contador FFFFF Programa PC S 16 bits índice byte 16 bits PC índice firmado 10000 0FFFF 16-bit firmado agregar 19:0 bajar 64 KB 0 00000 dirección de memoria Figura 4-18. Modo simbólico en bajar 64 KB Operación: 16 bits firmado índice en la siguiente palabra después de la instrucción se agrega temporalmente al equipo. Los bits 19:16 se han borrado un truncado 16 bits dirección de memoria, lo que apunta a un operando en el rango 00000h a 0FFFFh. El operando es el contenido de la ubicación de la memoria. Duración: Dos o tres palabras Comentario: válido para el origen y destino. El ensamblador calcula el índice PC y se inserta. ; Ejemplo: ADD.B EDE,TONI Esta instrucción añade los datos de 8 bits bytes contenidos en fuente y destino EDE byte TONI y coloca el resultado en el byte destino TONI. Bytes EDE y TONI y el programa se encuentra en la parte inferior 64 KB Fuente: Byte EDE ubicada en la dirección 0579Ch, señalado por PC + nO 4766h, donde el PC índice nO 4766h es el resultado de 0579Ch - 01036h = 04766h. Dirección 01036h es la ubicación del índice para este ejemplo. Destino: Byte TONI situado en la dirección 00778h, señalado por PC + F740h, es el truncado 16-bit resultado de 00778h - 1038h = FF740h. Dirección 01038h es la ubicación del índice para este ejemplo. 132 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento antes: Después: Espacio de direcciones

0103)Ah Ah xxxxh xxxxh 0103)PC 01038h F740h F740h 01038h 01036h nO 4766h 01036h nO 4766h 01034h 05D0h PC 01034h 50D0h 01038h 32h src 0077Ah xxxxh +0F740h 0077xxxxh Ah +45h dst 00778h 77h Suma 00778h xx45h 00778h xx77h 01036h 0579xxxxh +04766Eh Eh h 0579xxxxh 0579Ch 0579xx32h Ch Ch 0579xx32h 4.4.3.2 MSP430 modo simbólico con instrucciones de la memoria superior si el PC señala una dirección arriba de los 64 KB de memoria, la PC bits 19:16 se utiliza para el cálculo de direcciones del operando. El operando puede ser ubicado en la memoria de la PC rango ± 32 KB, ya que el índice, X, es un valor de 16 bits. En este caso, la dirección del operando puede desbordamiento o subdesbordamiento en la parte inferior 64 KB espacio de memoria que se muestra en la Figura 4-19 y Figura 4-20. Memoria Superior 19:16 > 0 19 16 15 0 1 Programa FFFFF... 15 PC contador 19:0 ±32 KB PC S 16-bit byte índice 16-bit PC índice firmado (signo de 20 bits) 10000 0FFFF 20-bit firmado agregar bajar 64 KB 00000 dirección de memoria Figura 4-19. Funcionar en el modo simbólico de la Memoria Superior SLAU144J-diciembre de 2004 y revisada 2013 Julio CPUX 133 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento www.ti.com 19:0 FFFFF 19:0 ±32 KB 10000 19:0 0FFFF ±32 KB 19:0 bajar 64 KB 0000C Figura 4-20. Desbordamiento y subdesbordamiento de modo simbólico longitud: dos o tres palabras: El signo de 16 bits en el índice siguiente palabra después de la instrucción se añade a los 20 bits del equipo. Esto proporciona una dirección 20 bits, lo cual apunta a una dirección en el rango de 0 a FFFFFh. El operando es el contenido de la ubicación de la memoria. ; Comentario: válido para el origen y destino. El ensamblador calcula el índice PC y se inserta Ejemplo: ADD.W EDE, TONI Esta instrucción agrega los datos de 16 bits palabra contenida en el código fuente y destino EDE palabra TONI y coloca los 16 bits en el destino palabra TONI. En este ejemplo, la instrucción se encuentra en la dirección 2F034h. Fuente: Palabra EDE en la dirección 3379Ch, señalado por PC + nO 4766h, que es la 16-bit de 3379Ch - 2F036h = 04766h. Dirección 2F036h es la ubicación del índice para este ejemplo.

Destino: Palabra TONI situado en la dirección 00778h señalado por la dirección absoluta 00778h 134 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento antes: Después: Espacio de direcciones 2F03Ah xxxxh 2F03Ah xxxxh PC 2F038h 0778h 2F038h 0778h 2F036h nO 4766F036h 2h 2h nO 4766F034h 5092h PC 2F034h 5092h 2F036h 3379xxxxh +04766Eh Eh h 3379xxxxh 3379Ch 3379Ch 5432h 3379Ch 5432h 5432h src 0077xxxxh Ah Ah xxxxh 0077 +2345h dst 7777h Suma 00778h 00778h 2345h 7777h 4.4.3.3 MSP430X Instrucción de modo simbólico cuando se utiliza una MSP430X instrucción de modo simbólico, el operando puede ser ubicado en cualquier parte del rango de PC + 19 bits. Duración: Tres o cuatro palabras: El operando dirección es la suma de los 20-bit PC y los 20 bits. Los 4 MSB usa el índice de contenidos de la extensión word; el 16 STPS figuran en la palabra después de la instrucción. Comentario: válido para el origen y destino. El ensamblador calcula el registro índice y la inserta. ; Ejemplo: ADDX.B EDE,TONI Esta instrucción añade los datos de 8 bits bytes contenidos en fuente y destino EDE byte TONI y coloca el resultado en el byte destino TONI. Fuente: Byte EDE ubicada en la dirección 3579Ch, señalado por PC + 14766h, es la 20-bits resultado de 3579Ch - 21036h = 14766h. Dirección 21036h es la dirección del índice en este ejemplo. Destino: Byte TONI situado en la dirección 77778h, señalado por PC + 56740h, es la 20-bits resultado de 77778h, 21038h = 56740h. Dirección 21038h es la dirección del índice en este ejemplo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 135 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Antes modos de direccionamiento: Espacio de direcciones después de: Espacio de direcciones 2103xxxxh 2103Ah Ah xxxxh PC 21038h cal.6740h 21038h cal.6740h 21036h nO 4766h 21036h nO 4766h 21034h 50D0h 21034h 50D0h 21032h 18C5h PC 21032h 18C5h 21038h 32h src 7777xxxxh +56740Ah Ah h 7777xxxxh +45h dst 77778h 77h Suma 77778h xx45h 77778h xx77h 21036h 3579xxxxh +14766Eh Eh h 3579xxxxh 3579Ch 3579xx32h Ch Ch 3579xx32h 4.4.4 modo absoluto

el modo Absoluto utiliza el contenido de la palabra siguiendo las instrucciones de la dirección del operando. El modo Absoluto tiene dos posibilidades: • direccionamiento Absoluto en modo menor 64-KB de memoria • MSP430X instrucción de modo absoluto 4.4.4.1 modo absoluto en la parte inferior 64 KB si el MSP430 instrucciones se usan con modo de direccionamiento absoluto, la dirección absoluta es un valor de 16 bits y, por lo tanto, señala una dirección en la parte inferior 64KB de la memoria. La dirección es calculado como un índice de 0 y que se ha almacenado en la palabra después de la instrucción La memoria RAM y el periférico registros pueden acceder al MSP430 existentes y se puede utilizar software sin modificaciones. Duración: Dos o tres palabras: el operando es el contenido de la ubicación de la memoria. Comentario: válido para el origen y destino. El ensamblador calcula el índice de 0 y se inserta. ; Ejemplo: ADD.W &EDE, TONI Esta instrucción añade los datos de 16 bits contenidos en la absoluta las direcciones de origen y de destino y coloca el resultado en el destino. Fuente: la palabra en la dirección EDE Destino: Palabra en la dirección TONI 136 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento antes: Espacio de direcciones después de: Espacio de direcciones 2103xxxxh Ah Ah 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 579Ch 21036h 579Ch 21034h 5292h PC 21034h 5292h 5432h src 0777xxxxh Ah Ah xxxxh 0777 +2345h dst 7777h Suma 07778h 07778h 2345h 7777h 0579xxxxh Eh Eh 0579xxxxh 0579Ch 5432h Ch 5432h 0579 MSP430X 4.4.4.2 Instrucción de modo absoluto si el MSP430X instrucción se utiliza en modo de direccionamiento absoluto, la dirección absoluta es un 20-bit valor y, por lo tanto, apunta a una dirección en el intervalo de memoria. El valor de la dirección se calcula como un índice de 0. Los 4 MSB usa el índice de contenidos de la extensión, y a los 16 STPS figuran en la palabra después de la instrucción. Duración: Tres o cuatro palabras: el operando es el contenido de la ubicación de la memoria. Comentario: válido para el origen y destino. El ensamblador calcula el índice de 0 y se inserta. ; Ejemplo: ADDX. &EDE, TONI Esta instrucción añade los 20 bits de datos contenidos en la fuente absoluta y las direcciones de destino y coloca el resultado en el destino. Fuente: dos palabras que comiencen con EDE dirección Destino: dos palabras que comiencen con la dirección TONI SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 137 presentar documentación comentarios

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modos de direccionamiento www.ti.com Antes: Después: Espacio de direcciones 2103Ah Ah xxxxh 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 579Ch 21036h 579Ch 21034h 52D2h 21034h 52D2h 21032h 1987h PC 21032h 1987h 65432h src 7777Ah Ah 0001h 7777h 0007h dst 77777 +12345h Suma 77778 77778h 2345h 7777h 3579h 0006h 3579Eh Eh 0006h 3579Ch 5432h 3579Ch 5432h 4.4.5 Modo de registro Indirecto indirecto El modo de registro utiliza el contenido de rechazara el registro de la CPU como la fuente operando. El modo Registro Indirecto siempre utiliza 20 bits. Longitud: uno, dos o tres palabras: el operando es el contenido la ubicación de la memoria. Rechazara el registro de origen no se ha modificado. Comentario: sólo válido para la fuente operando. El substituto del operando de destino es 0 (Rdst). Ejemplo: ADDX.W @R5,2100h(R6) Esta instrucción añade los dos 16-bit operandos figura en la fuente y las direcciones de destino y coloca el resultado en el destino. Fuente: Palabra apuntado por R5. R5 contiene dirección 3579Ch para este ejemplo. Destino: La palabra señalada por R6 + 2100h, lo que se traduce en la dirección 45678h + 2100h = 7778h 138 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento antes: Después: Registro de la Dirección Registro de Direcciones Espacio 21038h xxxxh 3579R5 Ch 21038h xxxxh PC 3579R5 Ch 21036h 2100h R6 45678h 21036h 2100h R6 45678h 21034h 55A6h PC 21034h 55A6h 45678h 5432h src 4777xxxxh +02100Ah Ah xxxxh h 4777 +2345h dst 47778h 7777h Suma 47778h 47778h 2345h 7777h 3579xxxxh Eh Eh 3579xxxxh 3579Ch 5432h R5 3579Ch 5432h R5 4.4.6 Modo Indirecto Indirecto Autoincrement Autoincrement modo utiliza el contenido del registro de la CPU, rechazara la fuente operando. A continuación, se rechazara incrementa de forma automática en las instrucciones para el byte 1, 2 para word instrucciones, y por 4 para la dirección de palabra instrucciones inmediatamente después de acceder a la fuente operando. Si el mismo registro se utiliza para el origen y destino, contiene la

dirección de la incrementa acceder al destino. Autoincrement modo indirecto siempre utiliza 20 bits direcciones. Longitud: uno, dos o tres palabras: el operando es el contenido de la ubicación de la memoria. Comentario: sólo válido para la fuente operando Ejemplo: ADD.B @R5+,0 (R6) Esta instrucción añade la datos de 8 bits contenidos en la fuente y las direcciones de destino y coloca el resultado en el destino. Fuente: Byte apuntado por R5. R5 contiene dirección 3579Ch para este ejemplo. Destino: Byte apuntado por R6 + 0h, lo que se traduce en la dirección 0778h para este ejemplo SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 139 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

modos de direccionamiento www.ti.com Antes: Después: Registro de la Dirección Registro de Direcciones Espacio 21038h R5 3579xxxxh Ch 21038h xxxxh PC R5 3579dh 21036h 0000h R6 00778h 21036h 0000h R6 00778h 21034h 55F6h PC 21034h 55F6h 00778h 32h src 0077xxxxh Ah Ah 0077 +0000h xxxxh +45h dst 00778h 77h Suma 00778h xx45h 00778h xx77h 3579Dh Dh xxh xxh 3579R5 3579Ch 32h R5 Ch 3579xx32h 4.4.7 Modo inmediato el modo Inmediato permite acceder a las constantes como operandos, que incluye la constante en el lugar de la memoria después de la instrucción. El PC se utiliza con las indirectas Autoincrement. Los puntos PC para el valor inmediato de la palabra siguiente. Después de la obtención de la operando inmediato, el PC se incrementa en 2 para byte, palabra o palabra las instrucciones de la dirección. El modo inmediato tiene dos posibilidades: • a 8 o 16 bits constantes con MSP430 instrucciones • 20-bit las constantes de MSP430X instrucción 4.4.7.1 MSP430 Instrucciones de modo inmediato si el MSP430 instrucciones se usan con modo de direccionamiento inmediato, la constante es un 8-o valor de 16 bits y se guarda en la palabra después de la instrucción. Duración: Dos o tres palabras. Una palabra menos si una constante de la constante del generador se puede utilizar para el operando inmediato. Funcionamiento: el 16-bit operando fuente inmediata se utiliza junto con los 16-bit operando de destino. Comentario: sólo es válido para la fuente operando Ejemplo: agregue # 3456h, TONI Esta instrucción añade la 16-bit operando inmediato 3456h a los datos en la dirección de destino TONI. Fuente: 16-bit valor inmediato 3456h Destino: Palabra en la dirección TONI 140 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com modos de direccionamiento antes: Después: Espacio de direcciones 2103Ah Ah xxxxh 2103xxxxh PC 21038h 0778h 0778h 21038h 21036h 21036h 3456h 3456h 21034h 50B2h PC 21034h 50B2h 3456h src 0077xxxxh Ah Ah 0077 +2345xxxxh h dst 579Bh Suma 00778h 2345h 00778h 579Bh 4.4.7.2 MSP430X Instrucciones de modo inmediato si el MSP430X instrucción se utiliza en modo de direccionamiento inmediato, la constante es de 20 bits. Los 4 MSB usa de la constante se almacenan en la prórroga, y el 16 de la STPS constante se almacenan en la palabra después de la instrucción. Duración: Tres o cuatro palabras. Una palabra menos si una constante de la constante del generador se puede utilizar para el operando inmediato. Funcionamiento: La 20-bits fuente inmediata operando se utiliza junto con los 20-bit operando de destino. ; Comentario: válido únicamente para el operando fuente Ejemplo: ADDX.A # 23456h, TONI Esta instrucción añade el 20-bit operando inmediato 23456h en los datos de la dirección de destino TONI. Fuente: 20-bits valor inmediato 23456h Destino: dos palabras que comiencen con la dirección TONI Antes: Después: Espacio de direcciones 2103xxxxh Ah Ah 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 21036h 3456h 3456h 21034h 50F2h 21034h 50F2h 21032h 1907h PC 21032h 1907h 23456h src 7777Ah Ah 0001h 7777h 0003h +12345dst 3579Bh Suma 77778h 2345h 77778h 579Bh SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 141 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

MSP430 y MSP430X Instrucciones www.ti.com 4,5 MSP430 y MSP MSP430X430 Instrucciones instrucciones son las 27 instrucciones aplicado del MSP430 CPU. Estas instrucciones se utilizan a lo largo de todo el rango de memoria 1MB a menos que sus 16 bits capacidad es superado. El MSP430X instrucciones se utilizan cuando el direccionamiento de los operandos, o la longitud de los datos supera los 16bits capacidad del MSP430 instrucciones. Hay tres posibilidades a la hora de elegir entre un MSP430 y MSP430X instrucción: • Para utilizar sólo el MSP430 las instrucciones - Las únicas excepciones son los CALLA y el RETA. Esto se puede hacer si a unos cuantos, reglas sencillas:

- Colocación de todas las constantes, variables, matrices, tablas y datos en la parte inferior 64 KB Esto permite el uso de MSP430 instrucciones de 16 bits de direccionamiento accede a todos los datos. No punteros con 20 bits se necesitan direcciones. - Colocación de subrutina constantes inmediatamente después de la subrutina. Esto permite el uso del modo de direccionamiento simbólico con sus 16 bits índice de llegar a direcciones dentro de la gama de PC + 32KB • Para utilizar sólo MSP430X las instrucciones. Las desventajas de este método son la reducción de la velocidad adicional debido a los ciclos de la CPU y el mayor programa espacial debido a la necesaria extensión de la doble palabra instrucción operando. • Utilizar los mejores instrucciones de montaje donde sea necesario. Las secciones siguientes se enumeran y describen el MSP430 y MSP430X instrucciones. MSP430 4.5.1 Instrucciones El MSP430 instrucciones se pueden utilizar, sin importar si el programa se encuentra en la parte inferior 64 KB o más allá de él. Las únicas excepciones son las instrucciones CALL y RET, que se limitan a la parte inferior 64 KB rango de direcciones. CALLA y RETA se han añadido instrucciones para el MSP430X CPU para manejar subrutinas en todo el rango de direcciones con ningún código de tamaño superior. 4.5.1.1 Double-Operand MSP430 (Formato I) Instrucciones La Figura 4-21 muestra el formato de los MSP430 de doble operando las instrucciones. Origen y destino de las palabras se anexan los indexados, simbólico, absoluta e inmediata. Tabla 4-4 enumera los 12 MSP430 de doble operando las instrucciones. 15 12 11 8 7 6 5 4 0 Op-code rechazara Ad B/W como origen o destino Rdst 15:0 Destino 15:0 Figura 4-21. MSP430 formato Instrucción Double-Operand CPUX 142 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com MSP430 y MSP430X Instrucciones Tabla 4-4. Instrucciones Double-Operand MSP430 (1) S-Reg, D- Bits de Estado Funcionamiento mnemónico Reg V N Z C Z ‫ ٭ ٭‬Z Y( .B) src, dst src .y. horario horario :0 ‫ ٭ ٭ ٭‬Z BIC( .B) src, dst .no.src .y. dst :dst - - - - BIS( .B) src, dst src .o. dst :dst - - - XOR( .B) src, dst src .xor. dst :dst ‫ ٭ ٭‬POCO( .B) src, dst src .y. dst 0 ‫ ٭ ٭ ٭ ٭‬DADD( .B) src, dst src + dst + C :dst (decimal) ‫ ٭ ٭ ٭ ٭‬CMP( .B) src, dst dst :src ‫ ٭ ٭ ٭ ٭‬SUBC( .B) src, dst dst + .no.src + C :dst ‫٭‬ ‫ ٭ ٭ ٭‬SUB( .B) src, dst dst + .no.src + 1 :dst ‫ ٭ ٭ ٭ ٭‬ADDC( .B) src, dst src + dst + C :Dst ‫ ٭ ٭ ٭ ٭‬MOV( .B) src, dst src :dst - - - - ADD( .B) src, dst src + dst :dst = bit de estado está afectada. (1) ‫٭‬ - = bit de estado no se ve afectado. 0 = Bit de Estado se borra. 1 = Bit de Estado.

4.5.1.2 Single-Operand MSP430 (formato II) Instrucciones La Figura 4-22 muestra el formato para MSP430 de un solo operando instrucciones, salvo RETI. La palabra destino se adjunta para el índice, simbólico, absoluta e inmediata. Tabla 4-5 muestra una lista de los siete- operando las instrucciones. 15 7 6 5 4 0 Op-code B/W Ad Rdst Destino 15:0 Figura 4-22. MSP430 Instrucciones Single-Operand Tabla 4-5. Instrucciones Single-Operand MSP430 (1) S-Reg, D- Bits de Estado Funcionamiento mnemónico Reg V N Z C ‫ ٭ ٭ ٭ ٭‬PUSH( .B) src SP - 2 :SP, src :SP - - - - SWPB dst 15 bits 8 bits... 0 ; Saltar si el resultado 0... , TOM .y. R5 -> TOM JZ TONI ; Carga 16 bits máscara de R5 y R5, TOM ; MOV #AA55h,R5 o menor: TOM .y. AA55h -> TOM ; Y #AA55h, TOM Saltar si el resultado 0 ; JZ TONI Ejemplo una tabla byte apuntado por R5 (20 bits) es lógica and con R6. R5 se incrementa en 1 después de la obtención del byte. 6:8 = 0 byte Y tabla con R6. R5 + 1 ; Y.B @R5+R6 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 167 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.5 BIC BIC[ .W] Claro bits fuente de palabra en palabra destino BIC.B Claro bits bytes de origen destino de byte Sintaxis BIC src, dst o BIC.W src, dst BIC.B src, dst ( .no. src) .y. dst :dst Descripción El operando fuente invertida y el operando de destino se aplica la operación lógica AND. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados.

Ejemplo los bits 15:14 de R5 (datos de 16 bits) se borra. 5:16 = 0 Claro 5:14 bits ; BIC # 0C000h,R5 Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para borrar bits en R7. 7:16 Claro = 0 bits en R7 de @R5 ; BIC.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para borrar bits Puerto1. Claro puerto de E/S P1 bits establecidos en el @R5 ; BIC.B @R5, &P1A 168 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.6 Descripción Conjunto de instrucciones BIS BIS[ .W] bits de palabra en origen destino palabra BIS.B establecer bits en bytes de origen destino byte Sintaxis BIS src, dst o BIS.W src, dst BIS.B src, dst Funcionamiento src .o. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica OR. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo 15 y 13 bits de R5 (datos de 16 bits) se establece en uno. 5:16 = 0 R5 bits. BIS #A000h,R5 Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para establecer bits en R7. 7:16 = 0 bits en R7 ; BIS.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para establecer bits en Puerto1. R5 se incrementa en 1 después. Conjunto puerto de E/S P1 bits. R5 + 1. BIS.B @R5+ , &P1OUT SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 169 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.7 BITS [ .W] Prueba de bits fuente palabra de bits de la palabra destino.B Prueba de bits bytes origen destino en byte Sintaxis POCO src, dst o BIT.W src, dst BIT.B src, dst Funcionamiento src .y. dst Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado sólo afecta a los bits de estado en SR. Modo de registro: el registro bits 19:16 ( .W) resp. Rdst. 19:8 ( .B) no se borran! N Bits de estado: si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso

contrario C: si el resultado no es cero, cero en caso contrario. C = ( .no. Z) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo de prueba si uno (o ambos) de 15 y 14 bits de R5 (datos de 16 bits) está configurado. Saltar a etiqueta TONI si este es el caso. 5:16 No se ven afectados. Ambos bits son cero; por lo menos un bit se establece en R5 ... ; Prueba 5:14 bits JNZ TONI ; POCO #C000h,R5 Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para comprobar bits en R7. Saltar a etiqueta TONI si por lo menos un bit. 7:16 No se ven afectados. Ambos se ponen a cero; por lo menos un bit se establece... ; Test bits en R7 JC TONI ; BIT.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para comprobar bits de salida Puerto1. Saltar a etiqueta TONI si no está definido. La tabla siguiente byte. Por lo menos un bit se establece ; No bit correspondiente se establece... ; Prueba puerto de E/S P1 bits. R5 + 1 JNC TONI ; BIT.B @R5+ , &P1A 170 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.8 Descripción Conjunto de instrucciones BR, BR, Rama RAMA al destino en menor espacio de dirección 64K RAMA Sintaxis BR dst ‫٭‬ Operación dst :emulación de PC horario MOV,PC Descripción Un incondicional se toma a una dirección en cualquier lugar del menor 64K espacio de direcciones. Todos modos de direccionamiento se puede utilizar. La instrucción es una palabra instrucción. Bits de Estado bits de estado no se ven afectados. Ejemplo ejemplos de todos modos de direccionamiento. Core instrucciones MOV @PC+ ,PC ; a etiqueta EXEC o sucursal directa (p. ej. # 0A4h) ; BR #EXEC dirección indirecta ; Core instrucción MOV X(PC) ,PC ; Sucursal a la dirección que se encuentra en EXEC ; BR EXEC dirección indirecta ; Core instrucción MOV X(0) ,PC ; dirección EXEC ; Sucursal a la dirección que se encuentra en la más absoluta ; BR &EXEC indirectos R5 ; Core instrucciones MOV R5,PC ; Sucursal a la dirección contenida en R5 y R5 BR apuntado por R5. ; A la dirección contenida en la palabra ; BR @R5 , indirectos R5 ; Core instrucción MOV @R5,PC ; por R5 y el incremento puntero en R5 después. ; Sucursal a la dirección que se encuentra en la palabra señaló ; BR @R5+ , indirectos R5 con autoincrement ; Core instrucción MOV @R5,PC ; siguiente dirección en una tabla de R5 ; alterar ejecución del programa debido a que el acceso a la ; la próxima vez-S/W flujo utiliza R5 puntero puede ; , indirectos R5 + X ; Core instrucción MOV X(R5) ,PC ; a partir de X). X puede ser una dirección o una etiqueta ; señalado por R5 + X (por

ejemplo, mesa con la dirección ; Sucursal a la dirección que se encuentra en la dirección ; BR X(R5) SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 171 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.9 LLAMADA una subrutina llamada inferior en 64KB Sintaxis LLAMADA Operación dst dst :PC 16-bit dst es evaluado y almacenados SP - 2 :SP PC : @SP actualizado para su PC con dirección de retorno de TOS tmp :PC guarda 16-bit PC Descripción dst a una subrutina llamada se realiza desde una dirección en la parte inferior 64 KB dirección a una subrutina en la parte inferior 64 KB Todos los siete modos de direccionamiento origen puede ser utilizado. La instrucción de llamada es una palabra instrucción. El regreso se hace con la instrucción RET. Bits de Estado bits de estado no se ven afectados. 19:16 Borrado (dirección en la parte inferior 64 KB) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplos ejemplos de todos modos de direccionamiento. Modo inmediato: Llamar a una subrutina en etiqueta EXEC (menor 64KB) o llame directamente a la dirección. Dirección de inicio 0AA04h ; dirección de inicio LLAMADA EXEC # 0AA04h ; LLAMAR AL #EXEC Modo simbólico: Llamar a una subrutina en la dirección de 16 bits contenidos en la dirección EXEC. EXEC está situado en la dirección (PC + X), donde X es de PC + 32 K. dirección de inicio en @EXEC. z16 (PC); LLAMADA EXEC modo absoluto: Llamar a una subrutina en la dirección de 16 bits de dirección absoluta EXEC en la parte inferior 64 KB Dirección de inicio en @EXEC ; LLAMADA &EXEC modo de registro: Llamar a una subrutina en la dirección de 16 bits contenidos en el registro 5:0. Dirección de inicio de R5 y R5 LLAMADA modo indirecto: Llamar a una subrutina en la dirección de 16 bits contenida en la palabra de registro R5 (20 bits). Dirección de inicio en @R5 ; CALL @R5 172 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.10 Descripción Conjunto de instrucciones CLR CLR.B claro destino dst o sintaxis CLR CLR.W dst CLR.B dst ‫ ٭‬CLR[ .W] claro destino ‫٭‬ Operación 0 :dst Emulación MOV #0,dst MOV.B #0,dst Descripción El operando de destino se borra.

Bits de Estado bits de estado no se ven afectados. Ejemplo RAM palabra TONI está desactivada. 0 -> TONI ; CLR TONI ejemplo Registro R5 se borra. CLR R5 ejemplo RAM byte TONI está desactivada. 0 -> TONI ; CLR.B TONI SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 173 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 4.6.2.11 Descripción clara ESA COMISIÓN ADOPTE ESA COMISIÓN llevar poco Sintaxis ‫٭‬ Operación 0 :c, emulación BIC #1,SR Descripción El llevar poco (C) está desactivada. El claro llevar instrucciones es una palabra instrucción. N Bits de Estado: No se ve afectada Z: No se ve afectada C: Borra V: no se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados. Ejemplo El de 16 bits contador decimal de R13 se añade a la 32 bits contador señalado por R12. agregar llevar a alta palabra de 32 bits contador ; agregar 16-bit en contra de bajo palabra de 32 bits contador DADC 2 (R12); C=0: define inicio DADD @R13,0 (R12); ESA COMISIÓN 174 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.12 Descripción Conjunto de instrucciones claramente negativos CLRN CLRN poco Sintaxis CLRN ‫٭‬ Operación 0 :N o ( .NO.src .Y. dst : (dst) Emulación BIC #4,SR Descripción La constante 04h invertida (0FFFBh) y es lógica AND con el operando de destino. El resultado se coloca en el lugar de destino. La negativa clara instrucción bit es una palabra instrucción. N Bits de Estado: Poner a 0 Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo El negativo en el SR se ha borrado. Esto evita tratamiento especial con números negativos de la subrutina llamada. LLAMADA CLRN créditos presupuestarioc aprobados... ... Si la entrada es negativo: no hacer nada y volver... ; JN SUBRET créditos presupuestarioc aprobados ... ... RET SUBRET SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 175 presentar documentación comentarios

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Descripción Conjunto de instrucciones www.ti.com 4.6.2.13 CLRZ CLRZ bit cero Sintaxis Clara CLRZ ‫٭‬ Operación 0 :Z o ( .NO.src .Y. dst : (dst) Emulación BIC #2,SR Descripción La constante 02h invertida (0FFFDh) y lógica AND con el operando de destino. El resultado se coloca en el lugar de destino. La clara instrucción bit cero es una palabra instrucción. N Bits de Estado: No se ve afectada Z: restablecer a 0 C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo, el bit cero en el SR se borra. CLRZ indirectos, incrementa modo: Llamar a una subrutina en la dirección de 16 bits contenida en la palabra de registro R5 (20 bits) y aumento de la dirección de 16 bits en R5 después de 2. La próxima vez que el software utiliza R5 como un puntero, que se puede alterar la ejecución del programa debido a que el acceso a la siguiente palabra en el cuadro dirección de R5. Dirección de inicio en @R5. R5 + 2 ; CALL @R5+ modo indexado: Llamar a una subrutina en la dirección de 16 bits contenidos en la 20 bits de direcciones registro (R5 + X), por ejemplo, una tabla con las direcciones a partir de X. La dirección es en la parte inferior 64 KB X es de +32KB. Dirección de inicio en @ (R5+X). z16 (R5) ; X(R5) 176 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.14 Descripción Conjunto de instrucciones CMP CMP[ .W] Comparar origen y destino palabra palabra CMP.B Comparar fuente y destino de bytes CMP byte Sintaxis src, dst o CMP.W src, dst CMP.B src, dst ( .no.src) + 1 + dst o dst: Emulación src BIC #2,SR Descripción El operando fuente se resta del operando de destino. Esto se hace añadiendo el 1s de la fuente + 1 hasta el destino. El resultado sólo afecta a los bits de estado en SR. Modo de registro: el registro bits 19:16 ( .W) resp. Rdst. 19:8 ( .B) no se borran. N Bits de Estado: Establecer si el resultado es negativo (src > dst), reset si es positivo (src = dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB, el restablecimiento de lo contrario V: si la sustracción de una fuente negativa de un operando operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva negativa operando desde un

operando de destino ofrece un resultado positivo, cero en caso contrario (no hay overflow). Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Comparar palabra EDE con una constante de 16 bits 1800h. Saltar a etiqueta TONI si EDE es igual a la constante. La dirección de EDE es de PC + 32 K. no es igual ; EDE contiene 1800h... ; Comparar palabra EDE con 1800h JEQ TONI ; CMP # 01800h,EDE Ejemplo una tabla de word (R5 + 10) en comparación con R7. Saltar a etiqueta TONI si R7 contiene un menor, firmado 16 bits. 7:16 No se borra. La dirección del operando es una fuente 20-bits dirección completa rango de memoria. R7 >= 10 (R5) ; R7 < 10 (R5) ... ; Comparar dos números JL TONI ; CMP.W 10 (R5) ,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se compara con el valor de la producción Puerto1. Saltar a etiqueta TONI si los valores son iguales. La tabla siguiente byte. Igual no, Igual contenido... ; Compárese P1 bits con la mesa. R5 + 1 JEQ TONI ; CMP.B @R5+ , &P1A CABO SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 177 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.15 DADC DADC.B Agregar llevar sistema decimal a DADC Sintaxis destino dst o DADC.W dst DADC.B dst ‫ ٭‬DADC[ .W] Añadir llevar a destino indique ‫٭‬ Operación dst + C :dst (sistema decimal) Emulación DADD #0,dst DADD.B #0,dst Descripción El llevar poco (C) sistema decimal se añade al destino. N Bits de estado: si MSB es 1 Z: Establecer si el horario es de 0, el restablecimiento de lo contrario C: Establecer si el destino incrementos a partir de 9999 a 0000, el restablecimiento de lo contrario si destino incrementos de 99 a 00, reset en caso contrario V: Modo Indefinido Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo de cuatro dígitos decimales número contenido en R5 se añade a una de ocho dígitos número decimal apuntado por R8. Agregar a MSD ; Agregar + C LMDS DADC 2 (R8) ; próximo inicio de la instrucción se define DADD R5,0 (R8) ; Reset llevar ; ESA COMISIÓN Ejemplo El número decimal de dos dígitos en R5 se añade a una de cuatro dígitos decimales indicado por R8. Agregar llevar a la hoja; Añadir LMDS + C DADC 1 (R8) ; próximo inicio de la instrucción se define DADD.B R5,0 (R8) ; Reset llevar ; ADOPTE CPUX 178 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.16 Descripción Conjunto de instrucciones DADD DADD.B Agregar fuente byte y llevar a destino indique DADD byte Sintaxis src, dst o DADD.W src, dst DADD.B src, dst ‫ ٭‬DADD[ .W] Añadir fuente indique palabra y llevar a destino palabra ‫٭‬ Funcionamiento src + dst + C :dst (decimal) Descripción El operando fuente y el operando de destino son tratadas como dos ( .B) o cuatro ( .W) decimales codificados en binario (BCD) con signos positivos. El operando fuente y el bit C se agregan sistema decimal para el operando de destino. La fuente operando no es afectada. El contenido anterior del destino se ha perdido. El resultado no está definido para los no-BCD los números. N Bits de estado: si MSB de resultado es 1 (word > 7999h, byte > 79h), reset si MSB es 0 Z: Establecer si el resultado es cero, cero en caso contrario C: si la BCD resultado es demasiado grande (word > 9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo 10 decimales se añade a la 16 bits DECCNTR contador BCD. Añadir de 10 a 4 dígitos contador BCD ; DADD # 10h, &DECCNTR Ejemplo de ocho dígitos BCD número contenido en RAM de 16-bit direcciones BCD y BCD+2 se añade un sistema decimal a BCD de ocho dígitos número contenido en R4 y R5 (BCD+2 y R5 contienen la MSDS). El C se agrega, y borrado. Resultado ok ; Resultado >9999,9999 : ir al error rutina... ; Agregar los TME, con llevar a cabo. 5:16 DESBORDAMIENTO JC = 0 ; añadir LSDs. 4:16 = 0 DADD.W &BCD+2,R5 ; Claro llevar DADD.W &BCD,R4 ; ESA COMISIÓN Ejemplo de dos dígitos BCD número contenido en word BCD (dirección de 16 bits) se añade sistema decimal a BCD Agregar a R4 sistema decimal. 4:0 Ddh ; Claro carryDADD.B BCD,R4 ; de dos dígitos BCD número contenido en R4. El C es añadido, también. 4:8 Agregar ESA COMISIÓN = 0R4 BCD a decimal. ; Claro llevar DADD.B BCD,R4 ; ESA COMISIÓN 4:0 ddh SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 179 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.17 DEC .B Disminuir destino dst o sintaxis DIC DIC.W dst DEC.B dst ‫ ٭‬DEC[ .W] destino ‫٭‬ Operación Disminución dst - 1 :dst Emulación SUB #1,dst SUB.B #1,dst Descripción El operando de destino se decrementa en uno. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: Establecer si el horario 1, otra cosa C reset: Reset figura 0 si el horario, de lo contrario V: si se produce un desbordamiento aritmético, de lo contrario.

Si valor inicial de destino fue 08000h, de lo contrario. Si valor inicial de destino fue 080h, de lo contrario. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo R10 se decrementa en 1. Decremento R10 ; DEC R10 dirección de destino TONI no debe estar dentro del rango de EDE EDE Feh+0; ubicación de memoria comenzando con TONI. Las tablas no deben solaparse: inicio de ; mover un bloque de 255 bytes de memoria a partir de EDE a ; MOV #EDE,R6 MOV #510,R10 L$1 MOV @R6+ ,TONI-EDE-1 (R6) DEC R10 JNZ L$1 no transferir las tablas con la rutina anterior con la superposición se muestra en la Figura 4-35. EDE EDE+254 TONI TONI+254 Figura 4-35. Decremento CPUX Superposición 180 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.18 Descripción Conjunto de instrucciones E INCLUSO E INCLUSO.B doble disminución E INCLUSO destino dst o sintaxis E INCLUSO E INCLUSO horario.W.B dst ‫ ٭‬E INCLUSO[ .W] doble destino ‫٭‬ Operación disminución dst - 2 :dst Emulación SUB #2,dst SUB.B #2,dst Descripción El operando de destino se decrementa en dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: si dst figura 2, reinicio de lo contrario C: Reset si dst figura 0 o 1, de lo contrario V: si se produce un desbordamiento aritmético, de lo contrario restaurar establecer si valor inicial de destino fue 08001 o 08000h, de lo contrario restaurar establecer si valor inicial de destino fue 081 o 080h, de lo contrario modo de reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo R10 se decrementa en 2. Disminución de dos R10 R10 ; E INCLUSO ubicación de memoria comenzando con TONI. ; Mover un bloque de 255 bytes de memoria a partir de EDE a ; estar dentro del rango de EDE EDE+0Feh ; los cuadros no se deben solapar: inicio de dirección de destino TONI no debe ; MOV #EDE,R6 MOV #255, R10 L$1 MOV.B @R6+ ,TONI-EDE-2 (R6) E INCLUSO R10 JNZ L$1 Ejemplo Memoria en el lugar LEO se decrementa en dos. Decremento MEM(LEO); E INCLUSO.B LEO Decremento byte de estado ESTADO por dos E INCLUSO.B ESTADO SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 181 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com cuño cuño 4.6.2.19 Desactivar (general) interrumpe su sintaxis ‫٭‬ Operación 0 :AIE o (0FFF7h .Y. SR :SR / .NO. src .Y. dst : (dst) Emulación BIC #8,SR Descripción todas las interrupciones están deshabilitadas. La constante 08h está invertida y lógica AND con el SR. El resultado se coloca en el SR. Bits de Estado bits de estado no se ven afectados. Modo Bits GIE es cero. CPUOFF OSCOFF y no se verán afectados. Ejemplo, el general enable interrupción (GIE) poco en el SR se borra para permitir una nondisrupted mover de un 32-bit. Esto garantiza que el contador no se modifica durante el movimiento de cualquier interrupción. Todos los eventos de interrupción de la AIE se han activado ; contador de copias MOV COUNTLO,R6 EINT ; todos los eventos de interrupción de la AIE se desactivan NOP MOV COUNTHI,R5 ; GRACIAS NOTA: Desactivar interrupción Si cualquier secuencia de código debe ser protegido de interrupción, merced debía ser ejecutado al menos una instrucción antes del comienzo de la secuencia ininterrumpida, o que debe ser seguida de una instrucción NOP. 182 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.20 Descripción Conjunto de instrucciones EINT EINT que (en general) interrumpe Sintaxis EINT ‫٭‬ 1 :AIE o (0008h .O. SR :SR / .src .O. dst : (dst) Emulación BIS #8,SR Descripción todas las interrupciones están habilitados. La constante # 08h y el SR se aplica la operación lógica OR. El resultado se coloca en el SR. Bits de Estado bits de estado no se ven afectados. Modo Bits GIE se establece. CPUOFF OSCOFF y no se verán afectados. Ejemplo, el general enable interrupción (GIE) poco en el SR. P1A es la dirección del registro en todos los puertos bits se leen. ; Rutina de interrupción de los puertos P1.2 a P1.7 ; P1IFG es la dirección del registro en todos los eventos están trabados interrupción. ; Las banderas están presentes idéntica a la máscara: jump... ; Otras interrupciones están permitidos DE Máscara, @SP JEQ MaskOK ; puerto predeterminado 1 banderas interrupción almacenado en la pila y sólo se aceptarán banderas EINT ; PUSH.B &P1EN BIC.B @SP, &P1IFG ... #Máscara MaskOK BIC, @SP... ...

El puntero de pila. ; En el inicio de la interrupción subrutina. Corrige y limpieza: inversa de instrucción push ; CIND SP RETI NOTA: permiten interrumpir la instrucción siguiente a la instrucción que interrumpir (EINT) se ejecuta siempre, incluso si una interrupción solicitud de servicio pendientes cuando las interrupciones están habilitados. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 183 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.21 INC INC. B Incremento Sintaxis INC destino dst o INC. W dst INC. B dst ‫٭‬ SC[ .W] Incremento ‫٭‬ Operación destino dst + 1 :horario AÑADIR Emulación #1,dst Descripción El operando de destino se incrementa en uno. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFFh, reset de lo contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el horario figura 0FFFFh, restablecimiento de lo contrario si dst figura 0FFh, reset en caso contrario V: Establecer si el horario figura 07FFFh, restablecimiento de lo contrario si dst figura 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas. Ejemplo El byte de estado, el estado de un proceso se incrementa. Si es igual a 11, una sucursal de OVFL es tomado. INC. B CMP.B #11,STATUS JEQ OVFL CPUX 184 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.22 Descripción Conjunto de instrucciones NEGOCIACIÓN NEGOCIACIÓN.B doble destino incremento de Sintaxis CIND dst o NEGOCIACIÓN.W dst CIND.B dst ‫ ٭‬CIND[ .W] doble destino incremento horario ‫ ٭‬Operación + 2 :dst Emulación AGREGUE #2,dst ADD.B #2,dst Descripción El operando de destino se incrementa por dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFEh, reset de lo contrario si dst figura 0Feh, cero en caso contrario C: Establecer si el horario figura 0FFFEh o 0FFFFh, reset de lo contrario si dst figura 0Feh o 0FFh, restablecimiento de lo contrario V: Establecer si el horario FFEh figura 07o 07FFFh, reset de lo contrario si dst figura 07o Eh 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF, y los GIE no son afectados.

Ejemplo El tema en la parte superior de la pila (TOS) se retira sin uso de un registro. ... ... ... ... ... ... ... . No utilice CIND.B, SP es una palabra-alineado RET registro ; retirar TOS con un doble incremento de la pila y en la pila del sistema CIND SP ; R5 es el resultado de un cálculo, en el que se almacena y pulsar R5 Ejemplo El byte en la parte superior de la pila se incrementa por dos. Byte de TOS se incrementan en dos ; NEGOCIACIÓN.B 0 (SP) SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 185 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.23 INV INV.B Invertir destino dst o sintaxis INV INV.W dst FACT.B dst ‫ ٭‬INV[ .W] Invertir destino ‫٭‬ Operación .no.horario de Emulación :horario XOR # 0FFFFh, dst XOR.B # 0FFh, dst Descripción El operando de destino está invertida. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFFh, restablecimiento de lo contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO. Cero) V: si operando destino inicial fue negativo, de lo contrario modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Contenido de R5 se anula (2 complemento). R5 ahora es negada, R5 = 0FF52h ; Invertir R5, R5 = 0FF51h INC R5 ; R5 = 000AEh INV R5 ; MOV # 00AEh,R5 Contenido de Ejemplo de memoria byte LEO es negada. MEM(LEO) es negado, el MEM(LEO) = 052h ; Invertir LEO, MEM(LEO) = 051h INC. B LEO ; MEM(LEO) = 0AEh INV.B LEO ; MOV.B # 0AEh,LEO 186 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.24 Descripción Conjunto de instrucciones JC JC, JHS JHS Saltar si llevar Saltar si mayor o igual (sin signo) Sintaxis JHS JC etiqueta etiqueta Operación Si C = 1: PC + (2 × Offset) :PC Si C = 0: ejecutar la siguiente instrucción Descripción El bit C en el SR se pone a prueba. Si se establece, la firma 10-bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango de -511 a +512 palabras relativas a la PC de la gama completa de la memoria. Si C es cero, la instrucción tras el salto es ejecutado. JC es utilizado para la prueba de los bits C. JHS se utiliza para la comparación de números sin signo.

Bits de Estado bits de estado no se ven afectados Modo Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo del estado del puerto 1 pin P1IN1 bit define el flujo del programa. No, continuar ; Sí, proceder a Label1 ... ; Puerto 1, el bit 1 juego? Bit -> C JC Label1 ; BIT.B #2, &P1en el Ejemplo Si R5≥R6 (unsigned), el programa continúa en Label2. Es el R5 > = R6? Info para C ; CMP R6,R 5 , R5 < R6. Continuar ; Sí, C = 1... ; JHS Label2 Ejemplo Si R5≥12345h (unsigned operandos), el programa continúa en Label2. Es el R5 > = 12345h? Info para C ; ACPM # 12345h,R5 n, R5 < 12345h. Continuar ; Sí, 12344h < R5 < = F,FFFFh. C = 1... ; JHS Label2 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 187 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.25 JEQ, JZ JEQ JZ Salto Salto si igual si cero Sintaxis JEQ JZ etiqueta etiqueta Operación Si Z = 1: PC + (2 × Offset) :PC Si Z = 0: ejecute las siguientes instrucciones Descripción El bit cero Z en el SR. Si se establece, la firma 10-bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango de -511 a +512 palabras relativas a la PC de la gama completa de la memoria. Si Z es cero, la instrucción tras el salto es ejecutado. JZ se utiliza para la prueba de la bit cero Z. JEQ se utiliza para la comparación de los operandos. Bits de Estado bits de estado no se ven afectados Modo Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo El estado de la P2IN0 bits define el flujo del programa. Puerto 2, el bit 0 reset? ; POCO.B #1, &P2A No, juego, continuar ; Sí, proceder a Label1 ... ; JZ Label1 Ejemplo Si R5 = 15000h (20 bits), el programa continúa en Label2. Es R5 = 15000h? Info para SR ; ACPM # 15000h,R5 n, R5 no es igual 15.000 h. Continuar ; Sí, R5 = 15000h. Z = 1... ; JEQ Etiqueta2 Ejemplo R7 (20 bits) se incrementa. Si su contenido es cero, el programa continúa en Label4. R7 es igual a 0. Continuar aquí. ; Cero alcanzado: Ir a Etiqueta4 ... ; Incremento R7 JZ Etiqueta4 ; ADDA #1,R7 188 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.26 Descripción Conjunto de instrucciones JGE JGE Saltar si igual o mayor (firmado) Sintaxis JGE etiqueta Operación Si (N .xor. V) = 0: PC + (2 × Offset) :PC Si (N .xor. V) = 1: ejecutar la siguiente instrucción Descripción negativo N bits bits y el desbordamiento en el SR V sean probados. Si ambos bits son cero o de ambos, la firma 10-bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango -511 a +512 palabras con respecto a la PC en pleno rango de memoria. Si sólo un bit se establece, las instrucciones después del salto es ejecutado. JGE se utiliza para la comparación de firmado operandos: también para resultados incorrectos debido a un desbordamiento, la decisión tomada por la instrucción JGE es correcta. Nota: JGE nonimplemented emula a la JP (salto si es positivo) instrucciones si se utiliza después de las instrucciones, Y POCO, RRA, SXTX y TST. Estas instrucciones claras el V. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Si el byte EDE (menor 64KB) contiene datos positivos, vaya a Label1. Software se puede ejecutar en todo el rango de memoria. No, 80h < = EDE = 12345h? ; ACPM # 12345h,R5 No, 80000h < = R5 < 12345h ; Sí, 12344h < R5 < = 7FFFFh... ; JGE Etiqueta SLAU144J2 de diciembre de 2004 y revisada 2013 Julio CPUX 189 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.27 JL JL Saltar si menor (firmado) Sintaxis JL etiquetar Si (N .xor. V) = 1: PC + (2 × Offset) :PC Si (N .xor. V) = 0: ejecutar la siguiente instrucción Descripción negativo N bits bits y el desbordamiento en el SR V sean probados. Si sólo uno de ellos es, la firma 10-bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango de -511 a +512 palabras con respecto a la PC en pleno rango de memoria. Si ambos bits N y V se establecen o ambos son cero, la instrucción tras el salto es ejecutado.

JL se utiliza para la comparación de firmado operandos: también para resultados incorrectos debido a un desbordamiento, la decisión tomada por el JL instrucción es correcta. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Si el byte EDE contiene un menor, firmado operando byte de TONI, continuar en Label1. La dirección es de PC EDE ± 32 K. No, TONI = 0 ; Sí, proceder a Etiqueta0 ... ; JN0 Etiqueta Ejemplo R6 se resta de R5. Si el resultado es negativo, el programa continúa en Label2. Programa de intervalo de memoria. R5 >= 0. Continuar aquí. ; R5 es negativo: R6 > R5 (N = 1) ... ; R5 - R6 -> R5 JN Label2 ; SUB R6,R5 Ejemplo R7 (20 bits) se decrementa. Si su contenido es inferior a cero, el programa sigue en Label4. Programa de intervalo de memoria. R7 >= 0. Continuar aquí. ; R7 < 0: Ir a Etiqueta4 ... ; Disminución Etiqueta R7 JN4 ; SUBA #1,R7 192 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.30 Descripción Conjunto de instrucciones JNC, JLO JNC Saltar si JLO no saltar si menor (sin signo) Sintaxis JNC etiqueta etiqueta JLO Operación Si C = 0: PC + (2 × Offset) :PC Si C = 1: ejecutar la siguiente instrucción Descripción llevar poco C en el SR. Si es cero, la firma 10bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango de -511 a +512 palabras relativas a la PC de la gama completa de la memoria. Si C es establecer, las instrucciones después del salto es ejecutado. JNC es utilizado para la prueba de los bits C. JLO se utiliza para la comparación de números sin signo. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Si el byte EDE < 15, el programa sigue en Label2. Datos sin firmar. En la parte inferior de 64KB, programa en memoria completa gama.

No, EDE >= 15. Continuar ; Sí, EDE < 15. C = 0... ; Es EDE < 15? Info para C JLO Label2 ; CMP.B #15, &EDE Ejemplo La palabra TONI se agrega a R5. Si no se produce, en Label0. La dirección de TONI es de PC ± 32 K. Llevar = 1: continuar aquí ; No llevar... ; TONI + R5 -> R5. Llevar -> C JNC Label0 ; AÑADIR TONI,R5 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 193 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.31 JNZ, el JNE JNZ Salto nulo si el JNE no salte si no igual Sintaxis JNE JNZ etiqueta etiqueta Operación Si Z = 0: PC + (2 × Offset) :PC Si Z = 1: ejecute las siguientes instrucciones Descripción El bit cero Z en el SR. Si es cero, la firma 10-bit offset palabra contenida en la instrucción se multiplica por dos, firmar, y añade al 20-bits. Esto significa un salto en el rango de -511 a +512 palabras relativas a la PC de la gama completa de la memoria. Si Z está establecido, la instrucción tras el salto es ejecutado. JNZ se utiliza para la prueba de la bit cero Z. JNE es utilizado para la comparación de los operandos. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo El byte ESTADO es probado. Si no es cero, el programa continúa en Label3. La dirección del estado es de PC ± 32 K. Es ESTADO = 0? ; TST.B ESTADO Sí, continuar aquí ; No, proceder a Label3 ... ; JNZ Label3 Ejemplo Si word EDE≠1500, el programa sigue en Label2. En la parte inferior de 64KB, programa en memoria completa gama. No, no es igual 1500 EDE. ; Es EDE = 1500? Info para SR JNE Etiqueta2 ; CMP #1500, EDE Sí, R5 = 1500. Continuar ; ... Ejemplo R7 (20 bits) se decrementa. Si su contenido no es cero, el programa continúa en Label4. Programa de intervalo de memoria. Sí, R7 = 0. Continuar aquí. ; Cero no alcanza: Ir a Etiqueta4 ... ; Disminución R7 JNZ Label4 ; SUBA #1,R7 194 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.32 Descripción Conjunto de instrucciones MOV

MOV[ .W] origen del movimiento palabra de destino palabra MOV.B Mueva fuente byte a byte Sintaxis MOV destino src, dst o MOV.W src, dst MOV.B src, dst Funcionamiento src :dst Descripción El operando fuente se copia a la de destino. La fuente operando no es afectada. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo Mover una constante de 16 bits 1800h a dirección absoluta de palabra EDE (menor 64KB) Mueva 1800h de EDE ; MOV # 01800h, EDE ejemplo, el contenido de la tabla EDE (datos de word 16 bits, direcciones) se copian en tabla TOM. La longitud de las tablas es 030h las palabras. Ambas tablas residen en la parte inferior 64 KB R10 puntos en las dos tablas. ; Preparar puntero (dirección de 16 bits) Bucle MOV @R10+ ,TOM-EDE-2 (R10); MOV #EDE,R10 final de la tabla? ; R10+2 CMP #EDE+60h,R10 ; Copia terminada ; todavía no... Ejemplo de bucle y JLO los contenidos del cuadro EDE (byte de datos (16 bits) se copian en tabla TOM. La longitud de las tablas es 020h bytes. Ambas tablas pueden residir en pleno rango de memoria, sino que debe ser en R10 ± 32 K. R10 puntos en las dos tablas. ; Preparación Bucle contador MOV.B @R10+ ,TOM-EDE-1 (R10); preparar puntero (20-bit) MOV # 20h,R9 ; PROFESIONALIZANTE #EDE,R10 Copia terminada; no lo han hecho... ; Disminución JNZ Bucle contador ; R10+1 DEC R9 ; SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 195 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.33 NOP NOP NOP ninguna operación Sintaxis ‫٭‬ Operación MOV ninguna emulación #0, R3 Descripción se realiza ninguna operación. La instrucción puede ser utilizado para la eliminación de las instrucciones durante la revisión de software o para definir tiempos de espera. Bits de Estado bits de estado no se ven afectados. 196 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.34 Descripción Conjunto de instrucciones POP POP Pop byte.B de la pila hasta el destino dst ‫ ٭‬Sintaxis POP POP[ .W] Pop palabra de la pila hasta el lugar de destino ‫٭‬ POP.B dst

Operación @SP :temp SP + 2 :SP temp :horario MOV Emulación @SP+ ,dst o MOV.W @SP+ ,dst MOV.B @SP+ ,dst Descripción La pila ubicación señalada por la SP (TOS) se mueve hacia el destino. El SP se incrementa por dos después. Bits de Estado bits de estado no se ven afectados. Ejemplo, el contenido de R7 y SR son restaurados de la pila. Restaurar registro de estado ; recuperación POP R7 SR ; POP R7 Ejemplo El contenido de la memoria RAM byte LEO se restaura a partir de la pila. El byte bajo de la pila se traslada a León. ; POP.B LEO ejemplo, el contenido de R7 se restaura a partir de la pila. el byte alto de R7 es 00; el byte bajo de la pila se trasladó a R7, y POP.B R7 Ejemplo del contenido de la memoria señalada por R7 y el SR se restauran a partir de la pila. el byte que es señalado por R7 : Ejemplo: R7 = 203h ; El byte bajo de la pila se coloca en la ; POP.B 0 (R7) Mem(R7) = byte bajo de pila: ejemplo: R7 = 20Ah ; última palabra de la pila se trasladó a la SR ; Mem(R7) = byte bajo de pila del sistema POP SR ; NOTA: El Sistema puntero de pila SP del sistema es siempre Incrementa en dos, independiente del byte sufijo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 197 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones www.ti.com 4.6.2.35 Descripción PRESIÓN DE[ .W] Guardar una palabra en la pila PUSH.B Guardar un byte en la pila PUSH Sintaxis dst o PUSH.W dst PUSH.B dst Funcionamiento SP - 2 :SP dst : @SP Descripción El 20bits SP SP se decrementa en dos. El operando se copia a continuación a la palabra dirigida por RAM el SP. Empuja un byte se almacena en el byte bajo; el byte alto no se ve afectada. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Guardar los dos 16-bit registros R9 y R10 en la pila YYYYh ; Guardar R9 y R10 R10 XXXXh PUSH PUSH R9 ; ejemplo, guardar los dos bytes EDE y TONI en la pila. Las direcciones EDE y TONI son de PC ± 32 K. Guardar TONI xxYYh ; Guardar EDE xxXXh PUSH.B TONI ; PUSH.B EDE 198 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones

4.6.2.36 RET RET Retorno de subrutina Sintaxis Operación RET @SP :15:0 Guardado PC a 15:0. 19:16 80 SP + 2 :SP Descripción El 16bits dirección de respuesta (menor 64KB), presionaron a la pila por una instrucción de llamada se restaura en el equipo. El programa continúa en la dirección tras la llamada de subrutina. Los cuatro serie MSBS lanzada desde submarinos de las 19:16 se borran. Bits de Estado bits de estado no se ven afectados. 19:16: Desactivada Modo Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo Llamar a una subrutina créditos presupuestarioc aprobados en la parte inferior 64 KB y volver a la dirección en la parte inferior 64 KB después de la llamada. Retorno de RET ; subrutina llamada a partir de créditos presupuestarioc aprobados... ; Subrutina LLAMADA código nO créditos presupuestarioc aprobados ; Guardar R14 (16 bits) ... ; CRÉDITOS presupuestarioc aprobados PULSAR R14 Volver a bajar 64 KB ; Restauración R14 RET ; POP R14 Tema n SP Tema n SP PCReturn pila Pila antes de RET RET instrucciones Figura 4-36. Pila después de una instrucción RET SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 199 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.37 RETI RETI Retorno de interrupción RETI Operación sintaxis @SP :15:0 Restaurar guardado SR con 19:16 SP + 2 :SP @SP :15:0 Restaurar guardado 15:0 SP + 2 :SP Limpieza Descripción El SR es restaurada por el valor en el inicio de la rutina de servicio de interrupción. Esto incluye los cuatro financieros de las 19:16. El SP se incrementa por dos después. El 20-bit PC está restaurada desde 19:16 (a partir de la misma ubicación del bloque como los bits de estado) y 15:0. El 20-bit PC se restauran en el valor que tenía al principio de la rutina de servicio de interrupción. El programa continúa en la dirección siguiente de la última instrucción cuando la interrupción fue concedido. El SP se incrementa por dos después. N Bits de Estado: restaurado de la pila C: se restaura de la pila Z: se restaura de la pila V: Restaurar a partir de Bits OSCOFF Modo de pila, CPUOFF y GIE se restauran de la pila. Ejemplo controlador de interrupciones en la parte inferior 64 KB UN 20bit dirección de retorno se almacena en la pila. Controlador de Interrupciones código Guardar R14 y R13 (20 bits) ... ; INTRPT PUSHM.A #2,R14 de 20-bits dirección completa rango de memoria ; Restaurar R13 y R14 (20bits) RETI ; POPM.A #2,R14 200 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios

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www.ti.com 4.6.2.38 Descripción Conjunto de instrucciones RLA RLA.B Girar a la izquierda aritméticamente Sintaxis RLA dst o RLA.W dst RLA.B dst ‫ ٭‬RLA[ .W] Girar a la izquierda aritméticamente ‫٭‬ Operación C 8MSB 8MSB-1 ... . 8LSB LSB+1 Emulación 80 ADD dst,dst ADD.B dst,dst Descripción El operando de destino se desplaza una posición hacia la izquierda como se muestra en la Figura 4-37. El MSB se cambia a la llevar poco (C) y el LSB se llena con 0. La RLA instrucción actúa como una multiplicación por 2. Si se produce un desbordamiento dst≥04000h y dst < 0C000h antes de la operación se lleva a cabo, el resultado ha cambiar de signo. Word 15 0 C 0 Byte 7 0 Figura 4-37. Operando de Destino de desplazamiento aritmético izquierda si se produce un desbordamiento dst≥040h y dst < 0C0h antes de la operación se lleva a cabo; el resultado ha cambiar de signo. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: Carga de la MSB V: si se produce un desbordamiento aritmético; el valor inicial es 04000h≤dst < 0C000h, el restablecimiento de lo contrario si se produce un desbordamiento aritmético; el valor inicial es 040h≤dst < 0C0h, el restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados. Ejemplo R7 se multiplica por 2. Desplazamiento a la izquierda R7 (x 2) ; RLA R7 Ejemplo El byte bajo de R7 se multiplica por 4. Byte bajo de desplazamiento a la izquierda de R7 (x 4) ; byte bajo de desplazamiento a la izquierda de R7 (x 2) RLA.B R7 ; RLA.B R7 NOTA: RLA sustitución el ensamblador no reconoce las instrucciones: RLA @R5+ RLA.B @R5+ RLA( .B) @R5 deben ser sustituidos por: AGREGAR @R5+ , -2 (R5) ADD.B @R5+ , -1 (R5) ADD( .B) @R5 SLAU144J-diciembre de 2004 y revisada 2013 Julio CPUX 201 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.39 RLC RLC.B Girar a la izquierda por llevar Sintaxis dst o RLC RLC.W dst RLC.B dst ‫ ٭‬RLC[ .W] Girar a la izquierda por llevar ‫٭‬ Operación C 8MSB 8MSB-1 ... . LSB LSB+1 8 8C, Emulación ADDC dst,dst Descripción El operando de destino se desplaza una posición hacia la izquierda como se muestra en la Figura 4-38. Los bits (C) se cambia a la LSB y MSB es trasladado al llevar poco (C).

Word 15 0 bytes C 7 0 Figura 4-38. Operando de Destino de llevar Mayúsculas izquierda N Bits de Estado: indica si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: Carga del MSB V: si se produce un desbordamiento aritmético; el valor inicial es 04000h≤dst < 0C000h, el restablecimiento de lo contrario si se produce un desbordamiento aritmético; el valor inicial es 040h≤dst < 0C0h, el restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados. Ejemplo R5 se desplaza una posición hacia la izquierda. (R5 x 2) + C -> R5 ; RLC R5 Ejemplo La entrada P1IN1 La información se cambia a la LSB de R5. Llevar=P0in1 -> LSB del R5 ; Información -> Llevar RLC R5 ; BIT.B #2, &P1por ejemplo la MEM(LEO) contenido se desplaza una posición hacia la izquierda. Mem(LEO) x 2 + C -> Mem(LEO) ; RLC.B LEO NOTA: RLA sustitución el ensamblador no reconocer las instrucciones: RLC @R5+ RLC.B @R5+ RLC( .B) @R5 deben ser sustituidos por: ADDC @R5+ , -2 (R5) ADDC.B @R5+ , -1 (R5) ADDC( .B) @R5 202 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.40 Descripción Conjunto de instrucciones RRA RRA[ .W] Girar a la derecha aritméticamente destino palabra RRA.B Girar a la derecha aritméticamente destino byte Sintaxis RRA.B dst o RRA.W dst Operación MSB :MSB :MSB-1: ... LSB+1 :LSB :C Descripción El operando de destino se mueve a la derecha aritméticamente por una posición de bit como se muestra en la Figura 4-39. El MSB conserva su valor (sign). RRA funciona igual que una firma división por 2. El MSB se conserva y cambia a la MSB-1. El LSB+1 se cambia a LSB. El LSB se cambia a la llevar poco C. N Bits de Estado: Establecer si el resultado es negativo (MSB = 1), reset lo contrario (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se verán afectadas. Ejemplo La firma número de 16 bits en R5 se desplaza aritméticamente una posición hacia la derecha. R5/2 -> R5 ; RRA R5 Ejemplo La firma byte RAM aritmética EDE se desplaza una posición hacia la derecha. EDE/2 -> EDE ; RRA.B EDE 19 15 7 0 C 0 0 0 0 0 0 0 0 0 0 0 0 LSB MSB 19 15 0 C 0 0 0 0 LSB MSB Figura 4-39. Girar a la derecha aritméticamente RRA.B y RRA.W

SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 203 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.41 CRR CRR[ .W], girar a la derecha por llevar destino palabra CRR.B Girar a la derecha a través de bytes llevar destino dst o sintaxis CRR CRR CRR horario.W.B dst Operación C :MSB :MSB-1: ... LSB+1 :LSB :C Descripción El operando de destino se mueve a la derecha en una posición de bit como se muestra en la Figura 4-40. El bit C se cambia a la MSB y el LSB es trasladado al llevar poco C. N Bits de Estado: Establecer si el resultado es negativo (MSB = 1), reset lo contrario (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se verán afectadas. Ejemplo RAM palabra EDE es desplazado a la derecha una posición de bit. El MSB está cargado con 1. >> EDE EDE = 1 + 8000h ; preparación de MSB RRC EDE ; SETC 19 15 7 0 C 0 0 0 0 0 0 0 0 0 0 0 0 LSB MSB 19 15 0 C 0 0 0 0 LSB MSB Figura 4-40. Girar a la derecha por llevar la CRR.B y la CRR.W 204 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.42 Descripción Conjunto de instrucciones SBC SBC.B restar préstamos ( .NO. llevar) de destino dst o sintaxis SBC SBC.W dst SBC.B dst ‫ ٭‬SBC[ .W] restar préstamos ( .NO. llevar) de destino ‫٭‬ Operación dst + 0FFFFh + C :dst dst + 0FFh + C :dst Emulación SUBC nO 0,dst SUBC.B #0,dst Descripción El llevar poco (C) se añade al operando de destino menos uno. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, el restablecimiento de lo contrario establecido en 1 si no pedir prestado, reset si préstamo V: si se produce un desbordamiento aritmético, el restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y GIE no se verán afectados. Ejemplo El de 16 bits contador de R13 se resta de 32 bits contador de R12. Reste de MSD y restar LMDS SBC 2 (R12); SUB @R13,0 (R12)

Ejemplo El 8-contador de bits apuntado por R13 se resta de 16 bits contador de R12. Reste de MSD y restar LMDS SBC.B 1 (R12); SUB.B @R13,0 (R12) NOTA: Préstamo aplicación El préstamo es tratada como un .NO. llevar: Préstamo llevar poco Sí 0 No 1 SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 205 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.43 SETC SETC Set carry bit SETC ‫٭‬ Operación Sintaxis 1 :c, emulación BIS #1,SR Descripción El llevar poco (C) está configurado. N Bits de Estado: No se ve afectada Z: No se ve afectada C: Set V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo de emulación de la coma decimal sustracción: reste de R5 R6 sistema decimal. Supongamos que R5 = 03987h y R6 = 04137h. Emular resta mediante la adición de: ; Preparación llevar = 1 DADD R5,R6; R5 = .NO. R5 = 06012h SETC ; invertir esta (el resultado de 0-9); R5 = 03987h + 06666h = 09FEDh INV R5 ; R5 mover contenido de 0-9 a 6-0 Fh ; agregue # 06666D-SUB h,R5 R6 = 0150h ; R6 = R6 + R5 + 1 ; (010000h - R5 - 1) ; 206 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.44 Descripción Conjunto de instrucciones NI ENVIARSE NI ENVIARSE Conjunto negativo poco Sintaxis NI ENVIARSE ‫٭‬ 1 :N Emulación #4 BIS, SR Descripción El negativo poco (N) está configurado. Bits de Estado N: conjunto Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 207 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.45 SETZ SETZ Sintaxis Set bit cero SETZ ‫٭‬ 1 :N BIS Emulación #2,SR Descripción El bit cero (Z) está establecido.

N Bits de Estado: No se ve afectada Z: C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. 208 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.46 Descripción Conjunto de instrucciones SUB SUB[ .W] palabra de restar fuente destino palabra SUB.B restar fuente destino byte byte de Sintaxis DEL src, dst o SUB.W src, dst SUB.B src, dst ( .no.src) + 1 + dst :dst o dst: src :horario Descripción El operando fuente se sustrae de la operando de destino. Esto se hace añadiendo el 1s de la fuente + 1 hasta el destino. La fuente operando no es afectada, el resultado se escribe en el operando de destino. N Bits de estado: si el resultado es negativo (src > dst), reinicie si es positivo (src≤dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB, restablecer lo contrario V: si la sustracción de una fuente negativa operando de un operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva de un negativo operando operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo, una constante de 16 bits 7654h se resta de la RAM palabra EDE. Restar 7654h de EDE ; SUB # 7654h, EDE Ejemplo una tabla word señalado por R5 (20 bits) se restan de R7. Posteriormente, si R7 contiene cero, saltar a la etiqueta TONI. R5 es, a continuación, auto-incrementa en 2. 7:16 = 0. R7 < > @R5 (antes que la resta) ; R7 = @R5 (antes que la resta) ... ; Restar número de tabla de R7. R5 + 2 JZ TONI ; SUB @R5+R7 Ejemplo Byte CNT se resta de byte R12 puntos. La dirección de la CNT es de PC ± 32K. La dirección R12 puntos que está en pleno rango de memoria. CNT de restar @R12 ; SUB.B CNT,0 (R12) SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 209 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.47 SUBC SUBC[ .W] restar fuente palabra con palabra de destino SUBC.B restar fuente de byte a byte destino SUBC Sintaxis src, dst o SUBC.src, dst SUBC.B src, dst ( .no.src) + C + dst :dst o dst (src - 1) + C :dst Descripción El operando fuente se sustrae del operando de destino. Esto se hace añadiendo el 1s complemento de la fuente + llevar a su destino. La fuente operando no es afectada, el resultado se escribe en el operando de destino. Para 32, 48 y 64 bits operandos.

N Bits de Estado: Establecer si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la MSB, el restablecimiento de lo contrario V: si la sustracción de una fuente negativa de un operando operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva negativa operando desde un operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo, una constante de 16 bits 7654h se resta de R5 con el de la instrucción anterior. 5:16 = 0 Restar 7654h + C de R5 ; SUBC.W # 7654h,R5 Ejemplo un número de 48 bits (3 palabras) señalado por R5 (20-bit) se resta de 48 bits en memoria RAM, señalado por R7. R5 puntos para el próximo número de 48 bits después. La dirección R7 puntos que está en pleno rango de memoria. Restar financieros con C. R5 + 2 ; restar Mid con C. R5 + 2 SUBC @R5+,4 (R7) y restar LSBs. R5 + 2 SUBC @R5+,2 (R7) ; SUB @R5+,0 (R7) Ejemplo Byte CNT se sustrae del byte, R12 puntos. La realización de la instrucción anterior es utilizado. La dirección de la CNT es inferior en 64 KB CNT de byte restar @R12 ; SUBC.B CNT,0 (R12) 210 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.48 Descripción Conjunto de instrucciones SWPB SWPB Swap bytes Sintaxis SWPB dst Operación 15:8 EDE ; 1234h -> EDE EDE SWPB &; MOV # 1234h, EDE SWPB antes 15 8 7 0 Byte Alto Byte Bajo Tras SWPB 15 8 7 0 Byte Alto Byte Bajo Figura 4-41. Bytes de Memoria Swap SWPB antes 19 16 15 8 7 0 x Byte Alto Byte Bajo SWPB después 19 16 15 8 7 0 0 ... 0 Byte Alto Byte Bajo Figura 4-42. Swap Bytes en un registro SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 211 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.2.49 SXT SXT SXT Ampliar signo Sintaxis horario horario Funcionamiento 7:15:8 7:19 horario:8 (modo de registro) Descripción modo de registro: el signo del byte bajo del operando se extiende a los bits 19:8. Rdst.7 = 0:19:8 = 000h7 = después Rdst. 1:19:8 = FFFh después otros modos: el signo del byte bajo del operando se ha ampliado en el byte alto. horario7 = 0: byte alto = 00h después horario7 = 1: byte alto = FFh después N Bits de Estado: Establecer si el resultado es negativo, cero en caso contrario Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario (C = .no.Z) V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo La firma datos de 8 bits en EDE (bajar 64 KB) es señal se extendía y se añade a los 16 bits datos firmados en R7. Agregar firma valores de 16 bits Señal ampliar byte bajo de 5:8 AGREGAR R5,R7 ; EDE -> R5. 00XXh SXT R5 ; MOV.B &EDE,R5 Ejemplo La firma datos de 8-bit en EDE (PC +32 K) es signo extendido y se añade a la 20 bits de datos en R7. Agregar firmado 20 bits valores ; signo byte bajo extensión de 5:8 ADDA R5,R7 ; EDE -> R5. 00XXh SXT R5 ; MOV.B EDE,R5 212 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.2.50 Descripción Conjunto de instrucciones TST TST.B Prueba Sintaxis destino dst o TST TST.W dst TST.B dst ‫ ٭‬TST[ .W] Prueba ‫٭‬ Operación destino dst + 0FFFFh horario + 1 + 0 + 1 Emulación FFh CMP #0,dst CMP.B #0,dst Descripción El operando de destino se compara con cero. Los bits de estado se establece de acuerdo con el resultado. El destino no es afectada. N Bits de Estado: Establecer si el destino es negativo, cero si es positivo Z: establece si el destino contiene cero, cero en caso contrario C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo R7 es probado. Si el resultado es negativo, continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS. R7 es cero ; R7 es CERO negativo R7... ; R7 es positivo pero no cero R7NEG... ; R7 es cero R7POS... ; R7 es negativo JZ R7CERO ; el Test R7 JN R7NEG ; TST R7 Ejemplo El byte bajo de R7 es probado. Si el resultado es negativo, continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS. Byte bajo de R7 es cero ; byte bajo de R7 es negativo R7CERO... ; Byte bajo de R7 es positivo pero no cero R7NEG... ; Byte bajo de R7 es cero

R7POS... ; Byte bajo de R7 es negativo JZ R7CERO ; el Test byte bajo de R7 JN R7NEG ; TST.B R7 SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 213 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones XOR XOR www.ti.com 4.6.2.51[ .W] fuente exclusiva o word word con destino XOR.B exclusivas o fuente byte con destino XOR byte Sintaxis src, dst o XOR.W src, dst XOR.B src, dst Funcionamiento src .xor. dst dst Descripción :El origen y el destino operandos son exclusivamente or. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. El contenido anterior del destino se ha perdido. N Bits de estado: si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario (C = .no. Z) V: si ambos operandos son negativos antes de la ejecución, de lo contrario Modo reset Bits OSCOFF, CPUOFF GIE, y no se ven afectados. Ejemplo Alternar bits de palabra CNTR (datos de 16 bits) con información (bit = 1) en la dirección de TONI. Ambos operandos se encuentra en la parte inferior 64 KB Toggle bits de CNTR ; XOR &TONI, &CNTR Ejemplo una tabla word señalado por R5 (20 bits) se usa para activar bits en R6. 6:16 = 0. Toggle bits en R6 ; XOR @R5,R6 Ejemplo Poner a cero los bits en el byte bajo de R7 que son diferentes de los bits en el byte EDE. 7:8 = 0. La dirección de EDE es de PC ± 32 K. establecer diferentes bits en 1 en R7. ; XOR.B EDE,R7 Invertir byte bajo de R7, byte alto es 0h ; INV.B R7 214 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones 4.6.3 MSP430X una serie de instrucciones El MSP430X una serie de instrucciones que el MSP430X CPU acceso completo a sus 20 bits espacio de direcciones. MSP430X instrucciones adicionales requieren una palabra de código operacional llamado la extensión word. Todas las direcciones, índices y números inmediata 20-bit valores cuando va precedido de la extensión. El MSP430X una serie de instrucciones se describen en las secciones siguientes. Para MSP430X instrucciones en las que no requieren la extensión word, se observa en la descripción de instrucción.

Véase la Sección 4.6.2 para MSP430 instrucciones estándar y en la Sección 4.6.4 para MSP430X dirección instrucciones. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 215 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones 4.6.3.1 www.ti.com ADCX ADCX.B Agregar llevar a destino byte Sintaxis ADCX.DE horario ‫ ٭‬ADCX. [W] Añadir llevar a destino palabra ‫ ٭‬ADCX.A Agregar llevar a la dirección de destino de palabra ‫٭‬ ADCX dst o ADCX.W dst ADCX.B horario horario Operación + C :horario ADDCX Emulación.A #0,dst ADDCX #0,dst ADDCX.B #0,dst Descripción El llevar poco (C) se añade a la operando de destino. El contenido anterior del destino se pierden. N Bits de estado: si el resultado es negativo (MSB = 1), reset si el resultado es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario V: si el resultado de dos operandos positivos es negativa, o si el resultado de dos números negativos es positivo, cero en caso contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados. Ejemplo, los 40 bits contador, señalado por R12 y R13, se incrementa. Agregar a superior 20 bits y 20 bits menor incremento ADCX.A @R13 ; INCX.A @R12 216 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.2 Descripción Conjunto de instrucciones ADDX ADDX.A Agregar dirección de la fuente de word a la dirección de destino de palabra ADDX. [W] Añadir fuente palabra a palabra destino ADDX.B Agregar fuente byte a byte Sintaxis destino ADDX.src, dst ADDX src, dst o ADDX.W src, dst ADDX.B src, dst Funcionamiento src + dst :dst Descripción El operando fuente se agrega al operando de destino. El contenido anterior del destino se pierden. Ambos operandos pueden ser ubicados en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (MSB = 1), reset si el resultado es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario V: si el resultado de dos operandos positivos es negativa, o si el resultado de dos números negativos es positivo, cero en caso contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados. Ejemplo diez se añade a la 20 bits puntero CNTR situado en dos palabras CNTR (STPS) y CNTR+2 (MSB usa). Añadir de 10 a 20 bits puntero ; ADDX.A #10, CNTR

Ejemplo una tabla word (16 bits) señalaron que por R5 (20-bit) se agrega a R6. El salto a la etiqueta TONI se realiza en una. No llevar ; Saltar si llevar... ; Agregar tabla word en R6 JC TONI ; ADDX.W @R5,R6 Ejemplo una tabla byte apuntado por R5 (20 bits) se añade al R6. El salto a la etiqueta TONI se realiza si no se produce. El puntero de tabla es auto-incrementa en 1. Llevar ocurrió ; Saltar si no... ; Agregar tabla byte a R6. R5 + 1. 6:000 Xxh JNC TONI ; ADDX.B @R5+R6 Nota: Use ADDA para los dos casos siguientes para obtener una mejor densidad de código y ejecución. ADDX.Rsrc,Rdst ADDX.A #imm20,Rdst SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 217 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com ADDCX ADDCX 4.6.3.3.A Añadir dirección de origen de una palabra y llevar a la dirección de destino de palabra ADDCX. [W] Añadir fuente palabra y llevar a destino palabra ADDCX.B Añada la fuente byte y llevar a destino byte Sintaxis ADDCX.src, dst ADDCX src, dst o ADDCX.W src, dst ADDCX.B src, dst Funcionamiento src + dst + C :dst Descripción El operando fuente y el bit C se agregan a la operando de destino. El contenido anterior del destino se pierden. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (MSB = 1), reset si el resultado es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, cero en caso contrario V: si el resultado de dos operandos positivos es negativa, o si el resultado de dos números negativos es positivo, cero en caso contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados. 15 Ejemplo constante y la realización de la instrucción anterior se suman a los 20 bits contador CNTR situado en dos palabras. Añadir 15 + C en 20-bits CNTR ; ADDCX.A #15, &CNTR Ejemplo una tabla palabra señalada por R5 (20 bits) y el C se añadirán a R6. El salto a la etiqueta TONI se realiza en una. No llevar ; Saltar si llevar... ; Agregar tabla word + C a R6 JC TONI ; ADDCX.W @R5,R6 Ejemplo una tabla byte apuntado por R5 (20 bits) y los bits C se añadirán a R6. El salto a la etiqueta TONI se realiza si no se produce. El puntero de tabla es auto-incrementa en 1. Llevar ocurrió ; Saltar si no... ; Agregar tabla byte + C a R6. R5 + 1 JNC TONI ; ADDCX.B @R5+R6 218 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.4 Descripción Conjunto de instrucciones YX YX.UN lógico y de dirección de la fuente de word con dirección de destino-word YX. [W] lógica y de origen palabra con palabra destino YX.B lógico y de la fuente de byte byte Sintaxis con destino YX.src, dst YX src, dst o YX.W src, dst YX.B src, dst Funcionamiento src .y. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si el resultado no es cero, cero en caso contrario. C = ( .no. Z) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo los bits en R5 (20-bits de datos) se utilizan como una máscara (AAA55h) para la dirección de palabra TOM situado en dos palabras. Si el resultado es cero, una sucursal de etiqueta TONI. Resultado > 0 ; Saltar si el resultado 0... , TOM .y. R5 -> TOM JZ TONI ; Carga 20-máscara de bits para R5 YX.A R5,TOM ; PROFESIONALIZANTE #AAA55h,R5 o menor: TOM .y. AAA55h -> TOM ; YX.A #AAA55h,TOM Saltar si el resultado 0 ; JZ TONI Ejemplo una tabla byte apuntado por R5 (20 bits) es lógica and con R6. 6:8 = 0. El puntero de tabla es auto-incrementa en 1. Y el cuadro byte con R6. R5 + 1 ; YX.B @R5+R6 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 219 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com BICX BICX 4.6.3.5.un claro grupo de bits en dirección de la fuente de word en dirección de destino-word BICX. [W] Claro bits palabra de origen en destino palabra BICX.B Claro bits bytes en fuente de byte Sintaxis destino BICX.src, dst BICX src, dst o BICX.W src, dst BICX.B src, dst ( .no. src) .y. dst :horario invertido Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo los bits 19:15 de R5 (20-bits de datos) se borra. Claro 5:15 bits ; BICX.A # 0F8000h,R5

Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para borrar bits en R7. 7:16 = 0. Claro bits en R7 ; BICX.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para borrar bits de salida Puerto1. Claro puerto de E/S P1 bits ; BICX.B @R5, &P1A 220 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.6 Descripción Conjunto de instrucciones BISX BISX.UN Conjunto bits en dirección de la fuente de word en dirección de destino-word BISX. [W] bits palabra de origen en destino palabra BISX.B establecer bits en fuente de byte byte Sintaxis destino BISX.src, dst BISX src, dst o el BISX.W src, dst BISX.B src, dst Funcionamiento src .o. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica OR. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo 16 y 15 bits de R5 (20 bits) se establece en uno. Conjunto 5:15 bits ; BISX. # 018000h,R5 Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para establecer bits en R7. Defina los bits en R7 ; BISX.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para establecer bits de salida Puerto1. Conjunto puerto de E/S P1 bits ; BISX.B @R5, &P1OUT SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 221 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 4.6.3.7 Descripción www.ti.com BITX BITX.una prueba bits en dirección de la fuente de word en dirección de destino-word BITX. [W] Prueba de bits fuente palabra palabra BITX en destino.B Prueba de bits bytes origen destino en byte Sintaxis BITX.src, dst BITX src, dst o BITX.W src, dst BITX.B src, dst Funcionamiento src .y. dst :dst Descripción El operando fuente y el operando de destino se aplica la operación lógica AND. El resultado sólo afecta a los bits de estado. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso

contrario C: si el resultado no es cero, cero en caso contrario. C = ( .no. Z) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados. Ejemplo de prueba si el bit 16 o 15 del R5 (20-bits de datos) está configurado. Saltar a etiqueta TONI si es así. Ambos se ponen a cero; por lo menos un bit se establece... ; Prueba 5:15 bits JNZ TONI ; BITX.A # 018000h,R5 Ejemplo una tabla word señalado por R5 (20 bits) se utiliza para comprobar bits en R7. Saltar a etiqueta TONI si por lo menos un bit. Ambos son cero; por lo menos uno es... ; Test bits en R7: C = .no.Z JC TONI ; BITX.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para comprobar bits de entrada Puerto1. Saltar a etiqueta TONI si no está definido. La tabla siguiente byte. Por lo menos un bit es, sin la correspondiente entrada bit... ; Entrada de prueba P1 bits. R5 + 1 JNC TONI ; BITX.B @R5+ , &P1EN 222 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.8 Descripción Conjunto de instrucciones CLRX CLRX.B destino claro byte Sintaxis CLRX.DE horario ‫ ٭‬CLRX. [W] destino claro palabra ‫ ٭‬CLRX.una clara dirección de destino-word ‫٭‬ CLRX dst o CLRX.W dst CLRX.B dst Operación 0 :horario MOVX Emulación.A #0,dst MOVX #0,dst MOVX.B #0,dst Descripción El operando de destino se borra. Bits de Estado bits de estado no se ven afectados. Ejemplo dirección de la RAM de palabra TONI está desactivada. 0 -> TONI ; CLRX.A TONI SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 223 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 4.6.3.9 Descripción www.ti.com CMPX CMPX.A Comparar dirección fuente de word y dirección de destino-word CMPX. [W] Comparar origen y destino palabra palabra CMPX.B Comparar origen y destino byte byte Sintaxis CMPX.src, dst CMPX src, dst o CMPX.W src, dst CMPX.B src, dst ( .no. src) + 1 + dst o dst: src Descripción El operando fuente se resta del operando de destino mediante la adición del 1s de la fuente + 1 a la de destino. El resultado sólo afecta a los bits de estado. Ambos operandos puede estar ubicado en el espacio de direcciones completa.

N Bits de estado: si el resultado es negativo (src > dst), reinicie si es positivo (src≤dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB, restablecer lo contrario V: si la sustracción de una fuente negativa operando de un operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva de un negativo operando operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo Comparar EDE con 20 bits constante 18000h. Saltar a etiqueta TONI si EDE es igual a la constante. No igual ; EDE contiene 18000h... ; Compárese con EDE 18000h JEQ TONI ; CMPX.A # 018000h,EDE Ejemplo una tabla word señalado por R5 (20 bits) se compara con R7. Saltar a etiqueta TONI si R7 contiene un menor, firma, número de 16 bits. >R7 = @R5 ; R7 < @R5 ... ; Comparar dos números JL TONI ; CMPX.W @R5,R7 Ejemplo una tabla byte apuntado por R5 (20 bits) se compara con la entrada en el I/O Puerto1. Saltar a etiqueta TONI si los valores son iguales. La tabla siguiente byte. Igual no, Igual contenido... ; Compárese P1 bits con la mesa. R5 + 1 JEQ TONI ; CMPX.B @R5+ , &P1EN Nota: Use ACPM para los dos casos siguientes para una mejor densidad y ejecución. ACPM rechazara,Rdst ACPM #imm20,Rdst 224 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.10 Descripción Conjunto de instrucciones DADCX DADCX.B Agregar llevar a destino indique byte Sintaxis DADCX.DE horario ‫٭‬ DADCX. [W] Añadir a realizar indique palabra ‫ ٭‬DADCX destino.A Agregar llevar sistema decimal a la dirección de destino de palabra ‫٭‬ DADCX dst o DADCX.W dst DADCX.B horario horario Operación + C : dst (sistema decimal) Emulación DADDX.A #0,dst DADDX #0,dst DADDX.B #0,dst Descripción El llevar poco (C) sistema decimal se añade a la de destino. N Bits de estado: si MSB de resultado es 1 (dirección de palabra > serie 79999h, word > 7999h, byte > 79h), reinicie si MSB es 0 Z: Establecer si el resultado es cero, cero en caso contrario C: si la BCD resultado es demasiado grande (dirección de palabra > 99999h, word > 9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido Bits OSCOFF, CPUOFF y AIE no se ven afectados. Ejemplo, los 40 bits contador, señalado por R12 y R13, sistema decimal se incrementa. Agregar superior llevar a 20 bits y 20 bits menor incremento DADCX.A 0 (R13); DADDX.A #1,0 (R12)

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Descripción Conjunto de instrucciones www.ti.com 4.6.3.11 DADDX DADDX.A Añadir dirección de origen de una palabra y llevar a la dirección de destino indique palabra DADDX. [W] Añadir fuente indique palabra y llevar a destino palabra DADDX.B Agregar fuente byte decimal y llevar a destino byte Sintaxis DADDX.src, dst DADDX src, dst o DADDX.W src, dst DADDX.B src, dst Funcionamiento src + dst + C :dst (decimal) Descripción El operando fuente y el operando de destino son tratadas como dos ( .B), cuatro ( .W), o cinco ( .A) decimales codificados en binario (BCD) con signos positivos. El operando fuente y el bit C se agregan sistema decimal para el operando de destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. El resultado no está definido para los no-BCD los números. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si MSB de resultado es 1 (dirección de palabra > serie 79999h, word > 7999h, byte > 79h), reinicie si MSB es 0. Z: Establecer si el resultado es cero, cero en caso contrario C: si la BCD resultado es demasiado grande (dirección de palabra > 99999h, word > 9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo 10 decimales se añade a la 20 bits contador BCD DECCNTR situado en dos palabras. Añadir de 10 a 20 bits contador BCD ; DADDX.UN # 10h, &DECCNTR Ejemplo de ocho dígitos BCD número contenido en 20 bits direcciones BCD y BCD+2 se añade a un sistema decimal de ocho dígitos BCD número contenido en R4 y R5 (BCD+2 y R5 contienen la MSDS). Resultado ok ; Resultado >99999999: ir al error rutina... ; Agregar los TME, con DESBORDE llevar JC; Añadir LMDS DADDX.W BCD+2,R5 ; Claro llevar DADDX.W BCD,R4 ; ESA COMISIÓN Ejemplo de dos dígitos BCD número contenido en 20 bits dirección indique BCD es añadido a dos dígitos BCD número contenido en R4. Agregar a R4 BCD decimal. ; Claro llevar DADDX.B BCD,R4 ; ESA COMISIÓN 4:000 ddh ; 226 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.12 Descripción Conjunto de instrucciones DECX DECX.B Disminuir destino byte Sintaxis DECX.DE horario ‫ ٭‬DECX. [W] destino Decremento palabra ‫ ٭‬DECX.UN Decremento dirección de destino-word ‫٭‬

DECX dst o DECX.W dst DECX.B horario horario Funcionamiento - 1 :horario SUBX Emulación.A #1, #1 dst SUBX,dst SUBX.B #1,dst Descripción El operando de destino se decrementa en uno. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: Establecer si el horario 1, poner a cero en caso contrario C: Reset figura 0 si el horario, de lo contrario V: si se produce un desbordamiento aritmético, de lo contrario modo de reset Bits OSCOFF, CPUOFF, y los GIE no están afectadas. Ejemplo dirección RAM-palabra TONI se decrementa en uno. Decremento TONI ; DECX.A TONI SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 227 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.13 DECDX DECDX.B doble byte Sintaxis destino decremento DECDX.DE horario ‫ ٭‬DECDX. [W] doble destino decremento palabra ‫ ٭‬DECDX.UNA Doble disminución dirección de destino-word ‫٭‬ DECDX dst o DECDX.W dst DECDX.B horario horario Funcionamiento - 2 :horario SUBX Emulación.A #2, #2 dst SUBX,dst SUBX.B #2,dst Descripción El operando de destino se decrementa en dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: si dst figura 2, reinicio de lo contrario C: Reset si dst figura 0 o 1, en caso contrario V: si se produce un desbordamiento aritmético, de lo contrario modo de reset Bits OSCOFF, CPUOFF y AIE no se verán afectados. Ejemplo dirección RAM-palabra TONI se decrementa en dos. Decremento TONI ; DECDX.A TONI 228 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.14 Descripción Conjunto de instrucciones INCX INCX.B Incremento de bytes destino Sintaxis INCX.DE horario ‫ ٭‬INCX. [W] destino Incremento palabra ‫ ٭‬INCX.UN Incremento dirección de destino de palabra ‫٭‬ INCX dst o INCX.W dst INCX.B horario horario Operación + 1 :dst Emulación ADDX.A #1, #1 dst ADDX,dst ADDX.B #1,dst Descripción El operando de destino se incrementa en uno. El contenido original se perdió.

N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario contenidos 0FFFFFh, reset de lo contrario si dst figura 0FFFFh, reset en caso contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el horario figura 0FFFFFh, restablecer de modo alguno si el horario figura 0FFFFh, reset en caso contrario si dst figura 0FFh, cero en caso contrario V: Establecer si el horario figura 07FFFh, restablecimiento de lo contrario si dst figura 07FFFh, restablecimiento de lo contrario si dst figura 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas. Ejemplo dirección RAM-palabra TONI se incrementa en uno. Incremento TONI (20-bits) ; INCX.A TONI SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 229 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.15 INCDX INCDX.B doble byte Sintaxis destino incremento INCDX.DE horario ‫ ٭‬INCDX. [W] doble destino incremento palabra ‫ ٭‬INCDX.UN Doble incremento de dirección de destino-word ‫٭‬ INCDX dst o INCDX.W dst INCDX.B horario horario Operación + 2 :dst Emulación ADDX.A #2, #2 dst ADDX,dst ADDX.B #2,dst Descripción El operando de destino se incrementa por dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario figura 0FFFFEh, reset de lo contrario si dst figura 0FFFEh, reset de lo contrario si dst figura 0Feh, reset en caso contrario C: Establecer si el horario figura 0FFFFEh o 0FFFFFh, restablecer lo contrario si dst figura 0FFFEh o 0FFFFh, el restablecimiento de lo contrario si dst figura 0Feh o 0FFh, restablecimiento de lo contrario V: Establecer si el horario figura 07FFFEh o 07FFFFh, reset de lo contrario si dst FFEh figura 07o 07FFFh, cero en caso contrario si dst figura 07o Eh 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF GIE, y no se ven afectados. Ejemplo RAM byte LEO se incrementa por dos; puntos de PC a memoria superior. Incremento de LEO dos ; INCDX.B LEO 230 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.16 Descripción Conjunto de instrucciones INVX INVX.B Invertir Sintaxis destino INVX.DE horario ‫ ٭‬INVX. [W] Invertir destino ‫ ٭‬INVX.A Invertir destino dst o ‫ ٭‬INVX INVX.W dst INVX.B dst Operación .NO.dst :horario XORX Emulación. # 0FFFFFh, dst

XORX # 0FFFFh, dst XORX.B # 0FFh, dst Descripción El operando de destino está invertida. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el horario contenidos 0FFFFFh, poner a cero en caso contrario si dst figura 0FFFFh, cero en caso contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO. Cero) V: si operando destino inicial fue negativo, de lo contrario modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo 20 bits contenido de R5 se anula (2 complemento). R5 se ve ahora invalidado ; invertir R5 INCX.A R5 ; INVX.A R5 Contenido de Ejemplo de memoria byte LEO es negada. PC está apuntando a memoria superior. MEM(LEO) es negado ; Invertir LEO INCX.B LEO ; INVX.B LEO SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 231 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones MOVX www.ti.com 4.6.3.17 MOVX.A Mover dirección fuente de word a la dirección de destino de palabra MOVX. [W] origen del movimiento palabra palabra MOVX a destino.B fuente de desplazamiento byte a byte Sintaxis destino MOVX.src, dst MOVX src, dst o MOVX.W src, dst MOVX.B src, dst Funcionamiento src :dst Descripción El operando fuente se copian en el destino. La fuente operando no es afectada. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo Mover un 20-bit constante 18000h a dirección absoluta de palabra EDE Mover 18000h a EDE ; MOVX.A # 018000h, EDE ejemplo, el contenido de la tabla EDE (datos de word, 20-bit) se copian en tabla TOM. La longitud de la tabla es 030h las palabras. R10 puntos en las dos tablas. ; Preparar puntero (20 bits) Bucle MOVX.W @R10+ ,TOM-EDE-2 (R10); PROFESIONALIZANTE #EDE,R10 final de la tabla? ; R10+2 ACPM #EDE+60h,R10 ; Copia terminada ; todavía no... Ejemplo de bucle y JLO los contenidos del cuadro EDE (datos de bytes, 20 bits direcciones) se copian en tabla TOM. La longitud de la tabla es 020h bytes. R10 puntos en las dos tablas. ; Preparación Bucle contador MOVX.W @R10+ ,TOM-EDE-2 (R10); preparar puntero (20-bit) MOV # 20h,R9 ; PROFESIONALIZANTE #EDE,R10 Copia terminada ; no lo hayan hecho... ; Disminución JNZ Bucle contador ; R10+1 DEC R9 ; Diez de las 28 combinaciones posibles de abordar la MOVX.una instrucción puede utilizar la

enseñanza profesionalizante. Esto guarda dos bytes y ciclos código. Ejemplos de las combinaciones son: direccionamiento Reg/absoluta; indirectos,Auto/Reg MOVX.Rsrc, abs20 PROFESIONALIZANTE rechazara, abs20 ; indirecto/Reg MOVX.A @rechazara+ ,Rdst PROFESIONALIZANTE @rechazara+ ,Rdst ; absoluto/Reg MOVX.A @rechazara,Rdst PROFESIONALIZANTE @rechazara,Rdst ; inmediato/Reg MOVX. &abs20,Rdst PROFESIONALIZANTE &abs20,Rdst ; Reg/Reg MOVX.A #imm20,Rdst PROFESIONALIZANTE #imm20,Rdst ; MOVX.Rsrc,Rdst PROFESIONALIZANTE rechazara,Rdst 232 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones los próximos cuatro sustituciones sólo son posibles si 16-bit los índices son suficientes para abordar: Reg/simbólico ; simbólico/Reg MOVX.Rsrc, symb20 PROFESIONALIZANTE rechazara, symb16 ; Reg/indexados MOVX.symb20,Rdst PROFESIONALIZANTE symb16,Rdst ; Índice/Reg MOVX.Rsrc,z20 (Rdst PROFESIONALIZANTE) rechazara,z16 (Rdst); MOVX.A z20 (Rsrc) ,Rdst PROFESIONALIZANTE z16 (Rsrc) ,Rdst SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 233 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.18 POPM POPM.una restauración n registros de la CPU (20-bits de datos) de la pila POPM. [W] Restaurar n registros de la CPU (datos de 16 bits) de la pila Sintaxis POPM.A #n,Rdst 1≤N≤16 POPM.W #n,Rdst o POPM #n,Rdst 1≤N≤16 Operación POPM.A: Restaurar los valores de registro de pila al registros de la CPU. El SP se incrementa en cuatro por cada registro restaurado de la pila. Los 20 bits los valores de la pila (dos palabras por registro) se restauran en los registros. POPM.W: Restaure el registro de 16 bits los valores de la pila al registros de la CPU. El SP se incrementa por dos para cada registro restaurado de la pila. Los valores de 16 bits de la pila (una palabra por registro) se restauran los registros de la CPU. Nota: Estas instrucciones no utilice la extensión word. Descripción POPM.A: Los registros de la CPU en la pila se trasladó a la registros de la CPU, empezando por el registro de la CPU (Rdst - n + 1). El SP se incrementa por (n × 4) después de la operación. POPM.W: el de 16 bits registros insertados en la pila se trasladan de nuevo a los registros de la CPU, comenzando con registro de la CPU (Rdst - n + 1). El SP se incrementa por (n × 2) después de la instrucción. La

serie MSBS lanzada desde submarinos (19:16 ) restaurada de registros de la CPU se borran. Bits de Estado Bits de Estado no se ven afectadas, excepto SR está incluido en la operación. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Restaurar los 20 bits registros R9, R10, R11, R12, R13 de la pila Restaurar R9, R10, R11, R12, R13 ; POPM.A #5,R13 ejemplo Restaurar los 16 bits registros R9, R10, R11, R12, R13 de la pila. Restaurar R9, R10, R11, R12, R13 ; POPM.W #5,R13 234 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.19 Descripción Conjunto de instrucciones PUSHM PUSHM.Save n registros de la CPU (20-bits de datos) en la pila PUSHM. [W] guardar n registros de la CPU (palabras de 16 bits) en la pila Sintaxis PUSHM.A #n,Rdst 1≤N≤16 PUSHM.W #n,Rdst o PUSHM #n,Rdst 1≤N≤16 Operación PUSHM.A: Guarde el 20bits valores registro de la CPU en la pila. El SP se decrementa en cuatro por cada registro almacenado en la pila. El MSB usa se almacenan primero (superior). PUSHM.W: Guarde el 16bits valores registro de la CPU en la pila. El SP se decrementa en dos por cada registro almacenado en la pila. Descripción PUSHM.A: n registros de la CPU, empezando por Rdst hacia atrás, se almacenan en la pila. El SP se decrementa en (n × 4) después de la operación. Los datos (19:0 ) del registros de la CPU no se ve afectada. PUSHM.W: n registros, comenzando por Rdst hacia atrás, se almacenan en la pila. El SP se decrementa en (n × 2) después de la operación. Los datos (19:0 ) del registros de la CPU no se ve afectada. Nota: Estas instrucciones no utilice la extensión word. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo, guardar los cinco 20-bits registros R9, R10, R11, R12, R13 Guardar en la pila R13, R12, R11, R10, R9 ; PUSHM.A #5,R13 ejemplo Guardar los cinco 16-bit registros R9, R10, R11, R12, R13 Guardar en la pila R13, R12, R11, R10, R9 ; PUSHM.W #5,R13 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 235 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.20 POPX POPX.B restaurar un solo byte de la pila Sintaxis POPX.DE horario ‫ ٭‬POPX. [W] palabra de restablecer la pila ‫ ٭‬POPX.una restauración única dirección de palabra de la pila ‫٭‬

POPX dst o POPX.W dst POPX.B dst operación Restaurar el 8- / 16- / 20-bits valor de la pila hasta el destino. 20 Bits son posibles direcciones. El SP se incrementa en dos (byte y word operandos) y por cuatro (dirección de operando de palabra). Emulación MOVX( .B, .A) @SP+ ,dst Descripción El tema de OT se ha escrito en el operando de destino. Modo de registro, modo indexado modo simbólico y modo absoluto son posibles. El SP se incrementa en dos o cuatro. Nota: El SP se incrementa en dos operaciones de byte. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Escribir el valor de 16 bits a los operadores a los 20 bits dirección &EDE Escribir palabra EDE ; POPX.W &EDE Ejemplo Escribir los 20 bits a los operadores de valor R9 Escribir dirección de palabra a R9 ; POPX.A R9 236 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.21 Descripción Conjunto de instrucciones PUSHX PUSHX.A guardar una sola dirección de palabra a la pila PUSHX. [W] Guardar sola palabra a la pila PUSHX.B Guardar un solo byte en la pila Sintaxis PUSHX.src src o PUSHX PUSHX.W src PUSHX.B src Operación Salvar el 8- / 16- / 20-bits de la fuente valor operando en la TOS. 20 Bits son posibles direcciones. El SP se decrementa en dos (byte y word operandos) o por cuatro (dirección de operando de palabra) antes de que la operación de escritura. Descripción El SP se decrementa en dos bytes (y la palabra operandos) o por cuatro (dirección de operando de palabra). A continuación, la fuente operando es escrito a las presentes CONDICIONES DE USO. Todos los siete modos de direccionamiento son posibles en el operando fuente. Bits de Estado bits de estado no se ven afectados. Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo Guardar el byte de la 20 bits dirección &EDE en la pila Guardar byte de dirección EDE ; PUSHX.B &EDE ejemplo Guardar el 20bits valor en R9 en la pila. Guardar dirección de palabra en R9 ; PUSHX.A R9 SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 237 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.22 RLAM

RLAM.A girar a la izquierda aritméticamente el 20 bits contenido registro de la CPU RLAM. [W] Girar a la izquierda aritméticamente el 16 bits contenido registro de CPU Sintaxis RLAM.A #n,Rdst 1≤N≤4 RLAM.W #n,Rdst o RLAM #n,Rdst 1≤N≤4 Operación C 8MSB 8MSB-1 ... . 8LSB LSB+1 80 Descripción El operando de destino se desplaza aritméticamente izquierda uno, dos, tres, o cuatro posiciones, como se muestra en la Figura 4-43. RLAM funciona como una multiplicación (firmadas y sin firmar) con 2, 4, 8, o 16. La palabra instrucción RLAM.W borra los bits 19:16. Nota: Estas instrucciones no utilice la extensión word. N Bits de Estado: Establecer si el resultado es negativo .A: Rdst.19 = 1, cero si Rdst.19 = 0 .W: Rdst.15 = 1, cero si Rdst.15 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga del MSB (n = 1), MSB-1 (n = 2), MSB-2 (n = 3), MSB-3 (n = 4) V: Modo Indefinido Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo, el 20-bit operando en R5 está desplazado a la izquierda por tres posiciones. Funciona igual a la media aritmética multiplicación por 8. R5 = R5 x 8 ; RLAM.A #3,R5 19 16 15 0 C 0000 19 0 MSB LSB MSB LSB 0 C 0 Figura 4-43. Girar a la izquierda aritméticamente-RLAM[ .W] y RLAM.A 238 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.23 Descripción Conjunto de instrucciones RLAX RLAX.B Girar a la izquierda aritméticamente byte Sintaxis RLAX.DE horario ‫ ٭‬RLAX. [W] Girar a la izquierda aritméticamente palabra ‫ ٭‬RLAX.A girar a la izquierda dirección aritmética de palabra ‫٭‬ RLAX RLAX dst o dst RLAX.W.B dst Operación C 8MSB 8MSB-1 ... . 8LSB LSB+1 Emulación 80 ADDX.DE horario,dst ADDX dst,dst ADDX.B dst,dst Descripción El operando de destino se desplaza una posición hacia la izquierda como se muestra en la Figura 4-44. El MSB se cambia a la llevar poco (C) y el LSB se llena con 0. RLAX La instrucción actúa como una multiplicación por 2. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: Carga de la MSB V: si se produce un desbordamiento aritmético: el valor inicial es 040000h≤dst < 0C0000h; restablecer de lo contrario si se produce un desbordamiento aritmético: el valor inicial es 04000h≤dst < 0C000h; restablecimiento de lo contrario si se produce un desbordamiento aritmético: el valor inicial es 040h≤dst < 0C0h; poner a cero en caso contrario Modo OSCOFF Bits, CPUOFF, y los GIE no están afectados. Ejemplo, los 20 bits valor en R7 se multiplica por 2 de desplazamiento a la izquierda R7 (20 bits); RLAX.A R7

0 C MSB LSB 0 Figura 4-44. Desplazamiento a la izquierda Operand-Arithmetic Destino SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 239 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.24 RLCX RLCX.B Girar a la izquierda por llevar byte Sintaxis RLCX.DE horario ‫٭‬ RLCX. [W] Girar a la izquierda por llevar palabra ‫ ٭‬RLCX.A girar a la izquierda dirección llevar a través de palabra ‫٭‬ RLCX dst o RLCX.W dst RLCX.B dst Operación C 8MSB 8MSB-1 ... . LSB LSB+1 8 8C, Emulación ADDCX.DE horario,dst ADDCX dst,dst ADDCX.B dst,dst Descripción El operando de destino se desplaza una posición hacia la izquierda como se muestra en la Figura 4-45. Los bits (C) se cambia a la LSB y MSB se cambia a los bits (C). N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: Carga de la MSB V: si se produce un desbordamiento aritmético: el valor inicial es 040000h≤dst < 0C0000h; restablecer de lo contrario si se produce un desbordamiento aritmético: el valor inicial es 04000h≤dst < 0C000h; restablecimiento de lo contrario si se produce un desbordamiento aritmético: el valor inicial es 040h≤dst < 0C0h; poner a cero en caso contrario Modo OSCOFF Bits, CPUOFF, y los GIE no están afectados. Ejemplo, los 20 bits valor en R5 se desplaza una posición hacia la izquierda. (R5 x 2) + C -> R5 ; RLCX.A R5 Ejemplo La RAM byte LEO es desplazado a la izquierda una posición. PC está apuntando a memoria superior. RAM (LEO) x 2 + C -> RAM(LEO) ; RLCX.B LEO 0 C MSB LSB Figura 4-45. Desplazamiento a la izquierda Operand-Carry destino 240 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.25 Descripción Conjunto de instrucciones RRAM RRAM.A girar a la derecha aritméticamente el 20bits RRAM contenido registro de la CPU. [W] Girar a la derecha aritméticamente el 16-bit CPU registro contenido Sintaxis RRAM.A #n,Rdst 1≤N≤4

RRAM.W #n,Rdst o RRAM #n,Rdst 1≤N≤4 Operación MSB :MSB :MSB-1... LSB+1 :LSB :C Descripción El operando de destino se mueve a la derecha aritméticamente por uno, dos, tres o cuatro posiciones de bits, como se muestra en la Figura 4-46. El MSB conserva su valor (sign). RRAM funciona igual que una división firmado por 2/4/ 8/16. El MSB se mantiene y cambia a MSB-1. El LSB+1 se cambia a la LSB y el LSB es trasladado al llevar poco C. La palabra instrucción RRAM.W borra los bits 19:16. Nota: Estas instrucciones no utilice la extensión word. N Bits de Estado: Establecer si el resultado es negativo .A: Rdst.19 = 1, cero si Rdst.19 = 0 .W: Rdst.15 = 1, cero si Rdst.15 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB (n = 1), LSB+1 (n = 2), LSB+2 (n = 3), o LSB+3 (n = 4) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo La firma 20bits R5 se desplaza aritméticamente derecho dos posiciones. R5/4 -> R5 ; RRAM.A #2,R5 Ejemplo La firma 20-bits valor de R15 se multiplica por 0,75 . (0,5 + 0,25 ) × R15. (1.5 Y R15) y 0,5 = 0,75 y R15 -> R15 y R15 y R15 + 0,5 = 1,5 y R15 -> R15 RRAM.A #1,R15 y R15 y 0,5 -> R15 ADDX.A @SP+ ,R15 y R15 Guardar extendido de la pila RRAM.A #1,R15 ; PUSHM.A #1,R15 19 16 15 0 C 0000 19 MSB LSB MSB LSB 0 C Figura 4-46. Girar a la derecha aritméticamente RRAM[ .W] y RRAM.UN SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 241 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.26 RRAX RRAX.A girar a la derecha aritméticamente el 20-bit operando RRAX. [W] Girar a la derecha aritméticamente el 16-bit operando RRAX.B Girar a la derecha aritméticamente el 8-bit operando Sintaxis RRAX.A Rdst RRAX.W Rdst RRAX Rdst RRAX.B Rdst RRAX.DE horario dst o RRAX RRAX.W dst RRAX.B dst Operación MSB :MSB :MSB-1... LSB+1 :LSB :C Descripción modo de registro en el destino: el destino operando es desplazado a la derecha por una posición de bit como se muestra en la Figura 4-47. El MSB conserva su valor (sign). La palabra instrucción RRAX.W borra los bits 19:16, el byte instrucción RRAX.B borra los bits 19:8. El MSB conserva su valor (signo), el LSB es trasladado al llevar poco. RRAX aquí funciona igual que una firma división por 2. Todos los demás modos en el destino: el operando de destino se mueve a la derecha aritméticamente por una posición de bit como se muestra en la Figura 4-48. El MSB conserva su valor (signo), el LSB es trasladado al llevar poco. RRAX aquí funciona igual que una firma división por 2. Todos modos de direccionamiento, con la excepción del modo inmediato, son posibles en el total de la memoria.

N Bits de Estado: Establecer si el resultado es negativo, cero si el resultado es positivo .A: horario19 = 1, poner a cero si dst19 = 0 .W: horario15 = 1, poner a cero si dst15 = 0 .B: horario7 = 1, cero si horario7 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo La firma 20bits R5 se desplaza aritméticamente derecho cuatro posiciones. R Marcadorperno de 5/16 -> R5 ; RPT #4 RRAX.A R5 242 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones Ejemplo La firma valor de 8 bits en EDE se multiplica por 0,5 . EDE/2 -> EDE ; RRAX.B EDE 19 8 7 0 C 0 0 MSB LSB 19 16 15 0 C 0000 19 MSB LSB MSB LSB 0 C Figura 4-47. Girar a la derecha aritméticamente RRAX( .B, .A) - Registro Modo 7 0 C 15 MSB LSB MSB LSB 0 C 31 20 0 0 19 0 C MSB LSB Figura 4-48. Girar a la derecha aritméticamente RRAX( .B, .A) - Modo NonRegister SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 243 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.27 RRCM RRCM.A girar a la derecha en la 20 bits contenido registro de la CPU RRCM. [W] Girar a la derecha por llevar el 16-bit Sintaxis contenido registro de CPU RRCM.A #n,Rdst 1≤N≤4 RRCM.W #n,Rdst o RRCM #n,Rdst 1≤N≤4 Operación C :MSB :MSB-1... LSB+1 :LSB :C Descripción El operando de destino está desplazado a la derecha por una, dos, tres o cuatro posiciones de bits, como se muestra en la Figura

4-49. El bit C se cambia a la MSB, LSB es trasladado al llevar poco. La palabra instrucción RRCM.W borra los bits 19:16. Nota: Estas instrucciones no utilice la extensión word. N Bits de Estado: Establecer si el resultado es negativo .A: Rdst.19 = 1, cero si Rdst.19 = 0 .W: Rdst.15 = 1, cero si Rdst.15 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB (n = 1), LSB+1 (n = 2), LSB+2 (n = 3), o LSB+3 (n = 4) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo La dirección de palabra en R5 se mueve a la derecha en tres posiciones. El MSB-2 está cargado con 1. R5 = R5 • 3 + 20000h ; preparación de MSB-2 RRCM.A #3,R5 ; SETC Ejemplo la palabra en R6 es desplazado a la derecha por dos posiciones. El MSB está cargado con LSB. El MSB-1 se carga con el contenido de la bandera. R6 = R6 • 2. 6:16 = 0 ; RRCM.W #2,R6 19 16 15 0 C 0 19 0 MSB LSB MSB LSB C Figura 4-49. Girar a la derecha por llevar RRCM[ .W] y RRCM.A 244 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.28 Descripción Conjunto de instrucciones RRCX RRCX.A girar a la derecha por llevar el 20-bit operando RRCX. [W] hacer girar a la derecha a través del 16-bit operando RRCX.B Girar a la derecha por llevar el 8-bit operando Sintaxis RRCX.A Rdst RRCX.W Rdst RRCX Rdst RRCX.B Rdst RRCX.DE horario dst o RRCX RRCX.W dst RRCX.B dst Operación C :MSB :MSB-1... LSB+1 :LSB :C Descripción modo de registro en el destino: el destino operando es desplazado a la derecha por una posición de bit como se muestra en la Figura 4-50. La palabra instrucción RRCX.W borra los bits 19:16, el byte instrucción RRCX.B borra los bits 19:8. El bit C se cambia a la MSB, LSB es trasladado al llevar poco. Todos los demás modos en el destino: el destino operando es desplazado a la derecha por una posición de bit como se muestra en la Figura 4-51. El bit C se cambia a la MSB, LSB es trasladado al llevar poco. Todos modos de direccionamiento, con la excepción del modo inmediato, son posibles en el total de la memoria. N Bits de Estado: Establecer si el resultado es negativo .A: horario19 = 1, cero si horario19 = 0 .W: horario15 = 1, cero si horario15 = 0 .B: horario7 = 1, cero si horario7 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo El 20-bit operando en la dirección EDE se mueve a la derecha en una posición. El MSB está cargado con 1. EDE EDE • = 1 + 80000h ; preparación de MSB RRCX.UNA EDE ; SETC

SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 245 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones Ejemplo la palabra en R6 se mueve a la derecha en 12 posiciones. R6 = R6 • 12. 6:16 = 0 ; RPT #12 RRCX.W R6 19 8 7 0 C 0 - - - - - - - - - - - - - - - - - - - - 0 MSB LSB 19 16 15 0 C 0 0 0 0 0 0 0 19 MSB LSB MSB LSB C Figura 4-50. Girar a la derecha por llevar RRCX( .B, .A) - Registro Modo 7 0 C 15 MSB LSB MSB LSB 0 C 31 20 0 0 19 0 C MSB LSB Figura 4-51. Girar a la derecha por llevar RRCX( .B, .A) - Modo NonRegister CPUX 246 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.29 Descripción Conjunto de instrucciones RRUM RRUM.A girar a la derecha en la 20 bits contenido registro de la CPU RRUM. [W] Girar a la derecha por llevar el 16-bit CPU registro contenido Sintaxis RRUM.A #n,Rdst 1≤N≤4 RRUM.W #n,Rdst o RRUM #n,Rdst 1≤N≤4 Operación 0 :MSB :MSB-1... LSB+1 :LSB :C Descripción El operando de destino está desplazado a la derecha por una, dos, tres o cuatro posiciones de bits, como se muestra en la Figura 4-52. Cero se cambia a la MSB, LSB es trasladado al llevar poco. RRUM funciona como un signo de división 2, 4, 8 o 16. La palabra instrucción RRUM.W borra los bits 19:16. Nota: Estas instrucciones no utilice la extensión word. N Bits de Estado: Establecer si el resultado es negativo .A: Rdst.19 = 1, cero si Rdst.19 = 0 .W: Rdst.15 = 1, cero si Rdst.15 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB (n = 1), LSB+1 (n = 2), LSB+2 (n = 3), o LSB+3 (n = 4) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo El signo de palabra en R5 se divide por 16.

R5 = R5 • 4. R Marcadorperno de 5/16 ; RRUM.A #4,R5 Ejemplo la palabra en R6 se mueve a la derecha en un bit. El MSB R 6,15 está cargado con 0. R6 = R6/2. 6:15 = 0 ; RRUM.W #1,R6 19 16 15 0 C 0000 MSB LSB 0 19 0 C 0 MSB LSB Figura 4-52. Girar a la derecha sin signo RRUM[ .W] y RRUM.UN SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 247 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.30 RRUX RRUX.UN Desplazamiento a la derecha sin firmar el 20bits RRUX contenido registro de la CPU. [W] sin firmar el desplazamiento a la derecha 16 bits contenido registro de CPU RRUX.B Desplazamiento a la derecha sin firmar el 8-bit Sintaxis contenido registro de la CPU RRUX.A Rdst RRUX.W Rdst RRUX Rdst RRUX.B Rdst Operación C=0 :MSB :MSB-1... LSB+1 :LSB :C Descripción RRUX es válida sólo en el modo de registro: el operando de destino está desplazado a la derecha por una posición de bit como se muestra en la Figura 4-53. La palabra instrucción RRUX.W borra los bits 19:16. El byte instrucción RRUX.B borra los bits 19:8. Cero se cambia a la MSB, LSB es trasladado al llevar poco. N Bits de Estado: Establecer si el resultado es negativo .A: horario19 = 1, cero si horario19 = 0 .W: horario15 = 1, cero si horario15 = 0 .B: horario7 = 1, cero si horario7 = 0 Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo La palabra en R6 se mueve a la derecha en 12 posiciones. R6 = R6 • 12. 6:16 = 0 ; RPT #12 RRUX.W R6 19 8 7 0 C 0 - - - - - - - - - - - - - - - - - - - - 0 MSB LSB 0 0 19 16 15 C 0 0 0 0 0 0 0 LSB MSB 19 0 C 0 MSB LSB Figura 4-53. Girar a la derecha sin signo RRUX( .B, .A) - Modo de registro 248 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.31 Descripción Conjunto de instrucciones SBCX SBCX.B restar préstamos ( .NO. llevar) de destino byte Sintaxis SBCX.DE horario ‫ ٭‬SBCX. [W] restar préstamos ( .NO. llevar) de destino palabra ‫٭‬ SBCX.A restar préstamos ( .NO. llevar) de dirección de destino-word ‫٭‬ SBCX dst o SBCX.W dst SBCX.B horario horario Operación + 0FFFFFh + C :dst dst + 0FFFFh + C :dst dst + 0FFh + C :horario SBCX Emulación.A #0,dst SBCX #0,dst SBCX.B #0,dst Descripción El llevar poco (C) se añade a la operando de destino menos uno. El contenido anterior del destino se pierden. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: establece si el resultado es cero, cero en caso contrario C: si hay una de la MSB del resultado, el restablecimiento de lo contrario establecido en 1 si no pedir prestado, reset si préstamo V: si se produce un desbordamiento aritmético, el restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y GIE no se verán afectados. Ejemplo, el 8-bit counter señalado por R13 se resta de 16 bits contador de R12. Reste de MSD y restar LMDS SBCX.B 1 (R12); SUBX.B @R13,0 (R12) NOTA: pedir dinero prestado aplicación El préstamo es tratada como un .NO. llevar: pedir dinero prestado llevar poco Sí 0 No 1 SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 249 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.32 SUBX SUBX.A restar dirección de origen de una palabra de dirección de destino de palabra SUBX. [W] palabra de restar fuente destino palabra SUBX.B restar fuente de byte byte Sintaxis destino SUBX.src, dst SUBX src, dst o SUBX.W src, dst SUBX.B src, dst ( .no. src) + 1 + dst :dst o dst: src :dst Descripción El operando fuente se resta del operando de destino. Esto se hace añadiendo el 1s de la fuente + 1 hasta el destino. La fuente operando no es afectada. El resultado se escribe en el operando de destino. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (src > dst), reinicie si es positivo (src≤dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB, restablecer lo contrario V: si la sustracción de una fuente negativa operando de un operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva de un negativo operando operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo 20 bits constante 87654h se resta de EDE (STPS) y EDE+2 (MSB usa). Reste de EDE 87654h+2 |EDE ; SUBX.A # 87654h,EDE

Ejemplo una tabla word señalado por R5 (20 bits) se resta de R7. Saltar a etiqueta TONI si R7 contiene cero después de la instrucción. R5 es autoincrementa en dos. 7:16 = 0. R7 @R5 (antes que la resta) ; R7 = @R5 (antes que la resta) ... ; Restar número de tabla de R7. R5 + 2 JZ TONI ; SUBX.W @R5+R7 Ejemplo Byte CNT se sustrae del byte R12 apunta en la dirección completa. Dirección de la CNT es de PC ± 512 K. restar CNT desde @R12 ; SUBX.B CNT,0 (R12) Nota: Utilice SUBA para los dos casos siguientes para obtener una mejor densidad y ejecución. SUBX.Rsrc,Rdst SUBX.A #imm20,Rdst 250 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.33 Descripción Conjunto de instrucciones SUBCX SUBCX.A restar dirección fuente de word con llevar de dirección de destino-word SUBCX. [W] restar fuente palabra con palabra de destino SUBCX.B restar fuente de byte con destino byte Sintaxis SUBCX.src, dst SUBCX src, dst o SUBCX.W src, dst SUBCX.B src, dst ( .no. src) + C + dst :dst o dst (src - 1) + C :dst Descripción El operando fuente se resta del operando de destino. Esto se hace añadiendo el 1s complemento de la fuente + llevar a su destino. La fuente operando no es afectada, el resultado se escribe en el operando de destino. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de Estado: Establecer si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la MSB, restablecimiento de lo contrario V: si la sustracción de una fuente negativa operando de un operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva negativa operando desde un operando de destino ofrece un resultado positivo, cero en caso contrario (no hay overflow). Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados. Ejemplo 20 bits constante 87654h se resta de R5 con el de la instrucción anterior. Restar 87654h + C de R5 ; SUBCX.A # 87654h,R5 ejemplo, un número de 48 bits (3 palabras) señaló que por R5 (20 bits) se resta de 48 bits contador en la memoria RAM, apuntado por R7. R5 auto-Se incrementa a punto para el siguiente número de 48 bits. Restar financieros con C. R5 + 2 ; restar Mid con C. R5 + 2 SUBCX.W @R5+,4 (R7) y restar LSBs. R5 + 2 SUBCX.W @R5+,2 (R7) ; SUBX.W @R5+,0 (R7) Ejemplo Byte CNT se sustrae del byte R12 puntos. La realización de la instrucción anterior es utilizado. 20-Bits. CNT de byte restar @R12 ; SUBCX.B &CNT,0 (R12) SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 251 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.34 SWPBX SWPBX.UN Swap bytes de palabra inferior SWPBX. [W] Swap bytes de palabra Sintaxis SWPBX.DE horario dst o SWPBX SWPBX.W dst Operación 15:8 EDE ; 23456h -> EDE SWPBX.UNA EDE ; MOVX.A # 23456h, EDE Ejemplo Exchange los bytes de R5 05634h -> R5 ; 23456h -> R5 SWPBX.W R5 ; PROFESIONALIZANTE # 23456h,R5 Antes SWPBX.A 19 16 15 8 7 0 X Byte Alto Byte Bajo Tras SWPBX.A 19 16 15 8 7 0 X Byte Bajo Byte Alto Figura 4-54. Swap Bytes SWPBX.A modo de registro antes SWPBX.A 31 20 19 16 15 8 7 0 X X Byte Alto Byte Bajo Tras SWPBX.A 31 20 19 16 15 8 7 0 0 X Byte Bajo Byte Alto Figura 4-55. Swap Bytes SWPBX.A en Memoria 252 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones SWPBX antes 19 16 15 8 7 0 X Byte Alto Byte Bajo SWPBX después 19 16 15 8 7 0 0 Byte Bajo Byte Alto Figura 4-56. Swap Bytes SWPBX[ .W] Modo de registro antes SWPBX 15 8 7 0 Byte Alto Byte Bajo Tras SWPBX 15 8 7 0 Byte Alto Byte Bajo

Figura 4-57. Swap Bytes SWPBX[ .W] En Memoria SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 253 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.35 SXTX SXTX.un signo de byte inferior a dirección de palabra SXTX. [W] Ampliar signo de byte inferior a la palabra Sintaxis SXTX.DE horario dst o SXTX SXTX.W horario horario Funcionamiento 7:15:8, Rdst. 7:19:8 (modo de registro) Descripción modo de registro: El signo del byte bajo del operando (Rdst.7) se extiende a los bits 19:8. Otros modos: SXTX.A: el signo del byte bajo del operando (dst7) se extiende a 19:8. Los bits 31:20 se borran. SXTX[ .W]: el signo del byte bajo del operando (dst7) se extiende a 15:8. N Bits de Estado: Establecer si el resultado es negativo, cero en caso contrario Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario (C = .no.Z) V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo La firma datos de 8 bits en 7:0 es signo ampliado a 20 bits: 19:8. Bits 31:20 situado en EDE+2 se borran. EDE Signo extendido -> EDE+2/EDE ; SXTX. &EDE SXTX.A Rdst 19 16 19 16 15 8 7 6 0 S SXTX.DE horario 31 20 19 16 19 16 15 8 7 6 0 0 0 ... LA Figura 4-58. Firmar Ampliar SXTX.A SXTX[ .W] Rdst 19 16 19 16 15 8 7 6 0 S SXTX[ .dst W] 15 8 7 6 0 S Figura 4-59. Firmar Ampliar SXTX[ .W] 254 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.3.36 Descripción Conjunto de instrucciones TSTX TSTX.B Prueba byte Sintaxis destino TSTX.DE horario ‫ ٭‬TSTX. [W] Prueba palabra ‫ ٭‬TSTX destino.una prueba dirección de destino-word ‫٭‬ TSTX dst o TSTX.W dst TSTX.B horario horario Operación + 0FFFFFh horario + 1 + 1 + 0FFFFh dst + 0FFh CMPX Emulación + 1.A #0,dst

CMPX #0,dst CMPX.B #0,dst Descripción El operando de destino se compara con cero. Los bits de estado se establece de acuerdo con el resultado. El destino no es afectada. N Bits de Estado: Establecer si el destino es negativo, cero si es positivo Z: establece si el destino contiene cero, cero en caso contrario C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados. Ejemplo RAM byte LEO se pone a prueba es PC apuntando a memoria superior. Si es negativo, continúe en LEONEG; si es positiva pero no es cero, continuar en LEOPOS. LEO es cero ; LEO es negativo LEOZERO...... ; LEÓN es positiva pero no cero LEONEG...... ; LEÓN es cero LEOPOS...... ; LEÓN es negativo JZ LEOZERO ; LEO JN LEONEG ; TSTX.B LEO SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 255 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com 4.6.3.37 XORX XORX.UNA exclusiva o dirección de la fuente de word con dirección de destino-word XORX. [W] fuente exclusiva o palabra con palabra destino XORX.B exclusivas o fuente con destino byte byte Sintaxis XORX.src, dst XORX src, dst o XORX.W src, dst XORX.B src, dst Funcionamiento src .xor. horario horario :Descripción El origen y el destino operandos son exclusivamente or. El resultado se coloca en el lugar de destino. La fuente operando no es afectada. El contenido anterior del destino se pierden. Ambos operandos puede estar ubicado en el espacio de direcciones completa. N Bits de estado: si el resultado es negativo (MSB = 1), reset si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: Establecer si el resultado no es cero, cero en caso contrario (llevar = .no. Cero) V: si ambos operandos son negativos (antes de la ejecución), en caso contrario Modo reset Bits OSCOFF, CPUOFF y AIE no se verán afectados. Ejemplo Alternar bits en la dirección de palabra CNTR (20-bits de datos) con la información en la dirección de palabra TONI (20-bit) Cambiar bits de CNTR ; XORX.A TONI, CNTR Ejemplo una tabla word señalado por R5 (20 bits) se usa para activar bits en R6. Toggle bits en R6. 6:16 = 0 ; XORX.W @R5,R6 Ejemplo Poner a cero los bits en el byte bajo de R7 en el sentido de que son diferentes de los bits en el byte EDE (20-bit) Invertir byte bajo de R7. 7:8 = 0. ; Establecer diferentes bits a 1 en R7 INV.B R7 ; XORX.B EDE,R7 256 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Descripción Conjunto de instrucciones 4.6.4 MSP430X dirigir instrucciones MSP430X dirección instrucciones son instrucciones que soporte 20bits operandos pero han restringido modos de direccionamiento. Los modos de direccionamiento se limitan al modo de registro y el modo inmediato, a excepción de la enseñanza profesionalizante. Restringir los modos de direccionamiento elimina la necesidad de la extensión adicional de palabra código operacional, lo que mejora y de la densidad del código tiempo de ejecución. El MSP430X dirigir instrucciones se describen en las siguientes secciones. Véase la Sección 4.6.3 para MSP430X una serie de instrucciones y en la Sección 4.6.2 para MSP430 instrucciones estándar. SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 257 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 4.6.4.1 Descripción www.ti.com ADDA ADDA Añadir 20-bit fuente de 20 bits registro de destino Sintaxis ADDA rechazara,Rdst ADDA #imm20,Rdst Funcionamiento src + Rdst :Rdst Descripción El 20-bit operando fuente se agrega a la 20 bits destino registro de la CPU. El contenido anterior del destino se pierden. La fuente operando no es afectada. N Bits de Estado: Establecer si el resultado es negativo (Rdst.19 = 1), reset si el resultado es positivo (Rdst.19 = 0) Z: Establecer si el resultado es cero, cero en caso contrario C: si hay una de la 20 bits resultado, cero en caso contrario V: si el resultado de dos operandos positivos es negativa, o si el resultado de dos números negativos es positivo, cero en caso contrario Modo OSCOFF Bits, CPUOFF y GIE no se verán afectados. Ejemplo R5 está aumentado en 0A4320h. El salto a TONI se lleva a cabo si se produce un arrastre. No se ha producido; Saltar a... ; Agregar UN4320h en 20-bits R5 JC TONI ; ADDA # 0A4320h,R5 258 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.2 Descripción Conjunto de instrucciones de BRA BRA BRA Sintaxis destino dst ‫٭‬ Operación dst :emulación de PC PROFESIONALIZANTE dst,PC Descripción Un incondicional se toma a 20 bits dirección en cualquier lugar del espacio de direcciones completa. Todos los siete modos de direccionamiento origen puede ser utilizado. La instrucción es una dirección de instrucción. Si la dirección de destino se encuentra en una

ubicación de memoria X, es ascendente figura en dos palabras: X (STPS) y (X + 2) (MSB usa). N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplos ejemplos de todos modos de direccionamiento. Modo inmediato: a etiqueta EDE situadas en cualquier lugar de los 20 bits de espacio de direcciones o directamente a la dirección. #Imm20 PROFESIONALIZANTE,PC BRA # 01AA04h ; BRA #EDE modo simbólico: rama de la 20 bits de direcciones dirección EXEC (STPS) y EXEC+2 (MSB usa). EXEC está situado en la dirección (PC + X), donde X es de +32 K. indirecta. Z16PROFESIONALIZANTE (PC) ,PC ; BRA EXEC Nota: Si el 16-bit index no es suficiente, un 20-bit índice puede utilizarse con la siguiente instrucción. Rango de bytes 1M con 20-bit ; índice MOVX.UN EXEC,PC modo absoluto: rama de la 20 bits de direcciones direcciones absolutas EXEC (STPS) y EXEC+2 (MSB usa). Direccionamiento indirecto. &Abs20 PROFESIONALIZANTE,PC ; BRA &EXEC modo de registro: rama de la 20 bits dirección contenida en el registro R5. Indirectos R5. PROFESIONALIZANTE R5,PC ; BRA R5 modo indirecto: rama de la 20 bits dirección contenida en la palabra de registro R5 (STPS). La serie MSBS lanzada desde submarinos tienen la dirección (R5 + 2). , Indirectos R5. PROFESIONALIZANTE @R5,PC ; BRA @R5 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 259 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com modo indirecto, incremento: rama de la 20 bits dirección contenida en las palabras de registro R5 e incrementar la dirección en R5 después de 4. La próxima vez que el S/W flujo utiliza R5 como un puntero, que se puede alterar la ejecución del programa debido a que el acceso a la siguiente dirección en el cuadro señalado por R5. , Indirectos R5. PROFESIONALIZANTE @R5+ ,ORDENADOR. R5 + 4 ; BRA @R5+ modo indexado: rama de la 20 bits dirección contenida en la dirección apuntada por registro (R5 + X) (por ejemplo, una tabla con direcciones a partir de X). (R5 + X) puntos a la STPS, (R5 + X + 2) puntos a la serie MSBS lanzada desde submarinos de la dirección. X es en R5 + 32 K. , indirectos (R5 + X). PROFESIONALIZANTE z16 (R5) ,PC ; BRA X(R5) Nota: Si el 16-bit index no es suficiente, un 20-bit índice X se puede utilizar con las siguientes instrucciones: 1M rango de bytes con 20-bit ; índice MOVX.A X(R5) ,PC 260 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.3 Descripción Conjunto de instrucciones CALLA CALLA Llamar a una subrutina Sintaxis CALLA horario horario Funcionamiento :tmp 20-bit dst es evaluado y almacenados SP 2 :SP 19:16 : @SP actualizado PC con dirección de retorno a TOS (financieros) SP - 2 :SP 15:0 SP actualizado: @PC a TOS (STPS) tmp :PC guarda 20-bit PC Descripción dst a una subrutina llamada 20 bits dirección en cualquier lugar del espacio de direcciones completa. Todos los siete modos de direccionamiento origen puede ser utilizado. La instrucción de llamada es una dirección de una palabra. Si la dirección de destino se encuentra en una ubicación de memoria X, que está contenida en dos palabras ascendente, X (STPS) y (X + 2) (MSB usa). Dos palabras sobre la pila son necesarios para la dirección de retorno. El regreso se hace con la instrucción RETA. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplos ejemplos de todos modos de direccionamiento. Modo inmediato: Llamar a una subrutina en etiqueta EXEC o llame directamente una dirección. Dirección de inicio 01AA04h ; dirección de inicio EXEC CALLA # 01AA04h ; CALLA #EXEC modo simbólico: Llamar a una subrutina en la 20 bits de direcciones dirección EXEC (STPS) y EXEC+2 (MSB usa). EXEC está situado en la dirección (PC + X), donde X es de +32 K. indirecta. Dirección de inicio en @EXEC. z16 (PC) ; CALLA EXEC modo absoluto: Llamar a una subrutina en la 20 bits de direcciones direcciones absolutas EXEC (STPS) y EXEC+2 (MSB usa). Direccionamiento indirecto. Dirección de inicio en @EXEC ; CALLA &EXEC modo de registro: Llamar a una subrutina en la 20 bits dirección contenida en el registro R5. Indirectos R5. Dirección de inicio en @R5 R5 ; CALLA modo indirecto: Llamar a una subrutina en la 20 bits dirección contenida en la palabra de registro R5 (STPS). La serie MSBS lanzada desde submarinos tienen la dirección (R5 + 2). , Indirectos R5. Dirección de inicio en @R5 ; CALLA @R5 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 261 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com indirectos, incrementa modo: Llamar a una subrutina en la 20 bits dirección contenida en las palabras de registro R5 y se incrementa el 20bits en dirección R5 después de 4. La próxima vez que el S/W flujo utiliza R5 como un puntero, que se puede alterar la ejecución del programa debido a que el acceso a la siguiente palabra en el cuadro dirección de R5. , Indirectos R5.

Dirección de inicio en @R5. R5 + 4 ; CALLA @R5+ modo indexado: Llamar a una subrutina en la 20 bits dirección contenida en la dirección a la que apunta (R5 + X); por ejemplo, una tabla con direcciones a partir de X (R5 + X) puntos a la STPS, (R5 + X + 2) a la MSB usa de la palabra. X es en R5 + 32 K., indirectos (R5 + X). Dirección de inicio en @ (R5+X). z16 (R5) ; CALLA X(R5) 262 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.4 Descripción Conjunto de instrucciones CLRA CLRA Borrar 20-bits registro de destino Sintaxis CLRA Rdst ‫٭‬ Operación 0 :Rdst PROFESIONALIZANTE Emulación #0,Rdst Descripción El registro de destino es borrado. Bits de Estado bits de estado no se ven afectados. Ejemplo, los 20 bits valor en R10 se ha borrado. 0 -> R10 y R10 CLRA SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 263 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 4.6.4.5 Descripción www.ti.com ACPM ACPM Comparar los 20 bits con 20 bits registro de destino Sintaxis ACPM rechazara,Rdst ACPM #imm20,Rdst ( .no. src) + 1 + Rdst o Rdst - src Descripción El 20-bit operando fuente se resta de la 20 bits destino registro de la CPU. Esto se hace añadiendo el 1s de la fuente + 1 para el registro de destino. El resultado sólo afecta a los bits de estado. N Bits de estado: si el resultado es negativo (src > dst), reinicie si es positivo (src≤dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB, restablecer lo contrario V: si la sustracción de una fuente negativa operando de un operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva de un negativo operando operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo UN 20-bit operando inmediato y R6 son comparados. Si son iguales, el programa sigue siendo igual de etiqueta. No igual ; R5 = 12345h... ; Comparar R6 con 12345h JEQ IGUAL ; ACPM # 12345h,R6 Ejemplo El 20-bit los valores de R5 y R6 son comparados. Si R5 es mayor que (firmado) o igual a R6, el programa sigue en etiqueta GRE. R5 < R6 ; R5 = R6 >... ; Comparar R6 con R5 (R5 - R6) JGE GRE ; ACPM R6,R5

264 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.6 Descripción Conjunto de instrucciones DECDA DECDA Doble disminuir 20-bit Sintaxis DECDA registro de destino Rdst ‫٭‬ Operación Rdst - 2 :Rdst SUBA Emulación #2,Rdst Descripción El registro de destino se decrementa en dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: si Rdst figura 2, reinicio de lo contrario C: Reset si Rdst figura 0 o 1, de lo contrario V: si se produce un desbordamiento aritmético, ya que de lo contrario modo de reset Bits OSCOFF, CPUOFF, y los GIE no son afectados. Ejemplo, los 20 bits valor en R5 se decrementa en 2. Disminución de dos R5 R5 ; DECDA SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 265 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Conjunto de instrucciones 4.6.4.7 Descripción www.ti.com INCDA INCDA Doble incremento 20-bits registro de destino Sintaxis INCDA Rdst ‫٭‬ Operación Rdst + 2 :Rdst Emulación ADDA #2,Rdst Descripción El registro de destino se incrementa por dos. El contenido original se perdió. N Bits de Estado: Establecer si el resultado es negativo, cero si es positivo Z: si Rdst figura 0FFFFEh, reset de lo contrario si Rdst figura 0FFFEh, poner a cero en caso contrario si Rdst figura 0Feh, restablecimiento de lo contrario C: Establecer si Rdst figura 0FFFFEh o 0FFFFFh, restablecimiento de lo contrario si Rdst figura 0FFFEh o 0FFFFh, restablecimiento de lo contrario si Rdst figura 0Feh o 0FFh, restablecimiento de lo contrario V: si Rdst figura 07FFFEh o 07FFFFh, restablecer lo contrario si Rdst FFEh figura 07o 07FFFh, reset en caso contrario si Rdst figura 07o Eh 07Fh, cero en caso contrario Modo OSCOFF Bits, CPUOFF GIE, y no se ven afectados. Ejemplo, los 20 bits valor en R5 se incrementa por dos. Incremento R5 por dos ; INCDA R5 266 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.8 Descripción Conjunto de instrucciones PROFESIONALIZANTE

PROFESIONALIZANTE Mueva el 20bits fuente a la 20-bits destino PROFESIONALIZANTE Sintaxis rechazara,Rdst PROFESIONALIZANTE #imm20,Rdst PROFESIONALIZANTE z16 (Rsrc) ,Rdst PROFESIONALIZANTE EDE,Rdst PROFESIONALIZANTE &abs20,Rdst PROFESIONALIZANTE @rechazara,Rdst PROFESIONALIZANTE @rechazara+ ,Rdst PROFESIONALIZANTE rechazara,z16 (Rdst) rechazara profesionalizante, abs20 Funcionamiento src :Rdst rechazara :dst Descripción El 20-bit operando fuente es trasladado a la 20-bits destino. La fuente operando no es afectada. El contenido anterior del destino se ha perdido. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplos Copia 20-bits valor en R9 a R8 R9 -> R8 ; PROFESIONALIZANTE R9,R8 Escribir 20 bits valor inmediato 12345h a R12 12345h -> R12 ; PROFESIONALIZANTE # 12345h,R12 Copia 20bits de valor (R9 + 100h) a R8. Fuente operando en las direcciones (R9 + 100h) STPS y (R9 + 102h) esas empresas. Índice: + 32 K. 2 palabras transferidas y profesionalizante 100h(R9) ,R8 Mover 20 bits valor de 20 bits direcciones absolutas EDE (STPS) y EDE+2 (financieros) a R12 EDE -> R12. 2 Palabras transferidas y profesionalizante &EDE,R12 mueven 20-bit valor de 20 bits direcciones EDE (STPS) y EDE+2 (financieros) a R12. Índice PC ± 32 K. EDE -> R12. 2 Palabras transferidas y profesionalizante EDE,R12 Copia 20 bits puntos valor R9 (20 bits) a R8. Fuente operando en las direcciones @R9 STPS y @ (R9 + 2) esas empresas. @R9 -> R8. 2 Palabras transferidas y profesionalizante @R9,R8 SLAU144J-diciembre de 2004 y revisada 2013 Julio CPUX 267 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones www.ti.com Copia 20 bits puntos valor R9 (20 bits) a R8. R9 se incrementa en cuatro después. Fuente operando en las direcciones @R9 STPS y @ (R9 + 2) esas empresas. @R9 -> R8. R9 + 4. 2 Palabras. ; PROFESIONALIZANTE @R9+R8 Copia 20-bits valor de R8 a destino dirigida por (R9 + 100h). Operando de destino en las direcciones @ (R9 + 100h) STPS y @ (R9 + 102h) esas empresas. Índice: +- 32 K. 2 palabras transferidas y profesionalizante R8,100h(R9) mueven 20-bit valor en R13 en 20-bits direcciones absolutas EDE (STPS) y EDE+2 (financieros) R13 -> EDE. 2 Palabras transferidas y profesionalizante R13, &EDE mueven 20-bit valor en R13 en 20-bits direcciones EDE (STPS) y EDE+2 (MSB usa). Índice PC ± 32 K. R13 -> EDE. 2 Palabras transferidas y profesionalizante R13,EDE 268 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.9 Descripción Conjunto de instrucciones RETA RETA Regreso de subrutina Sintaxis RETA ‫٭‬ Operación @SP :15:0 STPS (15:0 ) guardado de PC de 15:0 SP + 2 :SP @SP : 19:16 serie MSBS lanzada desde submarinos (19:16 ) guardado de PC a 19:16 SP + 2 :SP Emulación PROFESIONALIZANTE @SP+ ,PC Descripción El 20bits volver información de dirección, empuja en la pila por un CALLA instrucciones, se restaura en el ordenador. El programa continúa en la dirección tras la llamada de subrutina. El SR bits 11:0 no se ven afectados. Esto permite la transferencia de información con estos bits. N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados. Ejemplo Llamar a una subrutina créditos presupuestarioc aprobados desde cualquier parte de los 20 bits espacio de dirección volver a la dirección después de la CALLA de RETA ; subrutina llamada a partir de créditos presupuestarioc aprobados... ; CALLA #créditos presupuestarioc aprobados código Subrutina ; Guardar R14 y R13 (20 bits) ... ; CRÉDITOS presupuestarioc aprobados PUSHM.A #2,R14 Volver (dirección de espacio) ; Restaurar R13 y R14 (20 bits) RETA ; POPM.A #2,R14 SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 269 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Descripción Conjunto de instrucciones lo honró www.ti.com 4.6.4.10 Prueba LO honró 20-bit registro de destino lo honró Sintaxis Rdst ‫٭‬ Operación dst + 0FFFFFh horario + 1 + 1 + 0FFFFh dst + 0FFh + 1 Emulación ACPM #0,Rdst Descripción El registro de destino es comparado con cero. Los bits de estado se establece de acuerdo con el resultado. El registro de destino no se ve afectado. N Bits de estado: si registro de destino es negativo, cero si es positivo Z: si registro de destino contiene cero, cero en caso contrario C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo, el 20-bit valor en R7 se pone a prueba. Si el resultado es negativo, continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS. R7 es cero ; R7 es CERO negativo R7... ; R7 es positivo pero no cero R7NEG... ; R7 es cero R7POS... ; R7 es negativo JZ R7CERO ; el Test R7 JN R7NEG ; TSTA R7 270 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 4.6.4.11 Descripción Conjunto de instrucciones SUBA SUBA restar 20-bit fuente de 20-bits registro de destino Sintaxis rechazara SUBA,Rdst SUBA #imm20,Rdst ( .no.src) + 1 + Rdst :Rdst o Rdst - src :Rdst Descripción El 20bits operando fuente se sustrae de la 20 bits registro de destino. Esto se hace añadiendo el 1s de la fuente + 1 hasta el destino. El resultado se escribe en el registro de destino, la fuente no se ve afectado. N Bits de estado: si el resultado es negativo (src > dst), reinicie si es positivo (src≤dst) Z: Establecer si el resultado es cero (src = dst), reset de lo contrario (src≠DST) C: si hay una de la MSB (Rdst.19), restablecer en caso contrario V: si la sustracción de una fuente negativa de un operando operando de destino ofrece un resultado negativo, o si la sustracción de una fuente positiva de un negativo operando operando de destino ofrece un resultado positivo, cero en caso contrario (no hay desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no se verán afectados. Ejemplo, los 20 bits valor en R5 se resta de R6. Si el transporte se produce, el programa continúa en etiqueta TONI. No llevar ; llevar producido... ; R6 - R5 -> R6 JC TONI ; SUBA R5,R6 SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 271 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 5 SLAU144J-diciembre 2004-Revisado de Reloj 2013 Julio Módulo básico+ el módulo de reloj+ proporciona los relojes para MSP430x2xx dispositivos. Este capítulo describe el funcionamiento del módulo de reloj básico+ del MSP430x2xx familia de dispositivos. Tema ... ... ... . Página básica 5.1 Módulo de reloj+ Introducción ... ... ... ... ... ... ... .. 5,2 273 Módulo Básico+ Reloj Funcionamiento ... ... ... ... ... ... ... ... 5,3 275 Módulo de reloj básico+ registros ... ... ... ... ... ... ... ... 282 272 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com+ Módulo de reloj despertador básico Introducción 5.1 Introducción El módulo básico+ módulo de reloj+ admite bajo coste del sistema y ultra bajo consumo de energía. Con tres señales de reloj interno, el usuario puede seleccionar el mejor equilibrio entre rendimiento y bajo consumo de energía. El módulo de reloj básico+ puede configurarse para funcionar sin

los componentes externos, con una resistencia externa, con uno o dos cristales, o con resonadores, en pleno control del software. El módulo de reloj básico+ incluye dos, tres o cuatro fuentes de reloj: • LFXT1CLK: de baja frecuencia y alta frecuencia oscilador que se puede utilizar en frecuencias bajas cristales de reloj o reloj externo fuentes de 32768 Hz o con cristales, resonadores, o reloj externo fuentes en el 400-kHz a 16MHz. • XT2CLK: opcional de alta frecuencia oscilador que se puede utilizar con cristales estándar, resonadores, o reloj externo fuentes en el 400-kHz a 16MHz. • DCOCLK: Interna oscilador controlado digitalmente (DCO). • VLOCLK: interna muy baja potencia, oscilador de baja frecuencia de 12kHz frecuencia típica. Tres señales de reloj están disponibles en el módulo de reloj básico+: • ACLK: reloj auxiliar. ACLK es seleccionable por software como LFXT1CLK o VLOCLK. ACLK se divide por 1, 2, 4 o 8. ACLK es seleccionable por software para los módulos periféricos. • MCLK: reloj maestro. MCLK es seleccionable por software como LFXT1CLK VLOCLK, XT2CLK (si está disponible en chip), o DCOCLK. MCLK se divide por 1, 2, 4, o 8. MCLK es utilizado por el sistema y de la CPU. • SMCLK: el reloj principal. SMCLK es seleccionable por software como LFXT1CLK VLOCLK, XT2CLK (si está disponible on-chip), o DCOCLK. SMCLK se divide por 1, 2, 4 o 8. SMCLK es seleccionable por software para los módulos periféricos. El diagrama de bloques del módulo de reloj básico+ en el MSP430F2xx dispositivos se muestra en la Figura 5-1. El diagrama de bloques del módulo de reloj básico+ en el MSP430AFE2xx dispositivos se muestra en la Figura 5-2. SLAU144J entre diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj básico 273 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

+ Módulo de reloj interno Introducción www.ti.com VLOCLK LP/LF DIVAx Oscilador! 10 Min del divisor. Pulso LFXT1CLK más / 1/2/4/8 filtro auxiliar ACLK OSCOFF Reloj LFXT1Sx XTS XIN 0 V LF XT! LFOff XOUT XT1Off 0 V 1 Oscilador SELMx LFXT DIVMx CPUOFF XCAPx Divisor 00 01 Min. Pulso 0 10 / 1/2/4/8 Filtro 11 1 MCLK XT2OFF XT XT2S2EN Sistema principal conectada al reloj sólo cuando XT2 no presente en "chip XT XT XT2A2 Oscilador MODx VCC DECORACION SCG0 Modulador RSELx DCOx SELS DIVSx SCG1 0 n DC 0 Min. La contraloría Puls 0 filtro divisor 1 Generador DCOCLK n+1 1 0 1 / 1/2/4/8 Rosc 1 SMCLK

Sub Reloj del Sistema Figura 5-1. Módulo de reloj básico+ Diagrama de bloque-MSP430F2xx NOTA: † correlacionar las variaciones Reloj No todas las funciones están disponibles en todos MSP430x2xx dispositivos: MSP430G22x0: LFXT1 no está presente, XT2 no está presente, no es compatible. MSP430F20xx, MSP430G2xx1, MSP430G2xx2, MSP430G2xx3: LFXT1 no soporta modo HF, XT2 no está presente, no es compatible. MSP430x21x1: Interna LP/LF oscilador no está presente, XT2 no está presente, no es compatible. MSP430x21x2: XT2 no está presente. MSP430F22xx, MSP430x23x0: XT2 no está presente. 274 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Módulo Básico+ Reloj interno Operación DIVAx VLOCLK 10 LP/LF otro divisor / 1/2/4/8 ACLK Reloj Auxiliar OSCOFF LFXT1Sx SELMx DIVMx CPUOFF Divisor 00 01 Min. Pulso 0 10 / 1/2/4/8 Filtro MCLK 1 11 OFF XT XT2 XT2Sx2EN Sistema Principal Reloj XT XT XT2A2 Oscilador MODx VCC SCG0 Modulador RSELx DCOx SELS DIVSx SCG1 off n DC 0 Min. Puls LA CONTRALORÍA filtro divisor 0 Generador n+1 1 0 1 DCOCLK / 1/2/4/8 1 SMCLK El reloj del sistema Figura 5-2. Módulo de reloj básico+ Diagrama de bloque-MSP430AFE2xx NOTA: LFXT1 no está presente en MSP430AFE2xx dispositivos. 5.2 Módulo de reloj básico+ después de una operación PUC, MCLK SMCLK y proceden de DCOCLK a ~1,1 MHz (véase el dispositivo de hoja de datos específicos de los parámetros) y ACLK proviene de LFXT1CLK de LF con un modo de capacitancia de carga interno 6 pF. Registro de Estado bits de control SCG0, SCG1, OSCOFF y CPUOFF configurar el MSP430 modos de funcionamiento y activar o desactivar las partes de la base+ módulo de reloj (ver Se reinicia el sistema, interrupciones y modos de funcionamiento capítulo). El DCOCTL, BCSCTL1, BCSCTL2 y BCSCTL3 registros configurar el módulo de reloj básico+. El módulo de reloj básico+ puede ser configurado o reconfigurado por el software en cualquier momento durante la ejecución de un programa, por ejemplo:

Select max LA CONTRALORÍA toca ; Seleccione rango 7 BIS.B #LA CONTRALORÍA2+LA CONTRALORÍA1+DCO0, DCOCTL ; y MODx configuración BIS.B #MAYO ANTES2+MAYO ANTES1+RSEL0, &BCSCTL1 ; Seleccione menor DCOx ; CLR.B DCOCTL SLAU144J-diciembre 2004-Revisado básico 2013 Julio 275 Módulo de reloj+ Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

+ Módulo de reloj 5.2.1 Funcionamiento Básico www.ti.com Módulo de reloj+ Características de las aplicaciones de baja potencia exigencias contradictorias existen normalmente en aplicaciones que funcionan con baterías: • baja frecuencia de reloj para la conservación de la energía y tiempo • Alta frecuencia de reloj para una rápida reacción a los acontecimientos y rápida capacidad de procesamiento • estabilidad de reloj temperatura de funcionamiento y la tensión de alimentación del módulo de reloj básico+ las direcciones contradictorias la anterior Los requisitos por lo que permite al usuario seleccionar una de las tres señales de reloj: ACLK, MCLK y SMCLK. Para una óptima de baja potencia, rendimiento, ACLK puede ser la fuente de un modo de bajo consumo de energía 32768Hz cristal de reloj (si está disponible), proporcionando una base estable para el sistema y de bajo consumo de energía, o de la interna de baja frecuencia oscilador cuando crystal: precisa de la hora no se necesita mantenimiento. La MCLK puede configurarse para funcionar a partir de la sobre-chip LA CONTRALORÍA que se puede activar cuando pidió por interrupción de eventos. La SMCLK puede configurarse para funcionar a partir de un cristal o la contraloría, según requisitos de los periféricos. UNA flexible distribución de reloj y sistema divisor es proporcionado para ajustar de manera más precisa el reloj requisitos individuales. 5.2.2 Para internos de oscilador subaltoparlante (VLO), el interior de muy baja potencia de baja frecuencia oscilador (VLO) proporciona una frecuencia normal de 12 kHz (ver datos específicos de cada dispositivo hoja de parámetros) sin necesidad de un cristal. Se selecciona la fuente VLOCLK de LFXT1Sx = 10 cuando XTS = 0. La OSCOFF desactiva el bit de VLO LPM4. La LFXT1 osciladores de cristal se desactivan cuando la VLO se selecciona reducir consumo de corriente. La VLO no consume energía cuando no se está utilizando. Los dispositivos sin LFXT1 (por ejemplo, el MSP430G22x0) debe estar configurado para usar el VLO como ACLK. 5.2.3 LFXT1 Oscilador El LFXT1 oscilador no se implementa en el MSP430G22x0 familia de dispositivos. El oscilador LFXT1 es compatible con ultra-bajo consumo de corriente mediante un 32768Hz ver cristales de LF (XTS = 0). Un cristal de reloj se conecta a XIN XOUT y sin otros componentes externos. El software de configuración seleccionable XCAPx bits internamente siempre la capacidad de carga para el LFXT crystal de LF1 modo. La capacitancia se puede seleccionar de 1 pF 6 pF, 10 pF, o 12,5 pF típico. Condensadores externos adicionales se pueden añadir en caso necesario.

El oscilador LFXT1 también es compatible con cristales de alta velocidad o resonadores en HF (XTS = 1, XCAPx = 00). La alta velocidad cristal o resonador se conecta a XIN XOUT y condensadores externos y requiere de ambas terminales. Estos condensadores deben ser de tamaño según el cristal o resonador las especificaciones. Cuando LFXT1 está en modo HF, el LFXT1Sx bits seleccione el rango de operación. LFXT1 se puede utilizar con una señal de reloj externa en el XIN pin en LF o HF modo cuando LFXT1Sx = 11, OSCOFF = 0, y = 00 XCAPx. Cuando se utiliza con una señal externa, la frecuencia externa debe cumplir con la hoja de datos los parámetros para el modo seleccionado. Cuando la frecuencia de entrada está por debajo del límite inferior especificado, el LFXT1DE bits que se puede configurar la CPU se cronometrara LFXT1CLK. Software puede desactivar LFXT1 de OSCOFF, si LFXT1CLK no fuente MCLK SMCLK o, como se muestra en la Figura 5-3. 276 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Módulo de reloj básico+ Operación XTS ACLK_request OSCOFF MCLK_request CPUOFF LFOff SELM0 LFXT1Off XSELM1 XT2 XT1Off SMCLK_request XT2 es una señal interna SCG1 XT2 = 0: Dispositivos sin oscilador XT2 XT2 CURTI = 1: Dispositivos con XT2 oscilador Figura 5-3. Las señales de desactivación para el oscilador LFXT1 NOTA: Características LFXT1 Oscilador de baja frecuencia cristales frecuentemente requieren cientos de milisegundos para la puesta en marcha, en función de la orientación del cristal. Potencia ultra-osciladores como el LFXT modo de LF1 debe ser guardada acoplamiento de ruido procedente de otras fuentes. El cristal debe ser colocado lo más cerca posible de la MSP430 con carcasa cristal cristal conectado a tierra y el suelo protegido por trazas trazas. 5.2.4 Oscilador XT2 Algunos dispositivos tienen un segundo oscilador, XT2. Fuentes XT2 XT2CLK y sus características son idénticas a LFXT1 en modo HF. El XT2Sx bits seleccione el rango de operación de XT2. El XT2OFF desactiva el bit2 oscilador XT XT2CLK si no es utilizado para MCLK SMCLK o como se muestra en la Figura 5-4. XT2 puede utilizarse con las señales de reloj externo en el XT2EN pin cuando XT2Sx = 11 y XT2= 0. Cuando se utiliza con una señal externa, la frecuencia externa debe cumplir con la hoja de datos parámetros de XT2. Cuando la frecuencia de entrada está por debajo del límite inferior especificado, el XT2DE poco se puede configurar para evitar que la CPU se cronometrara XT2CLK. XT2OFF MCLK_request CPUOFF SELM0 XT2 (Señal Interna) XSELM1 SMCLK_request CURTI SCG1 Figura 5-4. Las señales de desactivación del oscilador XT2 5.2.5 Oscilador digital (DCO)

La contraloría es un integrado oscilador controlado digitalmente. La contraloría frecuencia puede ajustarse por software mediante la DCOx, MODx, RSELx bits. 5.2.5.1 Software Desactivación de la contraloría puede desactivar DCOCLK SCG0 de cuando no se utiliza para MCLK fuente SMCLK o en modo activo, como se muestra en la Figura 5-5. SLAU144J entre diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj básico 277 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Básico+ Módulo de reloj Funcionamiento www.ti.com MCLK_request CPUOFF DCOCLK_on XSELM1 D Q SMCLK_request 1: en SERBIA Y MONTENEGRO1 0: off SELS DCOCLK DCOCLK SYNC XT2CLK DCO_Gen_on SCG0 1: en 0: off Figura 5-5. Control de encendido/apagado de la Contraloría la contraloría 5.2.5.2 Ajuste de frecuencia después de una PUC, RSELx DCOx = 7 y = 3, lo que permite que la Contraloría para que se inicie a una gama media frecuencia. MCLK SMCLK y proceden de DCOCLK. Debido a que la CPU se ejecuta el código de MCLK, procedentes de las rápidas a partir de la Contraloría, la ejecución de código comienza normalmente de la PUC en menos de 2 µs. El típico DCOx RSELx y rangos y medidas se muestran en la Figura 5-6. La frecuencia de DCOCLK se establece por las siguientes funciones: • Los cuatro bits RSELx seleccione uno de los dieciséis rangos de frecuencia nominal de la Contraloría. Estos rangos son definidos para un dispositivo individual en el dispositivo de hoja de datos específicos. • Las tres bits DCOx dividir la contraloría gama seleccionada por el RSELx bits en 8 etapas de frecuencia, separados por aproximadamente el 10 %. • Los cinco MODx bits, cambiar entre la frecuencia seleccionada por el DCOx bits y la siguiente frecuencia mayor de DCOx+1. Cuando DCOx = 07h, el MODx bits no tienen efecto porque la contraloría ya está en la posición más alta en el rango seleccionado RSELx. fDCO MAYO ANTES 20000 kHz = 15 = 7 1000 MAYO ANTES MAYO ANTES=0 kHz 100 kHz la contraloría=0 LA CONTRALORÍA=1 LA CONTRALORÍA=2 LA CONTRALORÍA=3 LA CONTRALORÍA=5 LA CONTRALORÍA=6 LA CONTRALORÍA=4 LA CONTRALORÍA=7 Figura 5-6. DCOx Rango típico y RSELx Pasos Cada MSP430F2xx device (y más MSP430G2xx dispositivos; consulte datos específicos de cada dispositivo hojas) ha calibrado DCOCTL BCSCTL1 y registrar la configuración de frecuencias específicas información almacenada en segmento de memoria para utilizar los valores calibrados, la información se copia en el DCOCTL BCSCTL1 y registros. Los valores

calibrados en la DCOx, MODx, y RSELx bits, y claro todos los demás bits, excepto XT2que permanece. Los bits restantes de BCSCTL1 se puede ajustar o borrar según sea necesario con el BIS.B o BIC.B instrucciones. Establezca la contraloría a 1 MHz: ; y MODx ajustes y seleccione más bajo DCOx ; CLR.B &DCOCTL 278 Módulo de reloj básico+ SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com+ Módulo de reloj básica Operación paso + modulación LA CONTRALORÍA ; conjunto MOV.B &CALDCO_1MHZ, &DCOCTL ; MOV.B &CALBC1_1MHZ, &BCSCTL1 5.2.5.3 mediante una resistencia externa (ROSC) para la contraloría Algunos MSP430F2xx dispositivos ofrecen la opción de fuente de la Contraloría a través de una resistencia externa, DECORACION = 1. En este caso, la contraloría tiene las mismas características que MSP430x1xx ROSC, vinculados a los dispositivos y DVCC, cuando el RSELx está limitada a 0 y 7 con el 3 mayo ANTES ignorados. Esta opción proporciona un método adicional para ajustar la frecuencia de la contraloría haciendo variar el valor de una resistencia. Ver el dispositivo específico de hoja de datos de los parámetros. 5.2.6 LA contraloría el modulador Modulador mezcla dos frecuencias la contraloría, entre el reloj y fDCO energía, fDCO+1 intermedio para producir una frecuencia efectiva reducción de las interferencias electromagnéticas (EMI). El modulador fDCO y mezclas DCOCLK 32 ciclos de reloj y está configurado con el MODx bits. MODx = 0 cuando el fDCO+1 y propagación fDCO y fDCO+1 para modulador está apagado. El modulador es mezclar la fórmula: t = (32 - MODx) × tDCO + MODx × tDCO+1 porque frecuencia efectiva y eficaz frecuencia, el error de fDCO es menor que el rango de frecuencia se integra a cero. Que fDCO+1 es mayor que el no se acumula. El error de la frecuencia es cero DCOCLK cada 32 ciclos. La figura 5-7 muestra el modulador. El modulador de control y la Contraloría están configurados con el software. La DCOCLK puede ser comparada a una frecuencia estable de valor conocido y ajustar con el DCOx, RSELx y MODx bits. Ver http://www.msp430.com para notas de aplicación y el código de ejemplo sobre la configuración de la DCO. MODx 31 24 16 15 5 4 3 2 Frecuencia inferior toque la contraloría CONTRALORÍA fDCO Superior Toque Frecuencia fDCO+1 1

0 Figura 5-7. 5.2.7 Modulador patrones básicos Módulo de reloj+ el funcionamiento básico del módulo de reloj+ incorpora un oscilador de prueba de fallos. Esta función detecta un problema de oscilador LFXT1 y XT2 como se muestra en la Figura 5-8. Las condiciones de falla son: • oscilador de baja frecuencia (LFXT1DE) para LFXT modo de LF1 SLAU144J-diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj básico 279 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Básico+ Módulo de reloj Funcionamiento www.ti.com • de alta frecuencia de oscilador (LFXT1DE) para LFXT1 en modo HF • oscilador de alta frecuencia fallo (XT2DE) de XT2 del oscilador de bits LFXT1DE, y XT2DE se establecen si la correspondiente oscilador está activado y no funciona correctamente. El fallo bits quedan establecidos siempre que hay una avería y se borran automáticamente si la función osciladores normalmente. El oscilador OFIFG de indicador de fallo es establecer y trabado en POR o cuando un oscilador fallo (LFXT1o XT2DE) se ha detectado. Cuando OFIFG, MCLK es procedente de la Contraloría, y si IE, el OFIFG solicita una interrupción NMI. Cuando la interrupción es concedida, el IE se restablece automáticamente. La OFIFG bandera debe ser borrado por el software. El origen de la avería se puede identificar por controlar la culpa individual bits. Si se detecta un fallo en el oscilador origen de la MCLK, MCLK cambia automáticamente a la contraloría para su fuente de reloj. Esto no cambia el SELMx configuración de bits. Esta condición debe ser manejado por software de usuario. XTS LF_OscFault LFXT1DE Bandera OFIFG _OscFault XT1 XT2XT2_OscFault DE La Figura 5-8. 5.2.7.1 Lógica Oscillator-Fault MCLK origen después de un cristal de PUC, el módulo de reloj básico+ utiliza DCOCLK para MCLK. Si es necesario, MCLK puede proceder de LFXT1 o XT2 - si está disponible. La secuencia para cambiar la fuente MCLK reloj de la contraloría al reloj de cristal (LFXT1CLK o XT2CLK) es la siguiente: 1. Encender el oscilador y seleccione el modo adecuado 2. Borrar el OFIFG pabellón 3. Espere por lo menos 50 µs 4. Prueba OFIFG y repita los pasos 2 a 4 hasta que OFIFG permanece desactivada. Activar el osc. ; Seleccione LFXT1 (HF) para MCLK BIC.W #OSCOFF,SR ; Seleccione LFXT1CLK y repetir la prueba si es necesario BIS.B #SELM1+SELM0, &BCSCTL2 ; Re-test OFIFG JNZ L1 ; BIT.B #OFIFG, &IFG1 ; JNZ L2 y L2 DIC.W R15 ; Claro OFIFG MOV.W # 0FFh,R15 ; 1-3MHz L1 Cristal BIC.B #OFIFG, &IFG1 ; HF modo MOV.B #LFXT1S0, &BCSCTL3 ; BIS.B #XTS, &BCSCTL1 5.2.8 Sincronización de señales de reloj

o cuando se cambia de MCLK SMCLK de una fuente de reloj con otro, el interruptor está sincronizado para evitar críticas condiciones de carrera como se muestra en la Figura 5-9: • El actual ciclo de reloj continúa hasta el próximo flanco ascendente. • El reloj permanece alta hasta el próximo flanco ascendente de la nuevo reloj. • La nueva fuente de reloj es seleccionada y continúa con una alta. 280 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Módulo Básico+ Reloj Funcionamiento Seleccione LFXT1CLK DCOCLK LFXT1CLK MCLK esperar DCOCLK LFXT1CLK LFXT1CLK Figura 5-9. Interruptor de MCLK DCOCLK a LFXT1CLK SLAU144J-diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj básico 281 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Módulo Básico+ Reloj www.ti.com registros básicos 5,3 Reloj registra el módulo básico+ módulo de reloj+ registros se enumeran en la Tabla 5-1. Tabla 5-1. Módulo de reloj básico+ Registros Registro Formulario Registro Inicial Dirección de tipo registro de control la Contraloría Estatal DCOCTL Lectura/escritura 056h 060h con PUC (1) sistema de reloj control BCSCTL1 1 lectura/escritura 057h 087h con POR sistema de reloj control BCSCTL2 2 lectura/escritura 058h Restablecer con PUC (2) sistema de reloj control BCSCTL 3 3 lectura/escritura 053h 005h con PUC SFR enable interrupción registro 1 IE1 Lectura/escritura 000h Restablecer con PUC SFR registro bandera de interrupción 1 IFG1 Lectura/escritura 002h Restablecer con (PUC 1) algunos bits del registro también se PUC inicializado (consulte la sección 5.3.2 ). (2) El estado inicial de BCSCTL3 es 000h en el MSP430AFE2xx dispositivos. 282 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com+ Módulo de reloj 5.3.1 Registros DCOCTL, la contraloría Registro de Control 7 6 5 4 3 2 1 0 rw-0 MODx DCOx rw-1 rw-1 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-5 la contraloría DCOx selección de frecuencia. Estos bits seleccionar cual de los ocho frecuencias discretas LA CONTRALORÍA dentro de los límites definidos por el RSELx configuración está seleccionada. MODx Bits 4-0 selección modulador. Estos bits especificar la frecuencia con la que el f, utilizado dentro de un periodo de 32 ciclos DCOCLK. Durante los restantes ciclos de reloj (32 MDD) DCOx = 7. La contraloría+1 es la frecuencia f la contraloría se utiliza la frecuencia. No se puede usar cuando BCSCTL1 5.3.2 Sistema de reloj, Registro de Control 1 7 6 5 4 3 2 1 0 (1) (2) XT2OFF XTS DIVAx RSELx rw- (1) rw- (0) rw- (0) rw- (0) rw-0 rw-1 rw-1 rw-1 XT2OFF Bit 7 XT2 off. Este bit se desactiva el oscilador XT2 XT2 es 0 en 1 XT2 está apagado si no se utilizan para MCLK o SMCLK. XTS LFXT1 Bit 6 modo seleccionar. 0 De baja frecuencia 1 modo de alta frecuencia DIVAx modo Bits 5-4 ACLK Divisor de 00 /1 01 /2 10 /4 11 /8 bits 3-0 RSELx selección de rango. Dieciséis diferentes gamas de frecuencias disponibles. El menor rango de frecuencia seleccionado por ajuste RSELx = 0. MAYO ANTES3 se ignora cuando DECORACION = 1. (1) XTS = 1 no es compatible con MSP430x20xx y MSP430G2xx dispositivos (consulte la Figura 5-1 y en la Figura 5-2 para obtener más información sobre los ajustes de todos los dispositivos). (2) este bit está reservado en el MSP430AFE2xx dispositivos. SLAU144J entre diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj 283 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

+ Módulo de reloj 5.3.3 Registros www.ti.com BCSCTL2, Sistema de Reloj Registro de Control 2 7 6 5 4 3 2 1 0 (1) (2) SELMx DIVMx SELS DIVSx DECORACION rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SELMx Bits 7-6 Seleccione MCLK. Estos bits MCLK seleccione la fuente. 00 01 DCOCLK DCOCLK 10 XT2CLK cuando XT2 oscilador presente en un chip. LFXT1CLK o VLOCLK cuando XT2 oscilador no presente en el chip. 11 LFXT1CLK o VLOCLK DIVMx Bits 5-4 Divisor para MCLK 00 /1 01 /2 10 /4 11 /8 bits CURTI 3 Seleccione SMCLK. Este bit SMCLK selecciona la fuente. 0 DCOCLK 1 XT2CLK cuando XT2 oscilador presente. LFXT1CLK o VLOCLK oscilador XT2 cuando no hay bits 2-1 DIVSx SMCLK Divisor de

00 /1 01 /2 10 /4 11 /8 DECORACION 0 bits resistencia la Contraloría. No disponible en todos los dispositivos. Ver el dispositivo de hoja de datos específica. Resistencia interna 0 1 resistencia externa (1) no se aplica a MSP430x20xx o MSP430x21xx dispositivos. (2) este bit está reservado en el MSP430AFE2xx dispositivos. 284 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Módulo Básico+ Reloj BCSCTL3 Registros 5.3.4 Sistema de reloj, Registro de Control 3 7 6 5 4 3 2 1 0 (1) (2) (3) (2) XT2Sx1Sx LFXT XCAPx LFXT XT2DE1DE rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 r0 r- (1) XT2Sx Bits 7-6 XT2 selección de rango. Estos bits seleccione el rango de frecuencias de XT2. 00 0.4 - a 1-MHz cristal o resonador 01 1- a 3-MHz cristal o resonador 10 3- a 16-MHz cristal o resonador externo Digital 11 0.4 - a 16-MHz fuente de reloj LFXT1Sx Bits 5-4 de baja frecuencia y selección de reloj LFXT1 selección de rango. Estos bits seleccione entre LFXT1 y VLO al XTS = 0 y, a continuación, seleccione el rango de frecuencia para LFXT1 al XTS = 1. Cuando XTS = 0:00 32768Hz cristal de LFXT1 01 10 Reservados VLOCLK (Reservado en MSP430F21x1 dispositivos externos digitales) 11 fuente de reloj al XTS = 1 (no se aplica a MSP430x20xx, MSP430G2xx1/2/ 3) 00 0,4 a 1 MHz cristal o resonador 01 1- a 3-MHz cristal o resonador 10 3- a 16-MHz cristal o resonador externo Digital 11 0,4 y 16 MHz fuente de reloj LFXT1Sx definición de MSP430AFE2xx dispositivos: 00 reservado 01 reservado 10 reservado 11 VLOCLK XCAPx Bits 3-2 Oscilador condensador selección. Estos bits seleccione la capacitancia efectiva visto por el LFXT1 crystal al XTS = 0. Si XTS = 1 o si LFXT1Sx = 11 XCAPx debe ser 00. 00 ~1 ~6 pF 01 pF 10 pF 11 ~10 ~12,5 pF XT2DE Bit 1 XT2 oscilador No fallo 0 fallo 1 Fallo estado actual condición presente LFXT1DE 0 bits LFXT1 oscilador 0 fallo No hay ningún fallo presente 1 fallo presente (1) MSP430G22x0: El LFXT1Sx bits debe programarse para 10b durante la inicialización y código de inicio para seleccionar VLOCLK (para más detalles ver capítulo de E/S digitales). Los demás bits están reservados y no debe ser alterado. (2) este bit está reservado en el MSP430AFE2xx dispositivos. (3) no se aplica a MSP430x2xx, MSP430x21xx o MSP430x22xx dispositivos. SLAU144J entre diciembre de 2004 y revisada 2013 Julio+ Módulo de reloj básico 285 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

+ Módulo de reloj 5.3.5 Registros www.ti.com IE1, Enable Interrupción Registro 1 7 6 5 4 3 2 1 0 (1) IE rw-0 Bits 7-2 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. IE 1 bits fallo Oscilador enable interrupción. Este bit permite al OFIFG interrupción. Porque otros bits en IE1 puede ser utilizado para otros módulos, se recomienda para definir o borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 1 Interrupción Interrupción no habilitado habilitado Bits 0 Este bit puede ser utilizado por otros módulos. Ver datos específicos de cada dispositivo. (1) MSP430G22x0: este bit no se debería establecer. 5.3.6 IFG1, registro bandera de interrupción 1 7 6 5 4 3 2 1 0 (1) OFIFG rw-1 Bits 7-2 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. Bit 1 Oscilador OFIFG fallo bandera de interrupción. Porque los otros bits de IFG1 puede ser utilizado para que el resto de los módulos, se recomienda para establecer o borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 Sin interrupción Interrupción pendiente pendiente 1 Bit 0 Este bit puede ser utilizado por otros módulos. Ver datos específicos de cada dispositivo. (1) MSP430G22x0: El oscilador LFXT1 las patillas no están disponibles en este dispositivo. El oscilador indicador de fallo será siempre por el hardware. Habilitación de la interrupción no se debería establecer. 286 Módulo de reloj básico+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 6 SLAU144J-diciembre 2004-Revisado Controlador DMA 2013 Julio El módulo controlador de DMA transfiere los datos desde una dirección a otra, sin intervención de la CPU. Este capítulo describe el funcionamiento del controlador de DMA del MSP430x2xx familia de dispositivos. Tema ... ... ... . Página DMA 6.1 Introducción ... ... ... ... ... ... 288 6.2 Operación DMA ... ... ... ... ... ... ... 290 Registros DMA 6,3 ... ... ... ... ... ... ... 302 SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 287 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Introducción www.ti.com DMA DMA 6.1 Introducción El acceso directo a memoria (DMA) transfiere datos desde una dirección a otra, sin intervención de la CPU, a lo largo de toda la gama de direcciones. Por ejemplo, el controlador de DMA puede mover los datos desde el ADC12 conversión de memoria RAM. Los dispositivos que contienen un controlador DMA puede tener uno, dos o tres canales DMA. Por lo tanto, dependiendo del número de canales DMA, algunas de las funciones que se describen en este capítulo no son aplicables a todos los dispositivos. Utilizando el controlador de DMA puede aumentar el rendimiento de los módulos periféricos. También puede reducir el consumo de energía al permitir que la CPU para permanecer en un modo de bajo consumo de potencia sin tener que despertar para mover los datos a o desde un dispositivo periférico. El controlador DMA las características incluyen: • hasta tres canales de transferencia independiente • Configurable canal DMA prioridades • sólo requiere dos MCLK ciclos de reloj por transferencia • Byte o word y mezclado byte/word capacidad de transferencia • tamaños de bloque de hasta 65535 bytes o palabras • Configurable transferencia Seleccionable • activar las selecciones borde o nivel de transferencia • Cuatro modos de direccionamiento • Único, bloque o ráfaga de modos de transferencia el controlador DMA diagrama de bloques se muestra en la Figura 6-1. Controlador de DMA 288 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com DMA DMA0TSELx Introducción 4 DMAREQ TACCR2_CCIFG 0000 0001 0010 TBCCR2_CCIFG USCI recepción de datos A0 A0 0011 USCI 0100 transmisión de datos CAD12_0IFG 0101 ADC12_IFGx TACCR0_CCIFG 0110 0111 Activo JTAG TBCCR0_CCIFG 1000 Solicitud de Interrupción NMI USCI A1 Rx de datos ROUNDROBIN 1001 Detener ENNMI USCI A1 datos Tx 1010 1011 lista DMADSTINCRx DMADTx USCI B0 recepción de datos 2 1100 USCI DMADSTBYTE 3 B0 1101 transmisión de datos 0 Canal DMA 1110 DMA2ffd0SA DMAE DMA0 DMA 1111 DT0DA DMA DMA0SZ1TSELx 4 2 DMASRSBYTE DMASRCINCRx DMAEN DMAREQ TACCR2_CCIFG 0000 0001 0010 TBCCR2_CCIFG DMADSTINCRx DMADTx USCI A0 recepción de datos DMADSTBYTE 0011 USCI A0 transmisión de datos CAD 0100 2 312_0IFG 0101 ADC 1 Canales de DMA 0110 DMA12_IFGx1SA0_CCIFG TACCR Dirección DMA 0111 DT1DA0_CCIFG TBCCR Espacio 1000 USCI A1 Rx de datos DMA1SZ 1001 USCI A1 datos Tx 1010 1011 lista 2 DMASRSBYTE DMA Prioridad y podrí an USCI DMASRCINCRx DMAEN recepción de datos B0 B0 1100 USCI 1101 transmisión de datos DMA0IFG 1110 DMADSTINCRx DMADTx DMADSTBYTE DMAE0 1111 2 3

2 Canales de DMA DMA DMA2TSEL 4 DT2SA2DA DMAREQ DMA 0000 DMA2SZ2_CCIFG TACCR TBCCR2_CCIFG 0001 2 0010 USCI DMASRSBYTE recepción de datos A0 0011 USCI DMASRCINCRx DMAEN A0 0100 transmisión de datos CAD DMAONFETCH12_0IFG 0101 ADC12_IFGx 0110 Detener CPU TACCR0_CCIFG TBCCR0_CCIFG 0111 1000 USCI A1 Rx de datos 1001 USCI A1 datos Tx 1010 1011 USCI lista recepción de datos B0 B0 1100 USCI 1101 transmisión de datos DMA1IFG DMAE0 1111 1110 Figura 6-1. Diagrama de bloque controlador DMA SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 289 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

operación DMA www.ti.com 6.2 operación DMA el controlador DMA está configurado con software de usuario. La configuración y el funcionamiento del DMA en las siguientes secciones se describe. 6.2.1 Modos de direccionamiento DMA el controlador DMA tiene cuatro modos de direccionamiento. El modo de direccionamiento para cada canal DMA es configurable de manera independiente. Por ejemplo, el canal 0 puede transferir entre dos direcciones fijas, mientras que canal 1 transferencias entre dos bloques de direcciones. Los modos de direccionamiento se muestran en la Figura 62. Los modos de direccionamiento son: • • • • dirección fija de dirección fija • dirección fija al bloque de direcciones • Bloque de direcciones de dirección fija • Bloque de direcciones de bloque de direcciones Los modos de direccionamiento se configuran con el DMASRCINCRx DMADSTINCRx y bits de control. La DMASRCINCRx bits seleccione si la dirección de origen se incrementa, disminuye o no cambia tras cada transferencia. La DMADSTINCRx bits seleccione esta opción si la dirección de destino se incrementa, disminuye o no cambia tras cada transferencia. Las transferencias pueden ser byte a byte, palabra a palabra, byte-apalabra, o palabras de byte. Al transferir palabra-byte, sólo el byte inferior de la fuente de word las transferencias. Cuando se transfieren de bytes a word, el byte superior del destino de una palabra se borra cuando se produce la transferencia. Espacio de direcciones DMA DMA Controlador Controlador Espacio de direcciones Dirección fija de Dirección fija Dirección fija de Bloque de direcciones DMA Espacio de direcciones Espacio de direcciones DMA Controlador Controlador Bloque de direcciones de dirección fija Bloque de direcciones de bloque de direcciones Figura 6-2. Modos de direccionamiento DMA Controlador DMA 290 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA 6.2.2 Modos de transferencia DMA el controlador DMA tiene seis modos de transferencia seleccionada por el DMADTx bits tal como se indica en la Tabla 6-1. Cada canal es configurable individualmente por su modo de transferencia. Por ejemplo, el canal 0 se puede configurar en un solo modo de transferencia, mientras el canal 1 está configurado para reventar de modo de transferencia, y canal 2 funciona en modo bloque repetido. El modo de transferencia está configurado independientemente del modo de direccionamiento. Cualquier modo de direccionamiento se puede utilizar con cualquier modo de transferencia. Dos tipos de datos que pueden transferirse seleccionable por el DMAxCTL SRCBYTE DSTBYTE y campos. La fuente y/o ubicación de destino puede ser byte o word los datos. También es posible transferir byte a byte, palabra a palabra o cualquier combinación de ellos. Tabla 6-1. Modos de transferencia DMA DMADTx Descripción 000 Modo de Transferencia de cada transferencia requiere un desencadenador. DMAEN se borran automáticamente cuando DMAxSZ transferencia se han hecho. 001 Transferencia en bloque un bloque completo se transfiere con un disparo. DMAEN se borra automáticamente al final de la transferencia en bloque. 010, 011 de transferencia de bloque actividad de la CPU está intercalada con una transferencia en bloque. DMAEN se borra automáticamente al final de la ráfaga de transferencia en bloque. 100 Transferencia única repetida cada transferencia requiere un desencadenador. DMAEN permanece habilitado. Transferencia de bloques 101 repite un bloque completo se transfiere con un disparo. DMAEN permanece habilitado. 110, 111 repite ráfaga transferencia de bloque actividad de la CPU está intercalada con una transferencia en bloque. DMAEN permanece habilitado. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 291 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 6.2.2.1 operación DMA Transferencia única en un solo modo de transferencia, cada byte/word transferencia requiere una ignición separadas. La única transferencia diagrama de estado se muestra en la Figura 6-3. La DMAxSZ registro se utiliza para definir el número de transferencias que se efectúen. La DMADSTINCRx DMASRCINCRx bits y seleccione si la dirección de destino y la dirección de origen se incrementa o decrementa después de cada transferencia. Si DMAxSZ = 0, no se producen transferencias. La DMAxSA, DMAxDA y DMAxSZ registros temporales se copian en registros. Los valores temporales de DMAxSA y DMAxDA se incrementa o decrementa

después de cada transferencia. El registro DMAxSZ se decrementa después de cada transferencia. Cuando el DMAxSZ registro disminuye a cero, se vuelve a cargar en el registro y en la bandera correspondiente DMAIFG. Cuando DMADTx = 0, el DMAEN poco se borra automáticamente cuando DMAxSZ disminuye a cero y debe ajustarse de nuevo para otro que se produzca la transferencia. En repetidas ocasiones un solo modo de transferencia, el controlador de DMA permanece habilitado con DMAEN = 1, y la transferencia se produce en todos los casos se produce una activación. DMAEN = 0 Reset DMAEN DMAEN = 0 = 0 = 1 DMAEN DMAREQ T_Size = 0 ! DMAxSZ DMAxSZ ! T_Size DMAxSA ! [ DMADTx T_SourceAdd DMAxDA = 0 ! T_DestAdd Y DMAxSZ = 0] O DMAABORT DMAEN = 0 = 1 ralentí DMAREQ DMAABORT=0 = 0 > 0 DMAxSZ Esperar para desencadenar Y DMAEN = 1 [ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x MCLK T_Size ! DMAxSZ celebrar CPU, DMAxSA ! Una palabra T_SourceAdd Transferencia/byte DMAxDA ! [ENNMI T_DestAdd = 1 Y NMI O DMADTx evento] = 4 [DMALEVEL DMAxSZ = 1 Y = 0 Y Disparo = 0] = 1 Y DMAEN Decremento T_SourceAdd DMAxSZ Modificar Modificar T_DestAdd Figura 6-3. Transferencias DMA 292 Diagrama de estado Controlador de DMA SLAU144J-diciembre de 2004Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA 6.2.2.2 transferencias de bloques en el bloque modo de transferencia, la transferencia de un bloque de datos completo se produce después de un disparo. Cuando DMADTx = 1, el bit DMAEN es borrada después de la finalización de la transferencia en bloque y debe ajustarse de nuevo ante otro bloque transferencia puede ser activado. Después de una transferencia en bloque se ha disparado, señales de disparo que ocurren durante la transferencia de bloques se ignoran. La transferencia de bloques diagrama de estado se muestra en la Figura 6-4. La DMAxSZ registro se utiliza para definir el tamaño del bloque y la DMADSTINCRx DMASRCINCRx bits y seleccione si la dirección de destino y la dirección de origen se incrementa o decrementa después de cada transferencia del bloque. Si DMAxSZ = 0, no se producen transferencias. La DMAxSA, DMAxDA y DMAxSZ registros temporales se copian en registros. Los valores temporales de DMAxSA y DMAxDA se incrementa o decrementa después de cada transferencia en el bloque. El registro DMAxSZ se decrementa después de cada transferencia del bloque y muestra el número de transferencias en el bloque. Cuando el DMAxSZ registro disminuye a cero, se vuelve a cargar en el registro y en la bandera correspondiente DMAIFG. Durante una transferencia en bloque, la CPU está suspendido hasta que el bloque completo se ha transferido. La transferencia de bloques MCLK 2 x x

DMAxSZ ciclos de reloj. Ejecución de CPU se reanuda con su estado anterior después de que el bloqueo se completa la transferencia. Bloque de modo de transferencia, el juego sigue siendo DMAEN poco después de finalizar la transferencia en bloque. El siguiente disparo después de la finalización de una transferencia de bloque repetido desencadena otra transferencia en bloque. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 293 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

operación DMA www.ti.com DMAEN = 0 Reset DMAREQ DMAEN = 0 = 0 = 0 DMAEN DMAEN T_Size = 1 ! DMAxSZ DMAxSZ ! [DMADTx T_Size DMAxSA = 1 ! T_SourceAdd Y DMAxSZ = 0] DMAxDA ! T_DestAdd O DMAEN DMAABORT = 0 = 1 = 0 DMAREQ Ralentí T_Size ! DMAxSZ DMAxSA DMAABORT=0 ! T_SourceAdd DMAxDA ! T_DestAdd Esperar para desencadenar DMADTx DMAxSZ = 5 Y = 0 Y DMAEN = 1 [ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x CPU MCLK espera, transfiera una palabra/byte [ENNMI = 1 Y NMI DMAxSZ evento] > 0 O [DMALEVEL = 1 Y Disparo = 0] Disminución T_SourceAdd DMAxSZ Modificar Modificar T_DestAdd Figura 6-4. DMA Transferencia de bloques Diagrama de estado Controlador de DMA 294 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA Burst-Block 6.2.2.3 Transferencias en modo de bloqueo de ráfaga, las transferencias son transferencias de bloques continuos de actividad de la CPU. La CPU ejecuta MCLK 2 ciclos después de cada cuatro bytes/word las transferencias del bloque de CPU 20% capacidad de ejecución. Después de la ráfaga de bloque, ejecución de CPU se reanuda al 100% de su capacidad y la DMAEN poco se elimina. DMAEN debe ajustarse de nuevo antes de que otra ráfaga transferencia de bloque puede ser activado. Después de una ráfaga de transferencia de bloque se ha disparado, las señales de disparo que ocurren durante el estallido transferencia de bloque son ignorados. El estallido de transferencia de bloque diagrama de estado se muestra en la Figura 6-5. La DMAxSZ registro se utiliza para definir el tamaño del bloque y la DMADSTINCRx DMASRCINCRx bits y seleccione si la dirección de destino y la dirección de origen se incrementa o decrementa después de cada transferencia del bloque. Si DMAxSZ = 0, no se producen transferencias.

La DMAxSA, DMAxDA y DMAxSZ registros temporales se copian en registros. Los valores temporales de DMAxSA y DMAxDA se incrementa o decrementa después de cada transferencia en el bloque. El registro DMAxSZ se decrementa después de cada transferencia del bloque y muestra el número de transferencias en el bloque. Cuando el DMAxSZ registro disminuye a cero, se vuelve a cargar en el registro y en la bandera correspondiente DMAIFG. Ráfagas repetidas en modo de bloqueo de la DMAEN poco sigue siendo después de haberse completado la ráfaga de transferencia de bloque y no más señales de disparo están obligados a iniciar otra ráfaga transferencia de bloque. Otra ráfaga de transferencia de bloque comienza inmediatamente después de la finalización de una ráfaga de transferencia en bloque. En este caso, las transferencias debe estar parado por borrar la DMAEN poco, o por una NMI ENNMI interrumpir cuando se establece. Ráfagas repetidas en modo de bloqueo de la CPU ejecuta en 20% de su capacidad continuamente hasta que los repetidos ráfaga transferencia de bloque se detiene. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 295 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

operación DMA www.ti.com DMAEN = 0 Reset DMAREQ DMAEN = 0 = 0 = 0 DMAEN T_Size ! DMAxSZ DMAxSZ DMAEN = 1 ! [DMADTx T_Size = {2, 3} DMAxSA ! T_SourceAdd Y DMAxSZ = 0] DMAxDA ! T_DestAdd O DMAEN = 0 = 1 ralentí DMAABORT DMAABORT=0 Esperar a Trigger [ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x MCLK espera CPU, Transferencia una palabra/byte [ENNMI = 1 Y NMI evento] T_Size ! DMAxSZ O DMAxSA ! [DMALEVEL T_SourceAdd DMAxDA = 1 ! T_DestAdd Y Disparo = 0] DMAxSZ > 0 Disminución T_SourceAdd DMAxSZ Modificar Modificar T_DestAdd DMAxSZ DMAxSZ > 0 Y > 0 un múltiplo de 4 palabras/bytes se transfieren [DMADTx = {6, 7} Y DMAxSZ = 0] 2 x MCLK Estado Ráfaga (versión CPU de 2xMCLK) Figura 6-5. DMA Transferencia Burst-Block Diagrama de estado Controlador de DMA 296 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA 6.2.3 Iniciar transferencias DMA

Cada canal DMA es configurar de forma independiente de su fuente de disparo con el DMAxTSELx bits, como se describe en la Tabla 6-2. La DMAxTSELx bits debe modificarse únicamente cuando el DMACTLx DMAEN bit es 0. De lo contrario, impredecible DMA activa puede ocurrir. Cuando se selecciona el gatillo, el gatillo no debe ya se han producido, o la transferencia no tendrá lugar. Por ejemplo, si el bit CCIFG TACCR2 es seleccionado como un disparador, y que ya está fijado, no se hará la transferencia hasta la próxima vez que el TACCR2 CCIFG bit está establecido. 6.2.3.1 Edge-Sensitive DMALEVEL Activa Cuando = 0, el canto de los desencadenadores se usan y el borde de subida de la señal de activación inicia la transferencia. En modo de transferencia, cada transferencia requiere su propio disparo. Cuando se utiliza bloquear o ráfaga de modos de disparo, sólo uno es necesario para iniciar el bloque o ráfaga transferencia de bloque. 6.2.3.2 Level-Sensitive DMALEVEL Activa Cuando = 1, el nivel de disparadores se utilizan. Para que el funcionamiento sea correcto, el nivel de sensibilidad activa sólo se puede utilizar al disparador externo DMAE0 es seleccionado como el gatillo. Las transferencias DMA se activan tanto tiempo como la señal de disparo es muy alta y los bits DMAEN permanece. La señal de disparo debe seguir siendo alta de un bloque o a la ruptura de los bloques que se complete la transferencia. Si la señal de disparo baja durante una ráfaga o bloque de transferencia de bloque, el controlador de DMA se mantiene en su estado actual hasta que el gatillo se remonta hasta el alta o registros DMA son modificadas por software. Si el DMA registros no son modificadas por software, cuando la señal de disparo es alta, la transferencia se reanuda desde donde estaba cuando la señal de disparo fue baja. Cuando DMALEVEL = 1, modos de transferencia seleccionado cuando DMADTx = {0, 1, 2, 3} se recomienda ya que el DMAEN poco se restablece automáticamente tras la transferencia. 6.2.3.3 Ejecución de instrucciones para detener las transferencias DMA El DMAONFETCH poco controles cuando la CPU se detiene por una transferencia DMA. Cuando DMAONFETCH = 0, la CPU se detiene inmediatamente y la transferencia se inicia cuando se recibe un disparo. Cuando DMAONFETCH = 1, la CPU termina la instrucción antes del controlador de DMA se detiene la CPU y el inicio de la transferencia. NOTA: DMAONFETCH debe utilizarse cuando la DMA escribe en Flash si el controlador de DMA se utiliza para escribir en la memoria flash, el DMAONFETCH bit debe ser establecido. De lo contrario, puede causar funcionamiento impredecible. Tabla 6-2. DMA Activar operación Operación DMAxTSELx 0000 una transferencia se desencadena cuando el bit está establecido DMAREQ. El bit i DMAREQ S restablece automáticamente cuando se inicia la transferencia 0001 una transferencia se desencadena cuando el TACCR2 CCIFG indicador está establecido. El TACCR2 CCIFG pabellón se restablece automáticamente cuando se inicia la transferencia. Si el bit TACCR2 CCIE está establecida, la bandera CCIFG TACCR2 no activará una transferencia. 0010 UNA transferencia se desencadena cuando el TBCCR2 CCIFG indicador está establecido. El TBCCR2 CCIFG pabellón se restablece automáticamente

cuando se inicia la transferencia. Si el bit TBCCR2 CCIE está establecida, la bandera CCIFG TBCCR2 no activará una transferencia. 0011 UNA transferencia se desencadena cuando interfaz serial recibe nuevos datos. Los dispositivos con USCI_A0 módulo: una transferencia se desencadena cuando USCI_A0 recibe nuevos datos. UCA0RXIFG se restablece automáticamente cuando se inicia la transferencia. Si UCA0RXIE se establece, la UCA0RXIFG bandera no desencadenar una transferencia. 0100 UNA transferencia se activa al interfaz serie está listo para transmitir datos nuevos. Los dispositivos con USCI_A0 módulo: una transferencia se desencadena cuando USCI_A0 está listo para transmitir datos nuevos. UCA0TXIFG se restablece automáticamente cuando se inicia la transferencia. Si UCA0TXIE está establecida, la UCA0TXIFG bandera no desencadenar una transferencia. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 297 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA Tabla 6-2. DMA Activar funcionamiento (continuación) Operación DMAxTSELx 0101 una transferencia se activa cuando el DAC12_0CTL DAC12IFG indicador está establecido. El DAC12_0CTL12IFG bandera DAC se borre automáticamente cuando se inicia la transferencia. Si el DAC12_0CTL12IE bit DAC está establecida, el DAC12_0CTL DAC12IFG bandera no desencadenar una transferencia. 0110 UNA transferencia está provocado por un ADC12IFGx bandera. Cuando un canal de conversiones se realizan, la ADC12IFGx correspondiente es el gatillo. Cuando se utilizan secuencias, la ADC12IFGx para la última conversión de la secuencia es el gatillo. La transferencia se desencadena cuando la conversión se ha completado y el ADC12IFGx está establecido. Ajuste de la ADC12IFGx con software no se pondrá en marcha una transferencia. Todos ADC12IFGx banderas se restablece automáticamente cuando el ADC12MEMx asociados registro es accesible para el controlador de DMA. 0111 UNA transferencia se desencadena cuando el TACCR0 CCIFG indicador está establecido. El TACCR0 CCIFG pabellón se restablece automáticamente cuando se inicia la transferencia. Si el bit TACCR0 CCIE está configurado, el TACCR0 CCIFG bandera no desencadenar una transferencia. 1000 UNA transferencia se desencadena cuando el TBCCR0 CCIFG indicador está establecido. El TBCCR0 CCIFG pabellón se restablece automáticamente cuando se inicia la transferencia. Si el bit TBCCR0 CCIE está configurado, el TBCCR0 CCIFG bandera no desencadenar una transferencia. 1001 UNA transferencia se desencadena cuando la UCA1RXIFG indicador está establecido. UCA1RXIFG se restablece automáticamente cuando se inicia la transferencia. Si URXIE1 está establecido, la UCA1RXIFG bandera no desencadenar una transferencia. 1010 UNA transferencia se desencadena cuando la UCA1TXIFG se ha establecido el indicador. UCA1TXIFG se restablece automáticamente cuando

se inicia la transferencia. Si UTXIE1 está establecido, la UCA1TXIFG bandera no desencadenar una transferencia. 1011 UNA transferencia se desencadena cuando el multiplicador de hardware está listo para un nuevo operando. 1100 Transferencia no está activado. Los dispositivos con USCI_B0 módulo: una transferencia se desencadena cuando USCI_B0 recibe nuevos datos. UCB0RXIFG se restablece automáticamente cuando se inicia la transferencia. Si UCB0RXIE está establecida, la UCB0RXIFG bandera no desencadenar una transferencia. 1101 Transferencia no está activado. Los dispositivos con USCI_B0 módulo: una transferencia se desencadena cuando USCI_B0 está listo para transmitir datos nuevos. UCB0TXIFG se restablece automáticamente cuando se inicia la transferencia. Si UCB0TXIE está establecida, la UCB0TXIFG bandera no desencadenar una transferencia. 1110 UNA transferencia se activa cuando el DMAxIFG indicador está establecido. DMA0IFG activa canal 1, DMA1IFG activa canal 2, y DMA2IFG activa canal 0. Ninguno de los DMAxIFG banderas se restablece automáticamente cuando se inicia la transferencia. 1111 UNA transferencia es activado por el activador externo DMAE0. 6.2.4 Detener las transferencias DMA hay dos maneras de detener las transferencias DMA en progreso: • una sola, en bloque, o burst transferencia de bloque puede ser parado con una NMI interrumpir, si el ENNMI poco se encuentra en el registro DMACTL1. • Una ráfaga transferencia de bloque puede ser detenido por la remoción DMAEN poco. Controlador de DMA 298 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA 6.2.5 Canal DMA las prioridades, el canal DMA por defecto las prioridades son DMA0-DMA1-DMA2. Si hay dos o tres dispara simultáneamente o están pendientes, el canal con la prioridad más alta se completa la transferencia (solo, en bloque o ráfaga transferencia de bloque) en primer lugar, a continuación, el segundo canal prioritario, entonces el tercer canal prioritario. Transferencias en curso no se detiene si un mayor prioridad canal está activado. La mayor prioridad canal espera hasta que la transferencia en curso se completa antes de comenzar. El canal DMA prioridades son configurables con el ROUNDROBIN. Cuando el bit está establecido ROUNDROBIN, el canal que se completa una transferencia se convierte en la prioridad más baja. El orden de prioridad de los canales siempre es el mismo, DMA0-DMA1-DMA2 (véase el Cuadro 6-3). Tabla 6-3. Las prioridades de los canales DMA se produce transferencia Prioridad Prioridad Nuevo DMA DMA0 - DMA1 DMA2 DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 DMA1 DMA2 DMA0

cuando el bit ROUNDROBIN se borra la prioridad del canal vuelve a la prioridad por defecto. 6.2.6 Tiempo de ciclo DMA el controlador DMA requiere uno o dos ciclos de reloj MCLK sincronizar antes de cada transferencia o bloque completo o burst transferencia de bloque. Cada byte/word transferencia requiere dos MCLK ciclos después de la sincronización, y un ciclo de tiempo de espera después de la transferencia. Debido a que el controlador de DMA utiliza MCLK, el ciclo de DMA tiempo depende de la MSP430 modo de funcionamiento y configuración del sistema reloj. Si el MCLK fuente está activa, pero la CPU está apagado, el controlador de DMA se utilice el MCLK fuente para cada transferencia, sin volver a habilitar la CPU. Si el MCLK fuente está desactivado, el controlador de DMA se reinicie MCLK temporalmente, obtenidos con DCOCLK, para la transferencia o bloque completo o ráfaga transferencia de bloque. La CPU permanece apagado, y una vez terminada la transferencia, MCLK está apagado. El máximo tiempo de ciclo DMA para todos los modos de funcionamiento se muestra en la Tabla 6-4. Tabla 6-4. Máximo tiempo de ciclo DMA Single-Transfer Modo de funcionamiento de la CPU Clock Source Tiempo Máximo ciclo de DMA modo Activo MCLK = DCOCLK MCLK 4 ciclos modo Activo MCLK = LFXT1CLK MCLK 4 ciclos modo de bajo consumo L/MIN 0/1 = DCOCLK MCLK MCLK 5 ciclos (1) modo de baja potencia LPM3/4 MCLK = DCOCLK MCLK 5 ciclos + 6 µs modo de baja potencia LPM0/1 MCLK = LFXT1CLK MCLK 5 ciclos modo de baja energía LPM3 MCLK = LFXT1CLK MCLK 5 ciclos (1) modo de bajo consumo L/MIN4 MCLK = LFXT1CLK MCLK 5 ciclos + 6 µs (1) La cantidad adicional de 6 µs son necesarios para iniciar la DCOCLK. Es el t(LPMx) parámetro en la hoja de datos. 6.2.7 Usando la DMA con interrupciones del sistema son las transferencias DMA no interrumpible por interrupciones del sistema. Interrupciones del Sistema sigue pendiente hasta la finalización de la transferencia. NMI interrupciones pueden interrumpir el controlador de DMA si el ENNMI bit. Rutinas de servicio de interrupción Sistema son interrumpidos por las transferencias DMA. Si una rutina de servicio de interrupción o otra rutina debe ejecutar sin interrupciones, el controlador de DMA debe estar desactivado antes de ejecutar la rutina. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 299 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 6.2.8 operación DMA Controlador DMA interrumpe Cada canal DMA tiene su propio DMAIFG bandera. Cada DMAIFG bandera en cualquier modo, cuando el correspondiente registro DMAxSZ cuenta a cero. Si el correspondiente y los GIE DMAIE bits se establecen, una petición de interrupción se genera. Todos DMAIFG banderas fuente sólo un controlador de DMA vector de interrupción y, en algunos dispositivos, el vector de interrupción puede ser compartida con otros módulos. Consulte la hoja de datos específicos del dispositivo para obtener más información.

Para estos dispositivos, el software debe controlar el módulo respectivo DMAIFG y banderas para determinar el origen de la interrupción. La DMAIFG banderas no se reinician automáticamente y debe restablecer software. Además, algunos dispositivos utilizan la DMAIV registro. Todos DMAIFG banderas son priorizados con DMA0IFG es el más alto, y se combinan para obtener un único vector de interrupción. La más alta prioridad permitido interrumpir genera un número en el DMAIV registro. Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Desactiva DMA interrumpe no afectan la DMAIV valor. Cualquier acceso, lectura o escritura, registro de la DMAIV restablece automáticamente la bandera de interrupción pendientes más alto. Si hay otra bandera de interrupción, otra interrupción se genera inmediatamente después de realizar el mantenimiento de la primera interrupción. Por ejemplo, supongamos que el DMA0 tiene la prioridad más alta. Si el DMA y DMA0IFG2IFG banderas se establecen cuando la rutina de servicio de interrupción DMAIV accede al registro, DMA0IFG se restablece automáticamente. Después de la RETI instrucción de la rutina de servicio de interrupción se ejecuta, el DMA2IFG generará otra interrupción. El siguiente ejemplo de software muestra el uso recomendado de DMAIV y el manejo de gastos generales. La DMAIV valor se agrega a la PC para ir directamente a la rutina. Los números que se encuentran en la margen derecha se muestre ciclos de CPU para cada instrucción. Los gastos de software para diferentes fuentes de interrupción incluye latencia por interrupción y volver de interrumpir ciclos, pero no la gestión de tareas. Ejemplo 6-1. Ejemplo de Software DMAIV Vector 14: reservado 5 ; Vector 12: reservado 5 RETI ; Vector 10: reservado 5 RETI ; Vector 8: Reservado 5 RETI ; Vector 6: canal DMA 2 2 RETI ; Vector 4: canal DMA 1 2 JMP DMA2_HND ; Vector 2: canal DMA 0 2 JMP DMA1_HND ; Vector 0: No interrumpir 5 JMP DMA0_HND ; Agregar tabla de Salto 3 RETI ; latencia por interrupción 6 AGREGAR &DMAIV,PC ; ;controlador de interrupción de DMA0IFG, DMA1IFG, DMA2IFG DMA_HND ciclos... Tarea comienza aquí ; Vector 6: canal DMA 2... ; DMA2_HND volver al programa principal 5 ; RETI tarea comienza aquí ; Vector 4: canal DMA 1 ... ; DMA1_HND volver al programa principal 5 ; RETI tarea comienza aquí ; Vector 2: canal DMA 0... ; DMA0_HND volver al programa principal 5 ; RETI USCI_B 6.2.9 utilizando el módulo 2I C con el controlador DMA El USCI_B 2I C módulo ofrece dos fuentes de disparo para el controlador de DMA. La USCI_B 2I C módulo puede desencadenar una transferencia al nuevo 2I C se reciben los datos y cuando se necesitan datos para transmitir. La transferencia se genera si UCB0RXIFG está establecido. La UCB0RXIFG se borra automáticamente cuando el controlador DMA acepta la transferencia. Si UCB0RXIE se establece, UCB0RXIFG no activará una transferencia. Controlador de DMA 300 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com operación DMA una transferencia se activa si UCB0TXIFG. La UCB0TXIFG se borra automáticamente cuando el controlador DMA acepta la transferencia. Si UCB0TXIE se establece, UCB0TXIFG no activará una transferencia. 6.2.10 Uso de ADC12 con el controlador de DMA MSP430 dispositivos integrados con un controlador de DMA puede mover automáticamente los datos de cualquier registro ADC12MEMx a otra ubicación. Las transferencias DMA se llevan a cabo sin la intervención de la CPU y con independencia de los modos de bajo consumo. El controlador de DMA aumenta la velocidad de procesamiento de la ADC12 módulo, y mejora de bajos de potencia de las aplicaciones que permite que la CPU que debe permanecer apagado mientras que las transferencias de datos. Las transferencias DMA puede ser activado desde cualquier ADC12IFGx bandera. Cuando CONSEQx = {0,2 } la ADC12IFGx bandera para la ADC12MEMx utilizado para la conversión puede desencadenar una transferencia DMA. Cuando CONSEQx = {1,3 }, el ADC12IFGx bandera para la última ADC12MEMx en la secuencia puede desencadenar una transferencia DMA. La ADC12IFGx pabellón se borra automáticamente cuando el controlador DMA accede a la ADC12MEMx correspondiente. 6.2.11 Utilizando CAD12 con el controlador de DMA MSP430 dispositivos con un controlador DMA integrado puede mover automáticamente los datos en el DAC12_xDAT registro. Las transferencias DMA se llevan a cabo sin la intervención de la CPU y con independencia de los modos de bajo consumo. El controlador DMA aumenta la velocidad de procesamiento en el DAC12 módulo, y mejora de bajos de potencia de las aplicaciones que permite que la CPU para permanecer apagado mientras las transferencias de datos. Las aplicaciones que requieran generación onda periódica puede beneficiarse de la utilización del controlador de DMA con el DAC12. Por ejemplo, una aplicación que genera una forma de onda sinusoidal puede almacenar la sinusoide valores en una tabla. El controlador DMA puede funcionar continuamente y transferir automáticamente los valores de la DAC12 a intervalos específicos creación de la sinusoide con cero ejecución de CPU. El DAC12_xCTL DAC12IFG pabellón se borra automáticamente cuando el controlador de DMA accede al DAC12_xDAT registro. 6.2.12 Escrito en Flash con el controlador de DMA MSP430 dispositivos integrados con un controlador de DMA puede mover automáticamente los datos en la memoria Flash. Las transferencias DMA se llevan a cabo sin la intervención de la CPU e independiente de cualquier modos de baja potencia. El controlador DMA realiza el movimiento de la palabra de datos/byte en la memoria Flash. La escritura se ha realizado el control de distribución por el Flash controlador. Escribir las transferencias a la memoria Flash tener éxito si el controlador Flash antes de la transferencia DMA y si el flash no está ocupado. Para configurar el Flash controlador de accesos de escritura, consulte el controlador de memoria Flash capítulo. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 301 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

DMA DMA 6,3 Registros Registros registros La DMA se enumeran en la Tabla 6-5. Tabla 6-5. www.ti.com Registros DMA corto registro control de DMA0 DMA 0 DMACTL control DMACTL1 DMA 1 vectores de interrupción 0 DMAIV canal DMA DMA0CTL control canal DMA 0 dirección de origen DMA0SA canal DMA 0 dirección de destino DMA0DA canal DMA 0 tamaño de transferencia DMA0SZ 1 canales de DMA DMA1CTL control canal DMA 1 dirección de origen DMA1SA canal DMA 1 dirección de destino DMA1DA canal DMA 1 tamaño de transferencia DMA1SZ 2 canal DMA DMA2CTL control canal DMA 2 dirección de origen DMA2SA canal DMA 2 dirección de destino DMA DMA2DA de canal 2 tamaño de transferencia DMA2SZ 302 controlador de DMA Copyright © 2004-2013, Texas Tipo de registro Dirección Estado inicial Lectura/escritura 0122h Restablecer con POR Lectura/escritura 0124h Restablecer con POR sólo lectura 0126h Restablecer con POR Lectura/escritura 01D0h Restablecer con POR Lectura/escritura 01D2h ha cambiado Lectura/escritura 01D6h ha cambiado Lectura/escritura 01Dah Igual Lectura/escritura 01dch Restablecer con POR Lectura/escritura 01Deh ha cambiado Lectura/escritura 01E2h ha cambiado Lectura/escritura 01E6h ha cambiado Lectura/escritura 01E8h Restablecer con POR Lectura/escritura 01EAh ha cambiado Lectura/escritura 01EEh Sin Cambios Lectura/escritura 01F2h ha cambiado SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com DMACTL0 6.3.1 Registros DMA, DMA Registro de Control 0 15 14 13 12 11 10 9 8 Reservado DMA2TSELx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 DMA1TSELx DMA0TSELx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Rw- (0) rw- (0) rw- (0) Reservado reservado 15-12 bits DMA2TSELx Bits 11-8 DMA activar seleccione. Estos bits seleccione la transferencia DMA gatillo. DMAREQ 0000 bits (software) 0001 TACCR2 CCIFG TBCCR 0010 bit bit2 CCIFG Serie 0011 datos recibidos UCA0RXIFG Serie 0100 transmisión de datos listo UCA0TXIFG 0101 DAC12_0CTL12IFG bit DAC 0110 ADC12 ADC12bits IFGx TACCR0 CCIFG 0111 1000 bits bits CCIFG TBCCR0 Serie 1001 datos recibidos UCA1RXIFG Serie 1010 transmisión de datos listo UCA1TXIFG listo 1100 1011 Multiplicador Serie datos recibidos UCB0RXIFG Serie 1101 transmisión de

datos listo UCB0TXIFG 1110 DMA0IFG poco activa canal DMA 1 DMA1IFG poco activa canal DMA 2 DMA2IFG poco activa DMA 1111 canal 0 activador externo DMAE0 DMA1TSELx Bits 7-4 Igual que DMA2TSELx DMA0TSELx Bits 3-0 Igual que DMA2TSELx DMACTL1 6.3.2 Registro de Control, DMA 1 15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 R0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 0 0 0 0 0 RONDA DMAON ENNMI BUSCAR ROBIN r0 r0 r0 r0 r0 rw- (0) rw- (0) rw- (0) Reservado Bits 15-3 reservados. Sólo lectura. Siempre lea como 0. Bit 2 DMAONFETCH DMA en buscar la transferencia DMA 0 ocurre de inmediato. 1 La transferencia DMA se produce el siguiente instrucción trae después de la activación. ROUNDROBIN Bit 1 round robin. Este bit permite que el round-robin canal DMA prioridades. 0 Prioridad del canal DMA DMA0 - DMA1 DMA2 DMA 1 prioridad del canal cambia con cada transferencia ENNMI Bit 0 Habilitar NMI. Este bit permite la interrupción de una transferencia DMA por una interrupción NMI. Cuando una NMI interrumpe una transferencia DMA, la transferencia de corriente se realiza con normalidad, las transferencias se detienen, y DMAABORT. 0 Interrupción NMI no interrumpir transferencia DMA NMI 1 interrupción interrumpe una transferencia DMA SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 303 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 6.3.3 Registros DMA DMAxCTL, canal DMA x Registro de Control 15 14 13 12 11 10 9 8 Reservado DMADTx DMADSTINCRx DMASRCINCRx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 DMADST DMASRC DMALEVEL DMAEN DMAIFG DMAIE DMAABORT DMAREQ BYTE BYTE rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Reservado bit 15 Bits Reservados DMADTx 14-12 modo de transferencia DMA. 000 De 001 transferencia en bloque 010 de ráfaga Ráfaga transferencia en bloque 011 transferencia de bloque repetido de 100 101 110 transferencia de bloques repetidos repetidos de ráfaga 111 transferencia de bloques repetidos de ráfaga DMADSTINCRx transferencia de bloque 11-10 bits DMA destino incremento. Este bit selecciona automático incremento o decremento de la dirección de destino después de cada byte o word. Cuando DMADSTBYTE = 1, la dirección de destino aumenta o disminuye en una unidad. Cuando DMADSTBYTE = 0, la dirección de destino aumenta o disminuye en dos. La DMAxDA se copia en un registro temporal y el registro temporal se incrementa o decrementa. DMAxDA no se incrementa o decrementa. 00 Dirección de destino es igual 01 dirección de destino es igual 10 dirección de destino se decrementa 11 dirección de destino se incrementa DMASRCINCRx Bits 9-8 DMA fuente incremento. Este bit selecciona automático incremento o decremento de la dirección de origen para cada

byte o word. Cuando DMASRCBYTE = 1, la dirección de la fuente aumenta o disminuye en una unidad. Cuando DMASRCBYTE = 0, la dirección de la fuente aumenta o disminuye en dos. La DMAxSA se copia en un registro temporal y el registro temporal se incrementa o decrementa. DMAxSA no se incrementa o decrementa. 00 Dirección de origen es igual 01 dirección de origen es variado 10 dirección de origen es decrementado 11 dirección de origen se incrementa DMADSTBYTE Bit 7 byte DMA destino. Este bit selecciona el destino como un byte o una palabra. 0 Palabra 1 Byte 6 bits DMASRCBYTE DMA fuente byte. Este bit selecciona la fuente como un byte o una palabra. 0 Palabra 1 Byte 5 bits DMALEVEL DMA. Este bit selecciona entre edge y nivel de factores desencadenantes. 0 Sensible al borde (borde de subida) 1 Nivel sensible (nivel alto) DMAEN DMA activar Bit 4 0 1 3 bits activados DMAIFG DMA 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 Bit 2 DMA DMAIE enable interrupción 0 desactivado 1 Controlador de DMA activado 304 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros DMA DMA 1 bits DMAABORT abortar. Este bit indica si una transferencia DMA fue interrumpido por una NMI. 0 Transferencia DMA DMA no interrumpida 1 transferencia fue interrumpido por NMI 0 bits DMAREQ petición DMA. Controlado por software DMA. DMAREQ se restablece automáticamente. 0 No 1 inicio inicio DMA DMA , DMA DMAxSA 6.3.4 Registro de la dirección fuente 15 14 13 12 11 10 9 8 Reservado r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 Reservado DMAxSAx r0 r0 r0 r0 rw rw rw rw 15 14 13 12 11 10 9 8 DMAxSAx rw rw rw rw rw rw rw rw 7 6 5 4 3 2 1 0 DMAxSAx rw rw rw rw rw rw rw rw DMAxSA Bits 15-0 DMA dirección fuente La dirección de origen puntos de registro de la DMA dirección fuente de transferencias o la primera dirección de origen para transferencias de bloques. La dirección de la fuente registro bloque permanece inalterada durante ráfagas y de transferencias de bloques. Los dispositivos que tienen memoria direccionable de 64 KB o a continuación contienen una sola palabra en el DMAxSA. La palabra se borra

automáticamente cuando por escrito utilizando word. Lee desde esta ubicación son siempre leer como cero. Los dispositivos que tienen rango de memoria direccionable más allá 64 KB contiene una palabra adicional para la dirección de origen. Bits 15-4 de esta palabra son reservados y leer siempre a cero. Al escribir a DMAxSA con formatos word, esta palabra se borran automáticamente. Lee de esta palabra adicional utilizando formatos word, siempre se lee como cero. SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio 305 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 6.3.5 Registros DMA DMAxDA, DMA Dirección de Destino Registro 15 14 13 12 11 10 9 8 Reservado r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 Reservado DMAxDAx r0 r0 r0 r0 rw rw rw rw 15 14 13 12 11 10 9 8 DMAxDAx rw rw rw rw rw rw rw rw 7 6 5 4 3 2 1 0 DMAxDAx rw rw rw rw rw rw rw rw DMAxDA Bits 15-0 DMA dirección de destino la dirección de destino puntos de registro de la DMA dirección de destino para las transferencias o la primera dirección de destino para el bloque Las transferencias. La dirección de destino registro bloque permanece inalterada durante y ráfaga: transferencias de bloques. Los dispositivos que tienen memoria direccionable de 64 KB o a continuación contienen una sola palabra en el DMAxDA. Los dispositivos que tienen memoria direccionable más allá 64 KB contiene una palabra adicional para la dirección de destino. Bits 15-4 de esta palabra son reservados y leer siempre a cero. Al escribir a DMAxDA con formatos word, esta palabra se borran automáticamente. Lee de esta palabra adicional utilizando formatos word, siempre se lee como cero. 6.3.6 DMAxSZ, Registro de Direcciones DMA Tamaño 15 14 13 12 11 10 9 8 DMAxSZx rw rw rw rw rw rw rw rw 7 6 5 4 3 2 1 0 DMAxSZx rw rw rw rw rw rw rw rw DMAxSZx Bits 15-0 tamaño DMA. El DMA tamaño registro define el número de byte/word datos por transferencia en bloque. DMAxSZ registro disminuye con cada palabra o byte. Cuando DMAxSZ disminuye a 0, es inmediata y automáticamente cargar con su valor de inicialización. 00000H Transferencia está desactivado 00001h un byte o una palabra para ser transferido 00002h dos bytes o palabras han de ser trasladados Á 0FFFFh 65535 bytes o palabras han de ser trasladados 306 Controlador DMA SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com DMAIV 6.3.7 Registros DMA, DMA Registro vector de interrupción 15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 0 0 0 0 0 DMAIVx r0 r0 r0 r0 r-- (0) r (0) r (0) r0 Bits 15-0 DMAIVx DMA vector de interrupción DMAIV valor Fuente de interrupción Interrupción bandera de interrupción Contenido Prioridad 00h sin interrupción Pendiente: 02h canal DMA 0 DMA0IFG Más Alto 04h canal DMA 1 DMA1IFG 06h canal DMA 2 DMA2IFG 08h Reservados - 0Ah Reservados - 0Ch Reservados - 0Eh reservado - la más baja SLAU144J-diciembre 2004-Revisado Controlador DMA 2013 Julio 307 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 7 SLAU144J-diciembre de 2004- Revisado 2013 Julio Memoria Flash Controlador Este capítulo se describe el funcionamiento del MSP430x2xx controlador de memoria flash. Tema ... ... ... . 7.1 Memoria Flash Página Introducción ... ... ... ... . 309 7.2 Segmentación de Memoria Flash ... ... ... ... ... ... ... .. 309 7.3 Funcionamiento de la memoria Flash ... ... ... ... ... ... ... ... 7,4 311 Registros de Memoria Flash ... ... ... ... ... ... ... 323 308 Controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Memoria Flash Memoria Flash Introducción 7.1 Introducción El MSP430 memoria flash es un poco-, el byte-, y la palabradireccionables y programable. El módulo de la memoria flash tiene un controlador integrado que controla las operaciones de borrado y de programación. El controlador tiene cuatro registros, un generador de tensión, y un programa de suministro de generador y borrar las tensiones. Memoria flash MSP430 incluye: • tensión de generación interna de programación • Bit, byte, o word programable • potencia ultra-Segmento operación • borrar y borrar • masa Marginal marginal 0 y 1 modo de lectura (opcional, consulte el dispositivo específico) La figura 7-1 muestra el diagrama de bloques de la memoria flash y el controlador. NOTA: Mínimo VCC en escritura de flash o borrar el mínimo VCC tensión durante la escritura de flash o operación de borrado es de 2,2 V. Si VCC cae por debajo de 2,2 V escribir o borrar, el resultado de la escritura o borrado es impredecible.

MDB 1 MAB FCTL Dirección Datos Cierre Pestillo FCTL2 Habilitar la retención FCTL3 Memoria Flash FCTL4 Matriz generadora de Distribución de datos seguro Tensión de programación generador La Figura 7-1. Módulo de la memoria Flash Diagrama de bloque 7.2 Segmentación de Memoria Flash memoria flash MSP430 es dividido en segmentos. Solo bits, bytes o palabras pueden ser escritos en memoria flash, pero el segmento es el tamaño más pequeño de memoria flash que se puede borrar. La memoria flash está dividido en memoria principal y las secciones. No hay ninguna diferencia en el funcionamiento de las principales secciones de memoria y de la información. Código o datos puede estar ubicado en cualquier sección. Las diferencias entre las dos secciones son el tamaño del segmento y las direcciones físicas. La memoria tiene cuatro segmentos 64 bytes. La memoria principal tiene uno o más segmentos 512 bytes. Ver el dispositivo de hoja de datos específica para la completa mapa de memoria de un dispositivo. Los segmentos se dividen en bloques. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 309 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Segmentación de Memoria Flash La figura 7-2 muestra la segmentación flash utilizando el ejemplo de 32 KB que flash tiene ocho segmentos principales y cuatro segmentos de información. 0X0FFFF 0x0FFFF 0x0FFFF Segmento 0 Bloque 0x0FE00 0x0FFC0 32-kbyte Flash 0x0FDFF 0x0FFBF Segmento 1 Bloque Memoria principal 0x0FC00 0x0FF80 0x0FF7F 0x0F000 Bloque 2 segmento 0x0FF40 0x010FF 512-byte 0x0FF3F Bloque Flash 0x0FF00 0x01000 memoria 0x0FFFF Bloque 0x0FEC0 0x0FEBF Segmento Bloque 61 0x0FE80 0x0FE7F Bloque 62 segmento 0x0FE40 0x0FE3F Bloque 63 segmento 0x e08000. 0x0FE00 0x010FF Segmento A Segmento B Segmento C segmento D 0x01000 Figura 7-2. Segmentos de Memoria Flash, 32 KB Ejemplo 7.2.1 segmenta segmenta la información de memoria está bloqueada por separado de todos los demás sectores de la LOCKA poco. Cuando LOCKA = 1, segmenta no se puede escribir o borrar y toda la información está protegida de memoria borrado borrado durante una misa o programación de producción. Cuando LOCKA = 0, segmenta puede borrarse y

escrita como cualquier otro segmento de memoria flash, y toda la información se borra la memoria durante una misa borrado o programación de producción. El estado del bit LOCKA se cambia cuando el 1 se escribe en él. Escribir un 0 a LOCKA no tiene efecto. Esto permite programación flash existentes las rutinas que se utiliza sin cambios. Ya desbloqueado? ; Prueba LOCKA JZ SEGA_UNLOCKED ; Desbloquear segmenta POCO #LOCKA, &FCTL3 ; segmenta está desbloqueado ; Sí, continuar ; No, desbloquear segmenta SEGA_UNLOCKED ; MOV #FWKEY+LOCKA, &FCTL3 ya está bloqueada? ; Prueba LOCKA JNZ SEGA_LOCKED ; segmenta POCO #LOCKA, &FCTL3 ; segmenta está bloqueado; Sí, continuar); No, bloqueo segmenta SEGA_LOCKED ; MOV #FWKEY+LOCKA, &FCTL3 Controlador de memoria Flash 310 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Operación Memoria Flash Memoria Flash 7.3 Operación El modo predeterminado de la memoria flash es modo de lectura. En el modo de lectura, la memoria flash no se borran o por escrito, la sincronización del destello generador generador y la tensión están apagados, y la memoria opera de forma idéntica en la ROM. Memoria flash MSP430 es en el sistema programable (ISP) sin la necesidad de más tensión externa. La CPU puede programar su propia memoria flash. La memoria flash escribir y borrar los modos se seleccionan con la BLKWRT, WRT, POR MERAS y BORRAR bits y son los siguientes: • • • Byte o word escribir • escritura de Bloque • borrar • Segmento borrado masivo (todos los principales segmentos de memoria) • • • • borrar todo (todos los segmentos) leer o escribir en la memoria flash mientras que está siendo programado o borrado está prohibido. Ejecución de CPU si es necesario durante el escribir o borrar, el código que se debe ejecutar debe estar en la memoria RAM. Cualquier actualización de flash se puede iniciar desde memoria flash o RAM. 7.3.1 Memoria Flash Generador de distribución y las operaciones de borrado Escritura están controladas por el flash generador de distribución se muestra en la Figura 7-3. El flash generador de frecuencia de funcionamiento, la gama de aproximadamente 257 kHz a 476 kHz aproximadamente (véase fFTG, debe estar en el dispositivo de hoja de datos específicos). FSSELx FN5 ... ... ... ... ... ... ... .. FN0 PUC EMEX ACLK MCLK 00 01 Reset fFTG divisor, 1 !64 10 SMCLK Flash Generador de Distribución SMCLK ESPERA OCUPADOS 11 Figura 7-3. Memoria Flash Generador de Diagrama de bloques de distribución 7.3.1.1 Generador Flash Selección de reloj

La sincronización del destello generador puede obtenerse de ACLK, SMCLK o MCLK. La fuente de reloj seleccionada debe ser dividido con el FNx bits para satisfacer las necesidades de frecuencias de la frecuencia se aparta de las especificaciones durante el escribir o borrar, el resultado fFTG. Si de la fFTG escribir o borrar puede ser imprevisible, o puede que la memoria flash destaca por encima de los límites de funcionamiento fiable. Si el reloj se ha detectado un error durante la operación de borrado o escritura, se cancela la operación, el indicador está establecido, y el resultado de la operación es impredecible. Mientras que una operación escribir o borrar seleccionado está activo, el origen del reloj no puede ser desactivado por el MSP430 en un modo de baja potencia. La fuente de reloj permanece activo hasta que se complete la operación antes de ser desactivado. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 311 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash www.ti.com Funcionamiento 7.3.2 Borrar la memoria flash del borrado de memoria flash bit es 1. Cada bit se puede programar de 1 a 0 considerados individualmente, sino a programar de 0 a 1 ciclo requiere un borrado. La menor cantidad de flash que se puede borrar es un segmento. Hay tres modos de borrador seleccionado con el BORRAR y por MERAS bits enumerados en la Tabla 7-1. Tabla 7-1. Modos de Borrador POR MERAS ERASE Borra Modo 0 1 1 0 borrar Segmento borrado masivo (todos los principales segmentos de memoria) LOCKA = 0: borrar información principal y memoria flash. OPA LOCKA 1 1 = 1: Borrar únicamente memoria flash principal. Cualquier borrado es iniciado por un quemador inerte escribir en el rango de direcciones que se va a borrar. El falso escribir inicia la sincronización del destello generador y la operación de borrado. La figura 7-4 muestra el ciclo de borrado. El bit de actividad se establece inmediatamente después de la escritura ficticia y no varía durante el ciclo borrado. OCUPADO POR MERAS y BORRAR se borran automáticamente cuando el ciclo se completa. El avance en el ciclo borrado no depende de la cantidad de memoria flash en un dispositivo. Borrar tiempos de ciclo son equivalentes para todos MSP430F2xx y MSP430G2xx dispositivos. Generar Borrar funcionamiento activo quitar tensión de programación Programación de borrar, se aumenta el consumo VCCCurrent OCUPADO tmass borrar= 10593/fFTG, tsegment borrar= nt 4819/fFTG Figura 7-4. Borrar un falso avance en el ciclo escribir a una dirección que no se encuentra en el rango que se va a borrar no se inicia el ciclo borrado, no afectan a la memoria flash, y no está marcado de manera alguna. Este maniquí errante escribir es ignorado. Controlador de memoria Flash 312 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios

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www.ti.com Memoria Flash Funcionamiento 7.3.2.1 Iniciar un borrado de memoria Flash borrar cualquier ciclo se puede iniciar desde memoria flash o de la RAM. Cuando la operación de borrado de flash desde el que se inicia en la memoria flash, toda la sincronización se controla con el controlador flash, mientras que la CPU se mantiene cuando el ciclo se completa borrado. Erase una vez que el ciclo se completa, la CPU se reanuda ejecución de código con la instrucción siguiente a la maniquí escribir. Al iniciar un ciclo de borrado de memoria flash, es posible borrar el código necesario para su ejecución tras la eliminación. Si esto ocurre, ejecución de CPU es impredecible tras la eliminación ciclo. El flujo para iniciar un borrado de la memoria flash se muestra en la Figura 7-5. Desactivar Configuración del vigilante y controlador flash modo de borrado escritura ficticia Juego LOCK=1, re-activar watchdog Figura 7-5. Ciclo de borrado de memoria Flash asume ACCVIE = NMIIE = IE = 0. ; Segmento Borrar de la memoria flash. 514 Khz < SMCLK < 952 kHz ; volver a habilitar WDT? ; Hecho, bloquear... ; Falso escribir, borrar S1 MOV #FWKEY+BLOQUEO, &FCTL3 ; permitir borrar CLR segmento & 0FC10h ; BLOQUEO Claro MOV #FWKEY+BORRAR, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; Desactivar WDT MOV #FWKEY+FSSEL1+FN0, &FCTL2 ; MOV #WDTPW+WDTHOLD, &WDTCTL SLAU144J-diciembre 2004-Revisado 2013 Julio Controlador Memoria Flash 313 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash www.ti.com Operación 7.3.2.2 Iniciar un borrado de la memoria RAM borrar cualquier ciclo puede iniciarse desde la RAM. En este caso, la CPU no se celebró y se puede continuar para ejecutar el código de la memoria RAM. El bit de actividad deben ser consultados para determinar el final de los ciclos borrado antes de la CPU puede acceder a cualquier flash dirección nuevamente. Si el acceso se produce un flash mientras está ocupado = 1, es una infracción de acceso, ACCVIFG se establece, y el borrado de los resultados son impredecibles. El flujo para iniciar un borrado de la memoria flash de la memoria RAM se muestra en la Figura 7-6. Desactivar vigilancia sí OCUPADA = 1 Configuración controlador flash modo de borrado y escritura ficticia

sí OCUPADA = 1 Set LOCK = 1, re-activar watchdog Figura 7-6. Ciclo de borrado de memoria RAM supone ACCVIE = NMIIE = IE = 0. ; Segmento Borrar de la memoria RAM. 514 Khz < SMCLK < 952 kHz ; volver a habilitar WDT? ; Hecho, bloquear... ; Bucle mientras está ocupado MOV #FWKEY+LOCK&FCTL3 ; Prueba OCUPADO JNZ L2 ; Falso escribir, borrar S1 L2 BIT #OCUPADO, &FCTL3 ; permitir borrar CLR & 0FC10h ; BLOQUEO Claro MOV #FWKEY+BORRAR, &FCTL1 ; SMCLK/2 MOV #FWKEY&FCTL3 ; bucle mientras está ocupado MOV #FWKEY+FSSEL1+FN0, &FCTL2; Prueba OCUPADO JNZ L1 y L1 Desactivar WDT BIT #OCUPADO, &FCTL3 ; MOV #WDTPW+WDTHOLD, &WDTCTL 314 controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Funcionamiento 7.3.3 Memoria Flash Memoria Flash por escrito los modos de escritura, seleccionados por el WRT y BLKWRT bits, se enumeran en la Tabla 7-2. Tabla 7-2. Modos de Escritura BLKWRT WRT modo de escritura 0 1 Byte o word escribir 1 Bloque 1 modos de escritura escribir tanto una secuencia de instrucciones individuales, pero utilizando el bloque modo de escritura es casi el doble de rápido que modo byte o palabra, porque el voltaje generador sigue siendo para el bloque completo. La instrucción que modifica un destino puede ser usado para modificar un flash ubicación en byte o palabra modo de escritura o bloquear modo de escritura. UN flash word (baja y alta bytes) no debe ser escrito más de dos veces entre borrados. De lo contrario, pueden producirse daños. El bit de actividad mientras se establece la operación de escritura se activa y desactiva cuando finalice la operación. Si la operación de escritura se inicia desde la RAM, la CPU no deben acceder a flash mientras está ocupado = 1. De lo contrario, se produce una infracción de acceso, ACCVIFG se establece, y la escritura de flash es impredecible. 7.3.3.1 Byte o Word escribir un byte o una palabra operación de escritura se puede iniciar desde memoria flash o de la RAM. Al iniciar en memoria flash, toda la sincronización se controla con el controlador flash, mientras que la CPU se mantiene cuando termina la escritura. Después de la grabación completa, la CPU se reanuda ejecución de código con la instrucción siguiente a la escritura. El byte o word escribir distribución se muestra en la Figura 7-7. Aprendizaje activo generar quitar tensión de programación Programación Programación de la tensión, se aumenta el consumo VCCCurrent OCUPADO tWord Escribir= 30/f FTG Figura 7-7. Byte o Word escribir fechas cuando un byte o una palabra escribir se ejecuta desde la RAM, la CPU continúa ejecutando el código de la memoria RAM. El bit de actividad debe ser cero antes de que la CPU accede a parpadear de nuevo, de lo contrario

se produce una infracción de acceso, ACCVIFG se establece, y la escritura como resultado es impredecible. En el byte o word, el generado internamente tensión de programación se aplica en todo el bloque 64 bytes, cada vez que un byte o una palabra se escribe, para 27 de los 30 byte o word escribir, la cantidad de tiempo que el bloque está sometido a ciclos fFTG la programación. Con cada tensión se acumula. El tiempo de programación acumulada, de cualquier bloque. Si el tiempo de programación es acumulativo, el bloque debe ser tCPT, no debe borrarse antes de realizar cualquier otra escribe en cualquier dirección dentro del bloque. Ver el dispositivo de hoja de datos específica para las especificaciones. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 315 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash www.ti.com Operación 7.3.3.2 Iniciar un byte o una palabra de escribir en la memoria Flash del flujo para iniciar un byte o una palabra escribir desde flash se muestra en la Figura 7-8. Desactivar Configuración del vigilante y controlador flash set WRT=1 Escribir byte o palabra WRT=0, LOCK=1, re-activar watchdog Figura 7-8. Iniciar un byte o una palabra escribir desde Flash asume ACCVIE = NMIIE = IE = 0. ; Supone 0FF1Eh ya está borrada ; Byte/word escribir desde la memoria flash. 514 Khz < SMCLK < 952 kHz ; volver a habilitar WDT? ; BLOQUEO establecido... ; Hecho. Claro WRT MOV #FWKEY+BLOQUEO, &FCTL3 ; 0123h -> 0FF1Eh MOV #FWKEY, &FCTL1 ; permitir escribir MOV # 0123h, & 0FF1Eh ; desactive bloquear MOV #FWKEY+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; Desactivar WDT MOV #FWKEY+FSSEL1+FN0, &FCTL2 ; MOV #WDTPW+WDTHOLD, &WDTCTL Controlador de memoria Flash 316 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 7.3.3.3 Funcionamiento de la memoria Flash Iniciar un byte o una palabra Escritura de la memoria RAM El flujo para iniciar un byte o una palabra escribir desde la RAM se muestra en la Figura 7-9. Desactivar vigilancia sí OCUPADA = 1 Configuración controlador flash y WRT=1 Escribir byte o palabra sí OCUPADA = 1

Set WRT=0, BLOQUEO = 1 re-activar watchdog Figura 7-9. Iniciar un byte o una palabra de la memoria RAM Escritura asume ACCVIE = NMIIE = IE = 0. ; Supone 0FF1Eh ya está borrada ; Byte/word escribir desde la RAM. 514 Khz < SMCLK < 952 kHz ; volver a habilitar WDT? ; BLOQUEO establecido... ; Claro WRT MOV #FWKEY+BLOQUEO, &FCTL3 ; bucle mientras está ocupado MOV #FWKEY, &FCTL1 ; Prueba OCUPADO JNZ L2 ; 0123h -> 0FF1L2 POCO Eh #OCUPADO, FCTL3 ; permitir escribir MOV # 0123h, & 0FF1Eh ; BLOQUEO Claro MOV #FWKEY+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; bucle mientras está ocupado MOV #FWKEY+FSSEL1+FN0, &FCTL2; Prueba OCUPADO JNZ L1 y L1 Desactivar WDT BIT #OCUPADO, FCTL3 ; MOV #WDTPW+WDTHOLD, &WDTCTL SLAU144J-diciembre 2004-Revisado 2013 Julio Flash Memory Controller 317 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash www.ti.com 7.3.3.4 Operación Bloque Escribir la escritura de bloque se puede utilizar para acelerar la escritura de flash proceso secuencial cuando muchos bytes o palabras deben programarse. La programación de la memoria flash sigue siendo el de la duración de la escritura el bloque 64 bytes. El tiempo de programación tCPT acumulado no se debe exceder para cualquier bloque durante una escritura de bloques. Una escritura de bloques no se puede iniciar desde en la memoria flash. La escritura de bloque se debe iniciar desde la RAM. El bit de actividad se mantiene durante todo el período de duración de la escritura del bloque. La espera se debe comprobar bits entre escribir cada byte o word en el bloque. Cuando ESPERE se establece el siguiente byte o word del bloqueo puede ser escrito. Al escribir bloques sucesivos, el BLKWRT bit debe ser limpiado después el bloque actual es completa. BLKWRT se puede iniciar el siguiente bloque escribir después de que el tiempo de recuperación necesario flash por completar la escritura que indica el siguiente bloque se puede escribir. tienden. OCUPADO es borrada después de cada bloque La Figura 7-10 muestra la escritura del bloque de distribución. BLKWRT poco Escribir en flash por ejemplo , MOV# 123h Flash Generar Aprendizaje Activo quitar tensión de programación Programación Programación tensión acumulada Tiempo tCPT! =< 4ms, se aumenta el consumo VCCCurrent OCUPADO tBlock, 0= 25/fFTG tBlock, 1-63 1-63 1-63= 18/fFTG tBlock, 1-63 1-63 163= 18/fFTG tienden= 6/fFTG ESPERAR Figura 7-10. Ciclo de Distribución Block-Write 318 controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 7.3.3.5 Funcionamiento Memoria flash de escritura del bloque y el ejemplo de una escritura de bloques se muestra en la Figura 7-11 y el siguiente ejemplo. Desactivar vigilancia sí OCUPADA = 1 Configuración controlador flash BLKWRT=WRT=1 Escribir byte o palabra sí ESPERE= 0? No hay bloqueo Frontera? Conjunto BLKWRT=0 sí OCUPADA = 1 sí otro bloque? Set WRT=0, LOCK=1 re-activar WDT Figura 7-11. Escritura de Bloque Flujo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 319 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash Operación www.ti.com escribir un bloque a partir de 0F000h. ; Se debe ejecutar desde la memoria RAM, asume Flash ya está borrada. ; Supone ACCVIE = NMIIE = IE = 0. ; 514 Khz < SMCLK < 952 kHz ; Fin de bloque? ; Disminución escritura JNZ L2 ; Punto de siguiente palabra DEC R5 ; bucle mientras ESPERAR = 0 CIND R6 ; el Test ESPERAR JZ L3 ; Escribir ubicación DE L3 ESPERAR, &FCTL3 ; Habilitar escritura de bloque L2 MOV Write_Value,0 (R6) ; desactive bloquear MOV #FWKEY+BLKWRT+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; bucle mientras MOV #FWKEY+FSSEL1+FN0, &FCTL2; Prueba OCUPADO JNZ L1 ; Desactivar WDT DE L1 OCUPADO, FCTL3 ; Write puntero MOV #WDTPW+WDTHOLD, &WDTCTL ; utilizar como escritura MOV # 0F000h,R6 ; MOV #32,R5 Re-activar WDT si es necesario, Bloquear... ; Bucle mientras MOV #FWKEY+BLOQUEO, &FCTL3 ; Prueba OCUPADO JNZ L4 ; Claro WRT,BLKWRT L4 #OCUPADO, FCTL3 ; MOV #FWKEY, &FCTL1 7.3.4 Acceso a memoria Flash durante la escritura o Borrar cuando cualquier escritura o cualquier operación de borrado de la memoria RAM se inicia y mientras está ocupado = 1, la CPU no puede leer o escribir en flash o desde cualquier ubicación. De lo contrario, se produce una infracción de acceso, ACCVIFG está establecido, y el resultado es impredecible. Además, si la escritura en flash es tratado con WRT = 0, la bandera de interrupción ACCVIFG se establece, y la memoria flash se ven afectados. Cuando un byte o una palabra escribir o cualquier operación de borrado desde el que se inicia en la memoria flash, el flash controlador devuelve código operacional 03FFFh a la CPU a la siguiente instrucción fetch. Opcode 03FFFh es la instrucción JMP PC. Esto hace que la CPU para el bucle hasta que el proceso de flash haya terminado. Cuando la operación ha

terminado y ocupado = 0, el controlador flash permite a la CPU para obtener el buen código operacional y ejecución del programa se reanuda. Las condiciones de acceso a la memoria flash mientras está ocupado = 1 se enumeran en la Tabla 7-3. Tabla 7-3. Flash acceso mientras está ocupado = 1 Flash Flash Acceso ESPERAR ACCVIFG lectura del resultado 0 = 0. 03FFFh es el valor leído. Cualquier borrado, o escribir 0 ACCVIFG = 1. Escribir es ignorado. byte o word escriba las instrucciones fetch ACCVIFG 0 = 0. CPU obtiene 03FFFh. Esta es la instrucción JMP PC. Cualquier 0 ACCVIFG = 1, 1 = BLOQUEO ACCVIFG leer 1 = 0. 03FFFh es el valor leído. Escritura escritura de Bloque 1 ACCVIFG = 0. Escribir es escrito. Instrucción trae 1 ACCVIFG = 1, 1 = bloqueo interrumpe se desactivan automáticamente durante el funcionamiento de destello cuando la EEI EEIEX = 0 y = 0 y el MSP430x20xx y MSP430G2xx dispositivos donde la EEI y EEIEX no están presentes. Después de que el flash se completó la operación, las interrupciones se activa automáticamente. Cualquier interrupción que se ha producido durante la operación tiene su distintivo asociado conjunto y genera una petición de interrupción cuando vuelva a estar habilitado. Cuando EEIEX GIE = 1 y = 1, una interrupción cancela inmediatamente cualquier funcionamiento de destello y el indicador está establecido. Cuando la EEI = 1, GIE = 1, y = 0 EEIEX, borrar un segmento se ve interrumpida por una interrupción pendiente cada 32 ciclos. Después de realizar el mantenimiento de la interrupción, el segmento borrar se continúa por lo menos durante 32 fFTG hasta que se haya completado. Durante el mantenimiento de la interrupción, el bit ocupado se mantiene pero el fFTG ciclos o en la memoria flash se puede acceder por la CPU sin causar una infracción de acceso se produce. Anidar interrupciones y utilizando la instrucción RETI en rutinas de servicio de interrupción no son compatibles. Controlador de memoria Flash 320 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Memoria Flash La operación del temporizador (en modo vigilante) debe estar desactivado antes de que un borrado de la memoria flash. Un restablecimiento interrumpe el borrar y los resultados son impredecibles. Tras la eliminación ciclo ha terminado, el guardián puede ser re- habilitado. 7.3.5 Parada de un ciclo escribir o borrar cualquier escribir o borrar operación puede ser parado antes de su terminación normal mediante la configuración de la salida de emergencia poco EMEX. Ajuste del EMEX poco se detiene la operación activa inmediatamente y se detiene el flash controlador. Todas estas operaciones, y el flash vuelve a modo de lectura y todos los bits en el registro FCTL1 se restablece. El resultado de la operación es impredecible. 7.3.6 Modo de lectura Marginal

marginal el modo de lectura puede ser usado para verificar la integridad del contenido de la memoria flash. Esta función se lleva a cabo en determinados dispositivos 2xx; véase el dispositivo de hoja de datos específicos de disponibilidad. En modo de lectura marginal marginal programado memoria flash poco lugares puede ser detectado. Los eventos que podrían producir esta situación son inadecuadas las operaciones del programa. Uno de los métodos para fFTG configuración, o violación de VCC durante mínimo borrar o identificación de estas ubicaciones de memoria sería la de realizar periódicamente un cálculo de la suma de una sección de la memoria flash (por ejemplo, un flash segmento) y repetir este procedimiento con el modo de lectura marginal. Si no coinciden, se podría indicar que se trata de un aprendizaje insuficiente memoria flash ubicación. Es posible actualizar la memoria Flash segmento marginal desactivando modo de lectura, copia de la memoria RAM, borrando la serie flash, y para que desde la RAM. El programa control del contenido de la memoria flash se debe ejecutar desde la memoria RAM. Ejecución de código de flash desactiva automáticamente el modo de lectura marginal. La marginal leer los modos son controlados por el MRG0 y MRG1 registro bits. Ajuste MRG1 se utiliza para detectar suficientemente programado flash las celdas que contienen una 1 (no se borran bits). Ajuste MRG0 se utiliza para detectar suficientemente programado flash las celdas que contienen una 0 (programada bits). Sólo uno de estos bits se deben ajustar a la vez. Por lo tanto, un marginal requiere verificación de lectura dos pases de controlar el contenido de la memoria flash de su integridad. Marginal en modo de lectura, el flash velocidad de acceso (MCLK) debe limitarse a 1 MHz (véase el dispositivo específico). 7.3.7 Configuración y acceder a la memoria Flash del Controlador FCTLx registros son 16 bits protegido con contraseña lectura/escritura registra. Acceso de lectura o escritura debe utilizar word instrucciones y accesos de escritura debe incluir la contraseña de escritura 0A5h en el byte superior. Cualquier escribir en cualquier FCTLx registrarse con cualquier valor distinto de 0A5h en el byte superior es una clave de seguridad violación, establece el KEYV bandera y desencadena una PUC restablecimiento del sistema. Cualquier lectura de cualquier FCTLx registra lee 096h en el byte superior. Cualquier escritura en FCTL1 durante un borrado o byte o word operación de escritura es una infracción de acceso y se establece ACCVIFG. Por escrito a FCTL1 es permitido en el bloque modo de escritura cuando ESPERAR = 1, pero escribir a FCTL1 en modo escritura de bloque cuando ESPERAR = 0 es una infracción de acceso y se establece ACCVIFG. Cualquier escritura en FCTL2 cuando la línea ocupada = 1 es una infracción de acceso. Cualquier FCTLx registro podrá ser leído cuando la línea está ocupada = 1. Una lectura no causa una infracción de acceso. 7.3.8 Controlador de memoria Flash flash interrumpe el controlador tiene dos fuentes de interrupción, KEYV y ACCVIFG. ACCVIFG se establece cuando se produce una infracción de acceso. Cuando el ACCVIE poco se vuelve a habilitar después de un flash escribir o borrar, un conjunto ACCVIFG bandera genera una petición de interrupción. Las fuentes de la NMI ACCVIFG vector de interrupción, de modo que no es necesario GIE a establecerse para ACCVIFG para solicitar una interrupción. ACCVIFG también puede ser controlado por software para

determinar si se ha producido una infracción de acceso. ACCVIFG se debe restablecer mediante software. La clave violación bandera KEYV se establece cuando cualquiera de los registros de control flash se escriben con una contraseña incorrecta. Cuando esto ocurre, el PUC se genera inmediatamente el dispositivo. 7.3.9 Los dispositivos de memoria Flash Programación hay tres opciones de programación de un dispositivo flash MSP430. Todas las opciones de programación del sistema: SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 321 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash • Programa Operación www.ti.com través de JTAG • • • el Programa a través del cargador bootstrap • Programa a través de una solución personalizada 7.3.9.1 Programación Memoria Flash MSP430 JTAG mediante dispositivos se pueden programar mediante el puerto JTAG. La interfaz JTAG requiere cuatro señales (cinco señales de 20- y 28-pin), suelo y, opcionalmente, VCC y RST/NMI. El puerto JTAG está protegido por un fusible. Fundir el fusible deshabilita completamente el puerto JTAG y no es reversible. Un mayor acceso a los dispositivos mediante JTAG no es posible. Para obtener más información, consulte el MSP430 Programación a través de la interfaz JTAG Guía del usuario (SLAU320). 7.3.9.2 Programación Memoria Flash a través de la cargador bootstrap (NBS) Más dispositivos flash MSP430 contiene un cargador bootstrap. Ver el dispositivo específico de hoja de datos para obtener los detalles de implementación. La BSL permite a los usuarios leer o programar la memoria flash o RAM usando un interfaz serie UART. Acceso a la MSP430 memoria flash a través de la BSL está protegido por un 256 bits definido por el usuario contraseña. Para más detalles, véase el MSP430 Programación a través del Cargador de inicio Guía del usuario (SLAU319). 7.3.9.3 Memoria Flash Programación a través de una solución personalizada la capacidad del MSP430 CPU a escribir en su propia memoria flash permite en el sistema personalizado y soluciones de programación externa como se muestra en la Figura 7-12. El usuario puede optar por proporcionar los datos para el MSP430 a través de cualquier medio disponible (UART, SPI, etc. ). Software desarrollado por el usuario puede recibir los datos y programa la memoria flash. Dado que este tipo de solución es desarrollado por el usuario, que puede ser completamente personalizado para adaptarse a la aplicación las necesidades para la programación, borrado, o para actualizar la memoria flash. Memoria Flash comandos, datos, etc. UART, Px.x, la CPU ejecuta Host MSP430 SPI software de usuario, etc. Lectura/escritura memoria flash Figura 7-12. Solución de Programación User-Developed Controlador de memoria Flash 322 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Memoria Flash Memoria Flash 7.4 Registros Registros registros La memoria flash se enumeran en la Tabla 7-4. Tabla 7-4. Registros de Memoria Flash Registro Formulario Registro Inicial Dirección de tipo memoria Flash registro de control 1 FCTL1 read/write 0x0128 0x9600 con memoria Flash PUC 2 registro de control FCTL2 de lectura/escritura 0x012A 0x9642 con PUC (1) memoria Flash registro de control 3 FCTL 3 lectura/escritura 0x012C 0x9658 con PUC (2) memoria Flash registro de control FCTL4 4 lectura/escritura 0x01ES DE 0x0000 con PUC Enable Interrupción IE1 1 lectura/escritura 0x0000 Reset con bandera de interrupción 1 PUC IFG1 read/write 0x0002 (1) KEYV se restablece con POR. (2) no está presente en todos los dispositivos. Ver datos específicos de cada dispositivo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 323 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash 7.4.1 Registros www.ti.com FCTL1, memoria Flash Registro de Control 15 14 13 12 11 10 9 8 FRKEY, leído en 096h FWKEY, debe ser escrita como 0A5h 7 6 5 4 3 2 1 0 (1) (1) BLKWRT WRT Reservados EEIEX LA EEI POR MERAS BORRAR Reservados rw-0 rw-0 r0 rw-0 rw-0 rw-0 rw-0 r0 Bits 15-8 FRKEY FCTLx contraseña. Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier otro valor genera un PUC. FWKEY BLKWRT Bloque 7 bits modo de escritura. WRT también debe configurarse para bloquear modo de escritura. BLKWRT se restablece automáticamente cuando EMEX. 0 Bloques de modo de escritura está apagado 1 cuadra de modo de escritura se encuentra en WRT Bit 6 Escribir. Este bit se utiliza para seleccionar el modo de escritura. WRT se restablece automáticamente cuando EMEX. 0 Modo de escritura está apagado 1 modo de escritura de 5 bits Reservados reservados. Siempre lea como 0. Bit 4 EEIEX Interrupción de emergencia permiten salir. Este bit permite establecer una interrupción a causa de una salida de emergencia cuando un flash GIE = 1. EEIEX se restablece automáticamente cuando EMEX. 0 Salida de interrupción deshabilitado. 1 Salida de interrupción activada. La EEI 3 Bits permiten borrar interrupciones. Este ajuste permite borrar un segmento que se vio interrumpida por una petición de interrupción. Después de la interrupción se presta el ciclo se reanuda borrado.

Interrupciones durante 0 segmento borrar desactivada. Interrupciones durante 1 segmento activado el borrado. Bit 2 Masa por MERAS y borrar. Estos bits se utilizan en conjunto para seleccionar el modo de borrado. POR MERAS y BORRAR BORRAR Bit 1 se restablece automáticamente cuando EMEX. ERASE Borra POR MERAS Ciclo 0 0 0 1 No borrar Borrar segmento individual sólo 1 0 Borrar todos los principales segmentos de memoria OPA LOCKA 1 1 = 0: borrar información principal y memoria flash. LOCKUN = 1: Borrar sólo memoria flash principal. Reservado 0 bits reservados. Siempre lea como 0. (1) no presente el MSP430x20xx y MSP430G2xx dispositivos. 7.4.2 FCTL2, memoria Flash Registro de Control 15 14 13 12 11 10 9 8 FWKEYx, 096h debe ser escrita como 0A5h 7 6 5 4 3 2 1 0 rw FSSELx FNx-0 rw-1 rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits 15-8 FWKEYx FCTLx contraseña. Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier otro valor genera un PUC. FSSELx Bits 7-6 Flash fuente de reloj controlador ACLK seleccionar 00 10 01 MCLK SMCLK SMCLK FNx 11 Bits 5-0 controlador Flash divisor de reloj. Estos seis bits seleccione el divisor para que el flash reloj del controlador. El divisor es FNx + 1. Por ejemplo, cuando FNx = 00h, el divisor es 1. Cuando FNx = 03Fh, el divisor es de 64. Controlador de memoria Flash 324 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 7.4.3 registros de memoria Flash FCTL3, memoria Flash Registro de Control 15 14 13 12 11 10 9 8 FWKEYx, 096h debe ser escrita como 0A5h 7 6 5 4 3 2 1 0 FALLA LOCKA EMEX ESPERA DE BLOQUEO ACCVIFG KEYV OCUPADO r(w)-0 r(w)-1 rw-0 rw-1 r-1 rw-0 rw- (0) r(w)-0 Bits 15-8 FWKEYx FCTLx contraseña. Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier otro valor genera un PUC. Bit 7 NO falla. Este bit se configura si el origen del reloj fFTG falla, o un flash se anulará la operación de una interrupción cuando EEIEX = 1. NO se debe restablecer con el software. 0 No 1 No 6 bits LOCKA segmenta y bloqueo Info. Escribir un 1 en este bit para cambiar su estado. Escribir 0 no tiene efecto. UN Segmento 0 desbloqueado y toda la información se borra la memoria durante una misa borrar. 1 UN segmento bloqueado, por lo que toda la información esté protegida de memoria borrado borrado durante una misa. EMEX 5 bits 0 salida de emergencia salida de emergencia salida de emergencia 1

Bit 4 Bloqueo BLOQUEO. Este bit se desbloquea la memoria flash para escribir o borrar. El bloqueo poco se puede definir cualquier momento durante un byte o una palabra escribir o borrar, y la operación se lleva a cabo con normalidad. En el bloque modo de escritura si el bloqueo está definido aunque BLKWRT = ESPERAR = 1, entonces BLKWRT y ESPERAR se restablece y el modo termina normalmente. 0 Desbloqueado 1 Bit 3 bloqueado ESPERAR esperar. Indica que la memoria flash se ha escrito. 0 La memoria flash no está preparada para el siguiente byte/word escribir 1 La memoria flash está listo para el siguiente byte/word escribir ACCVIFG Bit 2 infracción de acceso 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 Bit 1 Flash KEYV clave de seguridad violación. Este bit indica una contraseña incorrecta FCTLx fue escrito con cualquier flash registro de control y genera un PUC cuando juego. KEYV se debe restablecer con el software. Contraseña FCTLx 0 fue escrito correctamente contraseña FCTLx 1 fue escrito incorrectamente 0 Bit ocupado ocupado. Este bit indica el estado de la sincronización del destello generador. 0 1 Ocupado no ocupado SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de memoria Flash 325 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Memoria Flash 7.4.4 Registros www.ti.com FCTL4, memoria Flash Control Registro Este registro no está disponible en todos los dispositivos. Ver el dispositivo específico de hoja de datos para obtener más información. 15 14 13 12 11 10 9 8 FWKEYx, 096h debe ser escrito como 0A5h 7 6 5 4 3 2 1 0 MRG1 MRG0 r-0 r-0 rw-0 rw-0 r-0 r-0 r-0 r-0 Bits 15-8 FWKEYx FCTLx contraseña. Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier otro valor genera un PUC. Reservado Bits 7-6 Reserved. Siempre lea como 0. MRG1 Bit 5 modo Marginal leer 1. Este bit permite al marginal 1 modo de lectura. La marginal leer 1 bit se borra si la CPU se inicia ejecución de la memoria flash. Si ambos MRG1 y MRG0 se establecen MRG1 está activo y MRG0 es ignorado. Marginal 0 1 modo de lectura está desactivada. Marginal 1 1 modo de lectura está activada. MRG0 Bit 4 modo Marginal leer 0. Este bit permite al marginal 0 modo de lectura. La marginal modo 0 se borra si la CPU se inicia ejecución de la memoria flash. Si ambos MRG1 y MRG0 se establecen MRG1 está activo y MRG0 es ignorado. Marginal 0 0 modo de lectura está desactivada. Marginal 1 0 modo de lectura está activada. 3-0 Bits Reservados reservados. Siempre lea como 0.

7.4.5 IE1, de interrupción permiten registrar 1 7 6 5 4 3 2 1 0 ACCVIE rw-0 Bits 7-6 bits pueden ser utilizados por otros módulos. Ver el dispositivo de hoja de datos específica. Bit 5 ACCVIE Flash memory access violation enable interrupción. Este bit permite al ACCVIFG interrupción. Porque otros bits en IE1 puede ser utilizado para otros módulos, se recomienda para definir o borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 Interrumpir no habilitado 1 bits 4-0 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver el dispositivo de hoja de datos específica. Controlador de memoria Flash 326 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 8 SLAU144J-diciembre 2004-2013 Julio revisado E/S Digital Este capítulo se describe el funcionamiento de los puertos de E/S digitales. Tema ... ... ... . Página 8.1 Digital I/O Introducción ... ... ... ... ... ... ... ... 328 Digital 8.2 Operación de E/S ... ... ... ... ... ... 8,3 328 E/S digitales registros ... ... ... ... ... ... 333 SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 327 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

E/S Digital 8.1 Introducción www.ti.com E/S Digital dispositivos Introducción MSP430 tener hasta ocho puertos de E/S digitales, P1 a P8. Cada puerto tiene un máximo de ocho pines de E/S. Cada E/S se pueden configurar individualmente para dirección de entrada o de salida, y cada líneas de E/S puede ser individualmente leer o escribir. Los puertos P1 y P2 tienen capacidad interrupción. Cada interrupción para el P1 y P2 líneas de E/S puede ser activada individualmente y están configurados para proporcionar una interrupción en un borde de subida o borde de caída de una señal de entrada. Todos los P1 líneas de E/S fuente un único vector de interrupción, y todos los P2 líneas de E/S fuente de diferente, único vector de interrupción. La E/S digital incluye: • • • • individual independientemente programables I/Os • Cualquier combinación de entrada o salida • configurables individualmente P1 y P2 interrumpe • entrada independiente y registros de datos • salida configurables individualmente las resistencias pullup o pulldown

configurables individualmente • pin-oscillator función (MSP430 algunos dispositivos) NOTA: MSP430G22x0 : Estos dispositivos disponen de pines de E/S P1.2, P1.5, P1.6 y P1.7. El gpio P1.0, P1.1, P1.3, P1.4, P2.6, P2.7 son implementadas en este dispositivo, pero no está disponible en el pin del dispositivo. Para evitar entradas flotantes, estos GPIO, estos digital I/Os debe ser inicializado correctamente mediante la ejecución de un código de inicio. Ver código de inicialización a continuación: Selecciona VLO como baja frecuencia reloj El código de inicialización configura gpio P1.0, P1.1, P1.3, P1.4 como insumos con resistencia pulldown activada (es decir, P1REN.x = 1) y GPIO P2.6 y P2.7 se selecciona como ACLK VLOCLK - véase el capítulo sobre el Sistema de reloj para obtener más detalles. El registro de bits P1.0, P1.1, P1.3, P1.4 en los registros P1A, P1DIR, P1IFG, P1IE, P1S, P1SEL y P1REN no debe ser alterado después de la inicialización se ejecuta código. Además, todos los registros son Puerto2 no debe ser modificado. ; Config como Entrada con desplegable activado xor.b # 0x20, BCSCTL3; Terminar disponible Puerto1 correctamente los pasadores ; mov.b # 0x1B, P1REN; 8.2 Digital operación de E/S digital E/S está configurado con software de usuario. La configuración y el funcionamiento de la E/S digital en las siguientes secciones se describe. 8.2.1 Registro de entrada PxIN cada bit en cada PxIN register refleja el valor de la señal de entrada en la E/S correspondiente cuando el pin pin se configura como función de E/S. Bit = 0: La entrada es baja Bit = 1: La entrada es alta NOTA: Escribir en Registros de sólo lectura PxIN por escrito a estas de sólo lectura registra resultados en aumento del consumo corriente mientras que el intento de escritura está activo. 8.2.2 Registros de Salida PxOUT cada bit en cada registro PxOUT es el valor a salida de la E/S correspondiente cuando el pin pin está configurado como función de E/S, dirección de salida, y el pull-up/down resistor está desactivado. Bit = 0: El nivel de salida es bajo Bit = 1: La salida es de si el pin de resistencia pullup/desplegable está activada, el bit correspondiente en el registro selecciona PxOUT pullup o pulldown. Bit = 0: El pin es derribado Bit = 1: El pin se tira de Registros 8.2.3 Dirección PxDIR cada bit en cada registro PxDIR selecciona la dirección de la E/S correspondiente, independientemente de la función seleccionada en el pin. PxDIR bits de pines de E/S que se seleccionan para otras funciones debe ser tal como se requiere en la otra función. Bit = 0: El puerto está conectado al pin de entrada Bit = 1 dirección: El puerto está conectado a la salida dirección 8.2.4 Resistencia pullup/desplegable PxREN que registra

cada bit en cada PxREN registro habilita o deshabilita la pullup/resistencia emergente de la E/S correspondiente. El bit correspondiente en el registro PxOUT selecciona si el pin es tirar de la palanca hacia arriba o hacia abajo. Bit = 0: resistencia pullup/desplegable discapacitados Bit = 1: resistencia pullup/desplegable activado 8.2.5 Selección de funciones y Registros PxSEL PxSEL2 pines de Puerto son a menudo con otros periféricos multiplexada las funciones del módulo. Ver el dispositivo de hoja de datos específica para determinar las funciones de la patilla. Cada PxSEL y PxSEL bit2 se utiliza para seleccionar la función de pin - puerto de E/S módulo periférico o función. Tabla 8-1. PxSEL y PxSEL2 PxSEL PxSEL Función de Pin2 0 0 función de E/S está seleccionada. 0 1 Módulo periférico Principal función está seleccionada. 1 0 Reservado. Ver datos específicos de cada dispositivo. 1 Secundaria 1 módulo periférico función está seleccionada. Ajuste PxSELx = 1 no se establece automáticamente el pin. Otro módulo periférico funciones pueden requerir la PxDIRx bits para configurarse según la dirección necesaria para la función del módulo. Consulte el pin en el dispositivo los esquemas específicos de hoja de datos. NOTA: el ajuste PxREN = 1 Cuando PxSEL = 1 en algunos puertos de E/S en el MSP430F261x y MSP430F2416/7/ 8/9, lo que permite la resistencia pull-up/desplegable (PxREN = 1) mientras que la función del módulo está seleccionada (PxSEL = 1) no desactiva la salida lógica. No se recomienda esta combinación y puede dar como resultado no deseado en flujo de corriente a través de la resistencia interna. Ver el dispositivo específico de esquemas pin hoja de datos para obtener más información. Establecer la dirección de salida ‫٭‬Required‫ ; ٭‬Seleccione ACLK función de pin BIS.B # 01h, &P2DIR ; ;Salida ACLK P2.0 en el MSP430F21x1 BIS.B # 01h, &P2SEL NOTA: P1 y P2 están desactivados cuando interrumpe PxSEL = 1 cuando cualquier P1SELx o P2SELx bit está establecido el correspondiente pin función de interrupción está desactivado. Por lo tanto, las señales de estos pines no generará P1 o P2 interrumpe, independientemente del estado de la correspondiente P1IE o P2IE poco. SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 329 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

E/S Digital www.ti.com Operación Cuando en un puerto se selecciona como una entrada a un periférico, la señal de entrada para el periférico es un trabado representación de la señal en el pin del dispositivo. Mientras PxSELx = 1, la señal de entrada sigue la señal en el pin. Sin embargo, si el PxSELx = 0, la entrada en el periférico mantiene el valor de la señal de entrada en el pin del dispositivo antes de que el PxSELx poco se ha restablecido. 8.2.6 Oscilador Pin Algunos dispositivos MSP430 dispone de un pin función oscilador incorporado en algunos contactos. El oscilador función puede utilizarse en aplicaciones de detección

táctil capacitiva para eliminar componentes pasivos externos. Además, el pasador oscilador puede ser utilizado en aplicaciones de sensores. No hay componentes externos para crear la oscilación los sensores capacitivos se puede conectar directamente al MSP430 polo sólido, típico de histéresis de ~0,7 V cuando el oscilador pin función está activada, otras configuraciones de pin se sobrescribirá. El controlador de salida está apagado, mientras que el débil pullup/desplegable es activada y controlada por el nivel de tensión en la patilla. La tensión en la E/S se introduce en el disparador de Schmitt de la patilla y, a continuación, envía a un temporizador. La conexión con el temporizador es un dispositivo concreto y, por lo tanto, definido en el dispositivo específico de hoja de datos. El disparador Schmitt está invertido y salida y luego decide si la pullup o el menú desplegable es activado. Debido a la inversión, el pin comienza a oscilar tan pronto como el pasador pasador oscilador está seleccionada la opción configuración. Algunos de los pin-oscilador envía son combinados por un lógico O antes de pasar a un reloj temporizador de entrada o captura canal. Por lo tanto, Sólo uno de los pasadores oscilador debe ser activado a la vez. La frecuencia de oscilación de cada uno de los pines se define por la carga en el pin y por el tipo de E/S. E/S analógicas con funciones normalmente muestran una baja frecuencia de oscilación de pure digital I/Os. Ver el dispositivo específico de hoja de datos para obtener más información. Las clavijas sin carga externa muestran frecuencias de oscilación típica de 1 MHz a 3 MHz Pin en un oscilador de UN típico toque aplicación aplicación mediante panel táctil entubadora para el pin se muestra en la Figura 8-1. Parte de Digital I/opx.y DVSS DVCC 0 1 1 PAD TAxCLK TASSELx parte de Timer_A ID.x 0 1 divisor 16-bit Timer 2 1/2/4/8 TAR 3 Captura Registro CCRx Figura 8-1. Ejemplo: Circuitos y configuración mediante la patilla Oscilador un cambio de la capacitancia de la almohadilla de contacto (externo carga capacitiva) tiene un efecto sobre el pin frecuencia del oscilador. Acercarse a una punta de dedo aumenta la capacitancia del panel táctil, por lo tanto, conduce a una menor frecuencia de oscilación debido a su largo tiempo de carga. La frecuencia de oscilación puede directamente ser capturada en un temporizador incorporado canal. La sensibilidad típica de un pin se muestra en la Figura 8-2. 330 E/S digitales SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Digital operación de E/S 1,50 VCC= 3,0 V 1,35 1,20 1,05 0,90 0,75 0,60 0,45 0,30 ! T0,15 Fosc ! Típica frecuencia de oscilación. 0,00 MHz 100 10 50 CLOAD! Capacitancia Externa ! PF Figura 8-2.

8.2.7 Frecuencia típica Pin-Oscillation P1 y P2 interrumpe cada uno de los pines de los puertos P1 y P2 tienen capacidad interrupción, configurado con la PxIFG, PxIE PxIES y registros. Todos los pines P1 fuente un único vector de interrupción, y todos los pines P2 fuente otro vector de interrupción. La PxIFG registro puede ser analizada para determinar el origen de un P1 o P2 interrupción. 8.2.7.1 Registros bandera de interrupción P1IFG, P2IFG PxIFGx cada bit es la bandera de interrupción de E/S correspondiente y se activa cuando la señal de entrada seleccionada borde se produce en el pin. Todos PxIFGx interrumpir banderas solicitar una interrupción cuando sus correspondientes PxIE bits y el bit GIE. Cada PxIFG bandera debe ser restablecido con software. Software también puede establecer cada PxIFG bandera, proporcionando una manera de generar una interrupción software. Bit = 0: No hay interrupción está pendiente Bit = 1: Una interrupción Solo está pendiente las transiciones, no estático, causa interrupciones. Si cualquier PxIFGx pabellón se convierte en un Px rutina de servicio de interrupción, o se establece después de que el RETI a la enseñanza de Px rutina de servicio de interrupción se ejecuta, el conjunto PxIFGx bandera genera otra interrupción. Esto asegura que cada transición es reconocido. NOTA: Al cambiar Banderas PxIFG PxOUT PxDIR o por escrito a P1A, P1DIR, P2o P2DIR puede dar lugar a la correspondiente P1IFG o P2IFG banderas. 8.2.7.2 Borde Interrupción Seleccionar Registros P1S, P2S Cada PxIES poco selecciona la interrupción de la E/S correspondiente. Bit = 0: La bandera PxIFGx está configurado con una transición de alta a baja Bit = 1: El PxIFGx distintivo se establece con una transición de alta a baja SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 331 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

E/S Digital www.ti.com Operación NOTA: Escribir a PxIESx por escrito a P1S, o P2S puede ser el resultado de la interrupción correspondiente banderas. PxIESx PxINx PxIFGx 0:1 0 puede ser fijado 0:1 1 sin cambios 1:0 0 1:0 1 8.2.7.3 se podrán establecer Enable Interrupción P1IE, P2IE Cada PxIE bits permite al asociado PxIFG bandera de interrupción. Bit = 0: La interrupción está desactivado. Bit = 1: La interrupción está activada. 8.2.8 Configurar los puertos no utilizados Los Pasadores pines de E/S debe estar configurada como función de E/S, dirección de salida, y desconectadas en la placa del PC, para evitar una entrada flotante y reducir el consumo de energía. El valor de los bits PxOUT es irrelevante, ya que el pin es ajeno. Por otra parte, el integrado resistencia pullup/desplegable puede ser activado mediante el establecimiento de la PxREN poco del pin sin usar para prevenir la entrada flotante. Consulte el sistema se restablece, interrupciones, y de los modos de funcionamiento el capítulo para la terminación de los pin sin utilizar.

332 E/S digitales SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Digital Registros de E/S Digital 8.3 Registros de E/S digital registros de E/S se enumeran en la Tabla 8-2. Tabla 8-2. E/S Digital registra Puerto corto formulario Registro Registro de la Dirección de entrada Tipo Estado inicial P1EN 020h Read only (Sólo lectura): Salida P1A 021h Lectura/escritura idéntico sentido P1DIR 022h Lectura/escritura Restablecer con PUC bandera de interrupción P1IFG 023h Lectura/escritura Restablecer con PUC P1 Interrumpir borde Seleccione P1S 024h read/write Enable Interrupción Sin P1IE 025h Lectura/escritura Restablecer con PUC Puerto Seleccione P1SEL 026h Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P1SEL2 041h Lectura/escritura resistencia cero con PUC Activar P1REN 027h Lectura/escritura Entrada Reset con PUC P2EN 028h Read only (Sólo lectura): Salida DE 029P2h Lectura/escritura idéntico sentido P2DIR 02Ah Lectura/escritura Restablecer con PUC bandera de interrupción P2IFG 02Bh Lectura/escritura Restablecer con PUC P2 Interrumpir borde Seleccione P2S 02Ch read/write Enable Interrupción Sin P2IE 02Dh Lectura/escritura Restablecer con PUC Puerto seleccionar P2SEL 02Eh Lectura/escritura 0C0h con 2 puerto PUC P2SEL2 042h Lectura/escritura resistencia cero con PUC Activar P2REN 02Fh Lectura/escritura de Entrada Reset con PUC P3EN 018h Read only (Sólo lectura): Salida DE 019P3h Lectura/escritura idéntico sentido P3DIR 01Ah Lectura/escritura Restablecer con PUC puerto P3 P3SEL 01Bh Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P3SEL2 043h Lectura/escritura resistencia cero con PUC Activar P3REN 010h Lectura/escritura Entrada Reset con PUC P4EN 01Ch sólo lectura - Salida P4A 01Dh Lectura/escritura idéntico sentido P4DIR 01Eh Lectura/escritura Restablecer con PUC puerto P4 P4SEL 01Fh Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P4SEL2 044h Lectura/escritura resistencia cero con PUC Activar P4REN 011h Lectura/escritura Entrada Reset con PUC P5EN 030h Sólo lectura: Salida DE 031P5h Lectura/escritura idéntico sentido P5DIR 032h Lectura/escritura Restablecer con PUC puerto P5 P5SEL 033h Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P5SEL2 045h Lectura/escritura resistencia cero con PUC Activar P5REN 012h Lectura/escritura de Entrada Reset con PUC P6EN 034h Read only (Sólo lectura): Salida DE 035P6h Lectura/escritura idéntico sentido P6DIR 036h Lectura/escritura Restablecer con PUC puerto P6 P6SEL 037h Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P6SEL2 046h Lectura/escritura resistencia cero con PUC Activar P6REN 013h Lectura/escritura Restablecer con PUC SLAU144J-diciembre 2004-2013 Julio revisado E/S Digital 333 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

E/S Digital registra www.ti.com Tabla 8-2. Digital I/O registros (continuación) Puerto Registro formulario Registro de Direcciones Tipo Estado inicial de Entrada EN 038P7h Read only (Sólo lectura): Salida P7A 03Ah Lectura/escritura idéntico sentido P7DIR 03Ch Lectura/escritura Restablecer con PUC puerto P7 P7SEL 03Eh Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P7SEL2 047h Lectura/escritura resistencia cero con PUC Activar P7REN 014h Lectura/escritura de Entrada Reset con PUC P8EN 039h Read only (Sólo lectura): Salida P8A 03Bh Lectura/escritura idéntico sentido P8DIR 03Dh Lectura/escritura Restablecer con PUC puerto P8 P8SEL 03Fh Lectura/escritura Restablecer con PUC Puerto Seleccione 2 P8SEL2 048h Lectura/escritura resistencia cero con PUC Activar P8REN 015h Lectura/escritura Restablecer con PUC 334 E/S digitales SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 9 SLAU144J-DICIEMBRE 2004-Revisado 2013 Julio Supervisor de tensión de alimentación (SVS) en este capítulo se describe el funcionamiento de la superintendencia. La SVS es aplicar en determinados MSP430x2xx dispositivos. Tema ... ... ... . Página 9.1 Supervisor de tensión de alimentación (SVS) Introducción ... ... ... ... ... ... ... ... SVS 336 9.2 Funcionamiento ... ... ... ... ... ... ... SVS 337 Registros 9,3 ... ... ... ... ... ... ... 339 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Supervisor de tensión de alimentación (SVS) 335 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Supervisor de tensión de alimentación (SVS) Introducción www.ti.com 9.1 Supervisor de tensión de alimentación (SVS) Introducción La SVS se utiliza para supervisar el voltaje o una tensión externa. La SVS puede ser configurado para establecer un indicador o generar una oferta POR GRUPO cero cuando la tensión de alimentación o tensión externa cae por debajo de un umbral seleccionado. La superintendencia incluye: • vigilancia • Seleccionable GRUPO generación de POR • Salida de SVS comparación accesible por software • condición de bajo voltaje con enclavamiento y accesible por software (seleccionable) • 14 niveles de umbral • canal externo para monitor externo tensión La SVS diagrama de bloques se muestra en la Figura 9-1. Voltaje VCC GRUPO D GRUPO G Restablecer S SVSIN ~ 50us 1111

0001 ! Treset SVS_POR + 0010 ~ 50us SVSOUT 1011 1101 1100 1.2V D G S Conjunto SVSFG Restablecer VLD PORON SVSOP SVSON SVSFG SVSCTL Bits Figura 9-1. Diagrama de bloques SVS 336 Supervisor de tensión de alimentación (SVS) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SVS SVS Operación 9.2 Operación La SVS detecta si el nivel por debajo de un seleccionable. Puede ser configurado para proporcionar una POR o establecer un indicador, cuando un grupo caídas de tensión de baja tensión. La superintendencia está desactivado después de un reinicio para ahorrar consumo de corriente. 9.2.1 Configuración de la SVS El VLDx bits se utilizan para activar/desactivar los SVS y seleccione uno de los 14 niveles de umbral comparación con SVS está apagado cuando VLDx = 0 y cuando VLDx > 0. El (V(SVS_IT-)) para SVSON poco no se enciende en la superintendencia. GRUPO. En su lugar, se refleja el estado de encendido/apagado de la SVS y puede ser usado para determinar cuándo la superintendencia. Cuando VLDx = 1111, SVSIN canal seleccionado. La tensión en SVSIN se compara a un nivel interno de aproximadamente 1,25 V. 9.2.2 Comparación SVS una condición de bajo voltaje existe cuando la tensión externa cae por debajo de su umbral 1,25 -V. GRUPO desciende por debajo del valor del umbral seleccionado o cualquier condición de bajo voltaje SVSFG establece el bit. El PORON poco activa o desactiva el dispositivo de función de reinicio de la superintendencia. Si PORON = 1, una POR se genera cuando SVSFG. Si PORON = 0, una condición de bajo voltaje SVSFG conjuntos, pero no generan una POR. La SVSFG poco está cerrada. Esto permite que el usuario software para determinar si una condición de bajo voltaje producido anteriormente. La SVSFG bit debe ser restablecido por software de usuario. Si la condición de bajo voltaje todavía está presente cuando SVSFG se restablece, se establece de nuevo inmediatamente por la Superintendencia. 9.2.3 Cambiar el VLDx Bits cuando el VLDx bits se cambia de cero a cualquier valor distinto de cero es un solución automática que permite retrasar la superintendencia para resolver circuitos. La td(SVSon) durante este tiempo, la SVS no marcar una condición de bajo voltaje td(SVSon) la demora es de aproximadamente 50 µs. o restablecer el dispositivo, y la SVSON bit es borrado. Puede probar el Software SVSON bit para determinar si el tiempo ha transcurrido y la SVS es supervisar la tensión correctamente. Mientras que por escrito a SVSCTL SVSON = 0 se anula la liquidación automática SVS demora, la SVS a

interruptor modo activo inmediatamente. De esta manera, la SVS circuitos podría no ser td(SVSon), y se instalaron en ellas, lo que da lugar a comportamientos impredecibles. Cuando el VLDx bits han cambiado con respecto a cualquier valor distinto de cero a cualquier otro valor distinto de cero el circuito requiere el tiempo de ~12 µs. Ver el dispositivo de hoja de datos específica. tsettle para resolver. El tiempo de asentamiento tsettle es un máximo no se trata de una práctica que impide que demora SVSFG a establecer o para evitar el restablecimiento del dispositivo. El caudal recomendado para cambiar entre los niveles se muestra en el código siguiente. Habilitar SVS por primera vez: ; ... ; Nivel 2,8 V, no causa POR ; MOV.B # 080h, &SVSCTL ... ; Nivel 1,9 V causa POR ; desactivar temporalmente SVS MOV.B # 018h, &SVSCTL ; Cambio SVS nivel MOV.B # 000h, &SVSCTL ; SLAU144J-diciembre de 2004-2013 Julio revisó Supervisor de tensión de alimentación (SVS) 337 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SVS SVS 9.2.4 Funcionamiento www.ti.com Rango de funcionamiento de cada SUPERINTENDENCIA tiene histéresis a reducir la sensibilidad a pequeños cambios de tensión de alimentación cuando se está cerca del límite. La SVS y SVS/apagón interoperabilidad se muestran en la Figura GRUPO 9-2. Software Juegos>0 GRUPO VLD Thle(SVS_IT!), V(SVS_IT!), V(SVSstart) Thle(B_IT!), V(B_IT!) VCC(inicio) apagón apagón Región BrownSVSOUT Región 1 0 td(BOR) SVS Circuito Activo t d(BOR) 1 0 td(SVSon) td(SVSR) SVS_POR indefinido 1 0 Figura 9-2. Los niveles de operación y los cortes de SVS/Circuito de Reset 338 Supervisor de tensión de alimentación (SVS) SLAU144J-diciembre 2004Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SVS SVS registra 9,3 registra la SVS registros se enumeran en la Tabla 9-1. Tabla 9-1. SVS Registros Registro Formulario Registro Tipo Dirección Estado inicial SVS Registro de Control SVSCTL Lectura/escritura 055h Restablecer con BOR SLAU144J-diciembre 2004-Revisado 2013 Julio Supervisor de tensión de alimentación (SVS) 339 presentar documentación comentarios

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SVS Registros 9.3.1 www.ti.com SVSCTL, SVS Registro de Control 7 6 5 4 3 2 1 0 VLDx SVSON PORON SVSOP SVSFG (1) (1) (1) (1) (1) (1) (1) (1) rw-0 rw-0 rw-0 rw-0 rw-0 r rw-0 VLDx Bits 7-4 nivel de tensión detectar. Estos bits encienda el SVS y seleccione la SVS nominal tensión de umbral. Ver el dispositivo específico de hoja de datos de los parámetros. 0000 SUPERINTENDENCIA de 0001 1,9 0010 2,1 V 2,2 V 0011 V 0100 V 0101 2,3 2,4 2,5 V 0110 V 0111 V 1000 2,65 1001 2,8 V 2,9 V 1010 3,2 1011 3,05 V 3,35 V 1100 V 1101 V 1110 3,5 3,7 V 1111 compara SVSIN tensión de entrada externa de 1,25 V. PORON POR el Bit 3. Este bit permite al SVSFG bandera para causar una POR restablecer el dispositivo. 0 SVSFG no causa POR 1 causas POR SVSFG SVSON SVS 2 bits. Este bit refleja la situación de SVS. Este bit no se enciende la superintendencia. La superintendencia está activada de ajuste VLDx > 0. 0 1 SUPERINTENDENCIA de superintendencia sobre SVSOP SVS salida 1 Bit. Este bit refleja el valor de salida de la SVS comparación. SVS 0 comparación de salida es baja 1 SVS comparación salida es alta SVSFG Bit 0 SVS bandera. Este bit indica una condición de bajo voltaje. SVSFG se mantiene después de una condición de baja tensión hasta que se restablezca por medio de un software. 0 No se ha producido una condición baja tensión 1 una condición baja está presente o se ha producido (1) restablecer por un reinicio, no por un POR o PUC. 340 Supervisor de tensión de alimentación (SVS) SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 10 SLAU144J-diciembre 2004-2013 Julio Revisado del temporizador+ (WDT+) El temporizador de vigilancia+ (WDT+) es un 16-bit timer que se puede utilizar como un organismo de vigilancia o como un temporizador de intervalos. Este capítulo describe el WDT+ El WDT+ se implementa en todos MSP430x2xx dispositivos. Tema ... ... ... . 10.1 Del Temporizador Página+ (WDT+) Introducción ... ... ... ... ... ... ... . 342 10.2 Temporizador Watchdog+ Operación ... ... ... ... ... ... ... .. 10.3 Del Temporizador 344 Registros+ ... ... ... ... ... ... ... .. 346

SLAU144J entre diciembre de 2004 y revisada del temporizador 2013 Julio+ (WDT+) 341 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Temporizador Watchdog+ (WDT+) Introducción www.ti.com 10.1 Temporizador de vigilancia+ (WDT+) Introducción La función principal de la WDT+ módulo es controlado para realizar un reinicio del sistema después de un problema de software. Si el intervalo de tiempo seleccionado expira, el restablecimiento del sistema se genera. Si la función de control no es necesario en una aplicación, el módulo se puede configurar como un temporizador de intervalos y puede generar interrupciones a intervalos de tiempo seleccionados. Funciones del temporizador watchdog+ módulo incluyen: • Cuatro software seleccionable de intervalos de tiempo • modo Vigilante • Intervalo de modo • • • • • Acceso a WDT+ registro de control está protegido por contraseña • Control de RST/función de pin NMI Seleccionable • fuente de reloj • Puede ser detenido con el fin de ahorrar energía • Reloj fail-safe El WDT+ función diagrama de bloques se muestra en la Figura 10-1. NOTA: Facultades del temporizador de Active+ después de un PUC, el WDT+ módulo se configura automáticamente en el modo vigilante con un ciclo de reloj 32768 inicial cero el intervalo con el DCOCLK. El usuario debe configurar o detener el WDT+ antes de la fecha de vencimiento del intervalo cero inicial. 342 Temporizador de vigilancia+ (WDT+) SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com WDTQn 3 P6 P9 Int. Pabellón 2 Y Q13 1 Q15 0 16 !poco tiempo de vigilancia+ (WDT+) Introducción WDTCTL MDB MSB 0 1 0 1 Contador de impulsos Contraseña Comparar Generador A B Claro (PUC) fallos Asyn 1 0 1 16 ! 0 bit CLK EQU EQU permitir la escritura lógica Byte Bajo MCLK R / W SMCLK ACLK 1 1 BAÑO WDTHOLD WDTNMIES WDTNMI Figura 10-1. Watchdog SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas

WDTTMSEL WDTCNTCL WDTSSEL WDTIS1 WDTIS0 LSB Reloj SMCLK MCLK Solicitud activa Activa Activa ACLK Lógica Timer + Diagrama de bloques del temporizador+ (WDT+) 343 Instrumentos

Del Temporizador incorporado+ Operación www.ti.com 10,2 funcionamiento del temporizador+ El WDT+ módulo puede ser configurado como un perro guardián o temporizador con el WDTCTL registro. El registro también contiene WDTCTL bits de control para configurar el RST/NMI. WDTCTL es de 16 bits, protegido por contraseña, lectura/escritura registro. Acceso de lectura o escritura debe utilizar word instrucciones y accesos de escritura debe incluir la contraseña de escritura 05Ah en el byte superior. Cualquier escritura en WDTCTL con cualquier valor distinto de 05Ah en el byte superior es una clave de seguridad violación y desencadena un restablecimiento del sistema PUC independientemente del modo de temporizador. Cualquier lectura de WDTCTL lee 069h en el byte superior. El WDT+ reloj contador debería ser menor o igual que el sistema (MCLK) frecuencia. 10.2.1 Contador Temporizador Watchdog+ el temporizador de vigilancia+ contador (WDTCNT) es de 16 bits de contador que no es directamente accesible por software. La WDTCNT es controlada y los intervalos de tiempo seleccionados mediante el temporizador de vigilancia+ WDTCTL. registro de control La WDTCNT pueden ser obtenidos de ACLK o SMCLK. Se selecciona la fuente del reloj con el WDTSSEL poco. 10.2.2 Modo Vigilante después de PUC, el WDT+ módulo está configurado en el modo vigilante 32768 con un ciclo inicial cero el intervalo con el DCOCLK. El usuario debe configurar, detener, o borrar el WDT+ antes de la fecha de vencimiento del cero el intervalo inicial u otro PUC se generará. Cuando el WDT+ se configura para funcionar en modo vigilante, ya sea por escrito a WDTCTL con una contraseña incorrecta, o caducidad del intervalo de tiempo seleccionado desencadena una PUC. EL PUC se restablece el WDT+ a su estado predeterminado y se configura el RST/NMI pin a modo de reset. 10.2.3 Modo de temporizador de intervalos el WDTTMSEL poco a 1 selecciona el intervalo modo temporizador. Este modo se puede utilizar para proporcionar interrupciones periódicas. En modo temporizador de intervalo, la bandera WDTIFG está fijado en la fecha de vencimiento del intervalo de tiempo seleccionado. LA PUC no se genera en modo temporizador de intervalos en el momento de la caducidad del intervalo del temporizador y la habilitación de WDTIFG WDTIE permanece inalterada. Cuando el WDTIE bits y el bit GIE se establecen, el pabellón WDTIFG pide una interrupción. La bandera de interrupción WDTIFG se restablece automáticamente cuando su petición de interrupción es reparado o se puede poner a cero mediante el software. El vector de interrupción en modo temporizador de intervalos es diferente de la de modo vigilante. NOTA: al modificar el temporizador de vigilancia+

El WDT+ intervalo debería ser cambiado junto con WDTCNTCL = 1 en una sola instrucción para evitar una inesperada interrupción inmediata o PUC. El WDT+ debe ser detenido antes de cambiar la fuente de reloj para evitar una posible intervalo incorrecto. 10.2.4 Temporizador de Control+ interrumpe el WDT+ utiliza dos bits de la ecus), control de interrupción. • El WDT+ bandera de interrupción, WDTIFG, ubicado en IFG1.0 • El WDT+ enable interrupción, WDTIE, ubicado en IE1.0 al usar el WDT+ en el modo de vigilancia, la bandera WDTIFG fuentes un reset vector interrupción. La WDTIFG puede ser utilizado por el reset rutina de servicio de interrupción para determinar si la causa del dispositivo de vigilancia para poner a cero. Si se establece el indicador, a continuación, el temporizador de vigilancia+ inició el restablecimiento ya sea por sincronización o por una clave de seguridad violación. Si WDTIFG está desactivada, el restablecimiento fue causado por una fuente diferente. Cuando se utiliza el WDT+ en modo temporizador de intervalo, la bandera WDTIFG se establece después de que el intervalo de tiempo seleccionado y solicita el WDT+ temporizador de intervalos si la interrupción y el GIE WDTIE bits se establecen. El temporizador de intervalos vector de interrupción es diferente desde el reinicio vector utilizado en modo vigilante. En modo temporizador de intervalo, la bandera WDTIFG se reajusta automáticamente cuando la interrupción sea reparado o se puede restablecer con el software. 344 Temporizador de vigilancia+ (WDT+) SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com+ Operación del Temporizador Temporizador de vigilancia 10.2.5 fallos+ Reloj El WDT+ módulo proporciona a prueba de fallos de registro asegurar el reloj con el WDT+ no se puede desactivar en modo vigilante. Esto significa que los modos de baja potencia puede verse afectada por la elección para el WDT+ reloj. Por ejemplo, si es el WDT ACLK+ fuente de reloj, LPM4 no estará disponible, ya que el WDT+ evitar ACLK de ser desactivado. Además, si ACLK SMCLK o fallar al origen de la WDT+, el WDT+ fuente de reloj se activa automáticamente a MCLK. En este caso, si MCLK proviene de un cristal, y el cristal ha fallado, el fail-safe se activará la función la Contraloría y el uso como fuente para MCLK. Cuando el WDT+ módulo se utiliza en modo temporizador de intervalo, no hay prueba de fallos para el origen de reloj. 10.2.6 Funcionamiento modos de baja potencia en el MSP430 dispositivos tienen varios modos de baja potencia. Las señales de reloj diferentes están disponibles en diferentes modos de baja potencia. Los requisitos de la aplicación del usuario y el tipo de registro utilizados determinan cómo el WDT+ debe ser configurado. Por ejemplo, el WDT+ no deben estar configurados en modo vigilante con SMCLK como su fuente de reloj si el usuario quiere utilizar modo de baja potencia 3 porque el WDT+ mantendrá SMCLK habilitadas para la fuente de reloj, lo que aumenta el consumo de corriente de LPM3. Cuando el

temporizador de vigilancia+ no es necesario, el WDTHOLD poco se puede utilizar para mantener la WDTCNT, reduciendo el consumo de energía. 10.2.7 Ejemplos de Software cualquier operación de escritura WDTCTL debe ser una palabra con 05Ah (WDTPW) en el byte superior: ; borrar periódicamente una vigilancia activa MOV #WDTPW+WDTCNTCL, &WDTCTL ; Cambio del temporizador+ intervalo MOV #WDTPW+WDTCNTL+WDTSSEL, &WDTCTL ; Detener la vigilancia MOV #WDTPW+WDTHOLD, &WDTCTL ; Cambio WDT+ a modo temporizador de intervalos, reloj/MOV #8192 intervalo WDTPW+WDTCNTCL+WDTTMSEL+WDTIS0, &WDTCTL ; SLAU144J-diciembre de 2004-2013 Julio Revisado del temporizador+ (WDT+) 345 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

+ Registros del Temporizador Temporizador Watchdog www.ti.com 10,3+ registra el WDT+ registros se enumeran en la Tabla 10-1. Tabla 10-1. Temporizador de vigilancia+ Registros corto formulario Registro Tipo de registro Dirección Estado inicial del temporizador registro de control+ WDTCTL Lectura/escritura 0120h 06900h con PUC SFR enable interrupción registro 1 IE1 Lectura/escritura 0000h Restablecer con PUC (1) SFR registro bandera de interrupción 1 IFG1 Lectura/escritura 0002h Restablecer con PUC (1) WDTIFG se restablece con POR. 346 Temporizador de vigilancia+ (WDT+) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com+ Registros del temporizador 10.3.1 WDTCTL, Watchdog Timer+ Registro 15 14 13 12 11 10 9 8 WDTPW, 069h debe ser escrita como 05Ah 7 6 5 4 3 2 1 0 WDTHOLD WDTNMIES WDTNMI WDTTMSEL WDTCNTCL WDTSSEL WDTISx rw-0 rw-0 rw-0 rw-0 r0 (w) rw-0 rw-0 rw-0 Bits 15-8 WDTPW+ contraseña del temporizador. Lea siempre como 069h. Debe ser escrita como 05Ah, o se genera una PUC. Bit 7 WDTHOLD+ del temporizador. Este bit se detiene el temporizador watchdog+. Ajuste WDTHOLD = 1 cuando el WDT+ no está en uso ahorra energía. 0 Temporizador de Control+ no es parado 1 temporizador de vigilancia+ se detiene WDTNMIES Bit 6 del temporizador+ NMI borde seleccionar. Este bit selecciona la interrupción de la NMI interrumpir cuando WDTNMI = 1.

Modificar este bit puede desencadenar una NMI. Modificar esta poco cuando WDTIE = 0 para evitar provocar accidentalmente una NMI. 0 NMI en borde de subida 1 NMI en borde de caída WDTNMI Bit 5 del temporizador+ NMI seleccionar. Este bit selecciona la función de la RST/NMI. 0 Función Reset función WDTTMSEL NMI 1 Bit 4 del temporizador+ 0 selección de modo modo Vigilante 1 modo temporizador de intervalo WDTCNTCL Bit 3 del temporizador contador+ claro. Ajuste WDTCNTCL = 1 borra el valor de conteo a 0000h. WDTCNTCL se restablece automáticamente. Ninguna acción 0 1 = 0000h WDTCNT WDTSSEL 2 bits+ reloj temporizador de control selección de fuente 1 0 SMCLK ACLK WDTISx Bits 1-0 del temporizador+ intervalo seleccione. Estos bits seleccione el intervalo del temporizador+ WDTIFG para establecer la bandera y/o generar un PUC. Vigilancia 00 fuente de reloj /32768 Vigilancia 01 fuente de reloj /8192 Vigilancia 10 fuente de reloj /512 11 fuente de reloj control /64 SLAU144J-diciembre 2004-2013 Julio Revisado del temporizador+ (WDT+) 347 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Temporizador Watchdog+ Registros 10.3.2 www.ti.com IE1, Interrumpir Habilitar registro 1 7 6 5 4 3 2 1 0 NMIIE WDTIE rw-0 Bits 7-5 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. Bit 4 NMI NMIIE enable interrupción. Este bit permite la interrupción NMI. Porque otros bits en IE1 puede ser utilizado para otros módulos, se recomienda para definir o borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 Interrumpir no habilitado 1 bits 3-1 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. WDTIE Bit 0 temporizador Watchdog+ enable interrupción. Este bit permite la interrupción para WDTIFG modo temporizador de intervalos. No es necesario establecer este bit de modo vigilante. Porque otros bits en IE1 puede ser utilizado para otros módulos, se recomienda para definir o borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 1 Interrupción Interrupción no habilitado habilitado IFG1 10.3.3 Registro, bandera de interrupción 1 7 6 5 4 3 2 1 0 rw-0 NMIIFG WDTIFG rw- (0) bits 7-5 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. Bit 4 NMIIFG bandera de interrupción NMI. NMIIFG se debe restablecer mediante software. Porque otros bits de IFG1 puede ser utilizado para que

el resto de los módulos, se recomienda borrar NMIIFG mediante BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 3-1 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. WDTIFG Bit 0 temporizador Watchdog+ bandera de interrupción. En modo vigilante, WDTIFG permanece hasta que reinicio por software. En modo intervalo, WDTIFG se restablece automáticamente la interrupción por el servicio, o se puede restablecer mediante software. Porque otros bits de IFG1 puede ser utilizado para que el resto de los módulos, se recomienda borrar WDTIFG mediante BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. 0 Sin interrupción Interrupción pendiente pendiente 1 348 temporizador de control+ (WDT+) SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 11 SLAU144J-diciembre de 2004-Revisado 2013 Julio Multiplicador de Hardware Este capítulo describe el multiplicador de hardware. El multiplicador de hardware se implementa en algunos MSP430x2xx dispositivos. Tema ... ... ... . 11.1 Multiplicador de Hardware página Introducción ... ... ... ... ... ... ... ... 350 11.2 Operación Multiplicador de Hardware ... ... ... ... ... ... ... ... 350 11,3 Registros Multiplicador de Hardware ... ... ... ... ... ... ... ... 354 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Multiplicador de Hardware 349 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Multiplicador de Hardware Introducción www.ti.com 11.1 Multiplicador de Hardware Introducción El multiplicador de hardware es un periférico y no es parte de la MSP430 CPU. Esto significa, sus actividades no interfieren con las actividades del CPU. El multiplicador registros registros son periféricos que están cargados y leído con instrucciones de la CPU. El multiplicador de hardware es compatible con: • • • • • multiplicar sin signo Firmado multiplicar multiplicar se acumulan sin firmar • • Firmado multiplicar acumular • 16x16 bits, 16x8 bits, 8x16 bits, 8x8 bits del multiplicador de hardware diagrama de bloques se muestra en la Figura 11-1. 15 0 Rw ICNEDIATCK 130h 15 0 rw MPYS 132h OP1 OP2 138h MAC MAC 134h 136h 16 x 16 Registro Accesible Multipiler

ICNEDIATCK = 0000 MAC MPYS 32 !bitAdder ICNEDIATCK MAC, MAC, MAC MPYS Multiplexor Multiplexor 32 !poco SUMEXT 13Eh C S 13Ch RESLO RESHI 13 Ah 15 r 0 31 rw rw 0 Figura 11-1. Diagrama de bloque Multiplicador de Hardware 11.2 Multiplicador de Hardware el multiplicador de hardware compatible con signo multiplicar, firmado multiplicar sin signo multiplicar acumular y acumular las operaciones multiplicar firmado. El tipo de operación es seleccionado por la dirección que el primer operando es escrito. El multiplicador de hardware tiene dos 16-bit operando registros, PO1 y LA OPERACIÓN 2, y tres resultado registros RESLO, RESHI y SUMEXT. RESLO almacena el bajo palabra del resultado, RESHI almacena la gran palabra del resultado, y SUMEXT almacena información sobre el resultado. El resultado es MCLK listo en tres ciclos y se pueden leer con la siguiente instrucción después de escribir a la operación 2, excepto cuando se utiliza un modo de direccionamiento indirecto para acceder a los resultados. Cuando se utiliza direccionamiento indirecto por el resultado, un NOP es necesaria antes de que el resultado esté listo. Multiplicador de Hardware 350 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Multiplicador de Hardware operando Registros 11.2.1 Funcionamiento del operando un registro OP1 tiene cuatro direcciones, como se muestra en la Tabla 11-1, que se utiliza para seleccionar el modo multiplicar. Por escrito el primer operando a la dirección deseada selecciona el tipo de operación multiplicar pero no se inicia ninguna operación. Escribir el segundo operando en el operando dos registro OP2 inicia la multiplique. Escribir OP2 inicia la operación seleccionada con los valores almacenados en OP1 y LA OPERACIÓN 2. El resultado se escribe en los tres registros resultado RESLO, RESHI y SUMEXT. Multiplicar las operaciones repetidas se pueden realizar sin necesidad de recargar OP1 OP1 si el valor se utiliza para operaciones sucesivas. No es necesario volver a escribir los OP1 valor para realizar las operaciones. Tabla 11-1. OP1 OP1 Direcciones Registro de la Dirección 0130h Operación de nombre ICNEDIATCK multiplicar sin signo 0132h MPYS Firmado multiplicar 0134h MAC multiplicar sin signo se acumulan 0136h MAC 11.2.2 Firmado multiplicar se acumulan Registros Resultado El resultado bajo registro RESLO tiene la menor 16-bits del resultado del cálculo. El resultado alto registro RESHI contenido dependen de la operación multiplicar y se indican en la Tabla 11-2. Tabla 11-2. Contenido Modo RESHI RESHI Contenido Superior ICNEDIATCK 16-bits del resultado El MSB es el signo del resultado. Los bits restantes son la parte superior 15-bits del resultado. Complemento a dos MPYS notación se utiliza para el resultado.

MAC superior 16-bits del resultado superior MAC 16-bits del resultado. Complemento a dos se emplea para el resultado. La suma extensión SUMEXT registros contenido dependen de la operación multiplicar, que se enumeran en la Tabla 11-3. Tabla 11-3. Contenido Modo SUMEXT SUMEXT ICNEDIATCK SUMEXT siempre es 0000h SUMEXT contiene el signo del resultado MPYS 00000h = resultado fue positivo o cero 0FFFFh = resultado fue negativo SUMEXT contiene el resultado de la MAC 0000h = No resultado de 0001h = Resultado tiene un llevar SUMEXT contiene el signo del resultado MAC 00000h = resultado fue positivo o cero 0FFFFh = resultado fue negativo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Multiplicador de Hardware 351 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Multiplicador de hardware MAC 11.2.2.1 Operación www.ti.com Subdesbordamiento y que desbordan el multiplicador no detecta automáticamente subdesbordamiento o desbordamiento en el MAC. El acumulador de números positivos es de 0 a 7FFF FFFFh y para números negativos es 0FFFF FFFFh a 8000 0000h. Un subdesbordamiento se produce cuando la suma de dos números negativos produce un resultado que se encuentra en el rango de un número positivo. Se produce un desbordamiento en la suma de dos números positivos produce un resultado que se encuentra en el rango de un número negativo. En ambos casos, el SUMEXT registro contiene el signo del resultado, 0FFFFh el desbordamiento y subdesbordamiento de 0000h. Software de usuario debe detectar y tratar estas condiciones. 11.2.3 Ejemplos Ejemplos de Software para todos los modos multiplicador. Todos los modos 8x8 utiliza la dirección absoluta de los registros porque el ensamblador no permitirá .B acceso a word registra cuando se utilizan las etiquetas del archivo de definiciones estándar. No hay ninguna extensión de signo necesario en software. Acceder al multiplicador con un byte instrucción durante un funcionamiento firmado automáticamente una extensión de signo del byte dentro del módulo multiplicador. Resultados de proceso ; ... ; Carga segundo operando ; Carga primer operando MOV # 05678h, &OP2 ; 16x16 sin firma Multiplique MOV # 01234h, &ICNEDIATCK ; 8x8 Unsigned multiplicarse. Direcciones Absolutas. ; Resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV.B # 034h, 0138h ; MOV.B # 012h, 0130h resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV # 05678h, &OP2 ; 16x16 firmado Multiplicar MOV # 01234h, &MPYS ; 8x8 firmado multiplicarse. Direcciones Absolutas. ; Resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV.B # 034h, 0138h ; MOV.B # 012h, 0132h

resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV # 05678h, &OP2 ; 16x16 sin firma Multiplique acumular MOV # 01234h, &MAC ; Proceso resultados ; ... ; Carga operando 2; Carga primer operando MOV.B # 034h, 0138h ; 8x8 Unsigned Multiplicar se acumulan. Direcciones Absolutas MOV.B # 012h, 0134h ; resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV # 05678h, &OP2 ; 16x16 firmado Multiplicar acumular MOV # 01234h, &MAC ; Proceso resultados ; ... ; Carga operando 2; Temp. ubicación para la 2ª operando MOV R5, &OP2 ; Carga primer operando MOV.B # 034h,R5 ; 8x8 firmado Multiplicar se acumulan. Direcciones Absolutas MOV.B # 012h, 0136h ; 352 Multiplicador de Hardware SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Multiplicador de Hardware Funcionamiento direccionamiento indirecto 11.2.4 cuando se utilizan RESLO de directos o indirectos autoincrement modo de direccionamiento para acceder al resultado registros, al menos una instrucción es necesaria si se carga el segundo operando y acceder a uno de los registros resultado: Mover RESHI ; Mueva RESLO MOV @R5, &xxx ; es necesario un ciclo MOV @R5+ , &xxx ; Carga operando NOP 2; Carga operando 1 MOV &OPER2, &OP2 ; RESLO dirección en R5 para indirecta &OPER1 MOV, &ICNEDIATCK ; Acceso resultados multiplicadores con direccionamiento indirecto MOV #RESLO,R5 ; 11.2.5 mediante interrupciones si se produce una interrupción después de haber escrito OP1, pero antes de escribir LA OPERACIÓN 2, y el Multiplicador se utiliza en el servicio de esa interrupción, el multiplicador selección de modo original se pierde y los resultados son impredecibles. Para evitar este problema, desactive interrumpe antes de usar el multiplicador de hardware o de no utilizar el multiplicador en rutinas de servicio de interrupción. Resultados de proceso ; interrupciones puede habilitar antes ; Carga operando 2EINT ; Carga operando 1 MOV #xxh, &OP2 ; necesario para convertir MOV #xxh, &ICNEDIATCK ; Deshabilitar interrupciones NOP ; Deshabilitar interrupciones antes de utilizar el multiplicador de hardware GRACIAS ; SLAU144J entre diciembre de 2004 y revisada 2013 Julio Multiplicador de Hardware 353 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Multiplicador de Hardware registra 11,3 www.ti.com Multiplicador de Hardware registra el multiplicador de hardware los registros son listados en la Tabla 11-4. Tabla 11-4. Multiplicador de Hardware Registros

Registro forma corta Tipo de registro inicial Dirección estado operando uno - multiplique ICNEDIATCK Lectura/escritura 0130h ha cambiado operando uno - firmado multiplicar MPYS Lectura/escritura 0132h ha cambiado operando uno - multiplique acumular MAC Lectura/escritura 0134h ha cambiado operando, firmado multiplicar acumular MAC Lectura/escritura 0136h ha cambiado operando dos OP2 Lectura/escritura 0138h ha cambiado Resultado bajo palabra RESLO Lectura/escritura 013Ah Resultado No Definido alta palabra RESHI Lectura/escritura 013Ch extensión indefinida Suma registro SUMEXT Leer 013Eh Indefinido 354 Multiplicador de Hardware SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 12 SLAU144J-diciembre 2004-Revisado Timer_A Timer_A 2013 Julio es de 16 bits contador/temporizador con captura múltiple/comparar registros. Este capítulo describe el funcionamiento del Timer_A del MSP430x2xx familia de dispositivos. Tema ... ... ... . 12.1 Timer_A Página Introducción ... ... ... ... ... .. 356 12.2 Timer_A Operación ... ... ... ... ... ... ... ... 357 Registros Timer_A 12,3 ... ... ... ... ... ... ... ... 369 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 355 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Introducción Introducción Timer_A Timer_A 12,1 es de 16 bits contador/temporizador con tres capture/compare registros. Timer_A puede admitir varios captura y compara, salidas PWM, y el intervalo de sincronización. Timer_A interrupción también dispone de amplias capacidades. Interrupciones pueden ser generados por el contador en condiciones de desbordamiento, de cada uno de los capture/compare registros. Timer_A características incluyen: • • • • • asíncrono 16-bit contador/temporizador con cuatro modos de funcionamiento seleccionables y configurables • fuente de reloj • Dos o tres configurable captura y comparar registros • Configurable con salidas PWM • capacidad de entrada y salida asíncrona • cierre registro de vectores de interrupción rápida decodificación de todos Timer_A interrumpe el diagrama de bloques de Timer_A se muestra en la Figura 121. NOTA: El uso de la palabra contar contar se utiliza a lo largo de este capítulo. Esto significa que el contador debe estar en el proceso de escrutinio para la acción que debe tener lugar. Si un valor concreto es grabar directamente en el contador, a continuación, una acción asociada no se llevará a cabo.

356 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Reloj TASSELx idx 15 0 Timer_A Operación bloque de temporizador MCx TACLK ACLK Divisor 00 01 1/2/4/8 Claro SMCLK INCLK 10 11 CMx lógica TACLR CCISx COV 16 !bitTimer contar TAR EQU0 RC conjunto Modo TAIFG CCR0 CCR1 CCR2 SCS ICC2A Capturar 00 ICC2B 0 01 GND 10 Modo Sincronización del reloj temporizador 1 11 VCC ICC DE SCCI Y EN Unidad de salida2 EQU0 OUTMODx Figura 12-1. 15 Timer_A TACCR2 0 2 Comparación de EQU2 0 1 CCIFG TACCR2 D Q2 señal de reloj temporizador Reset POR Diagrama de bloque 12,2 Timer_A Timer_A El módulo está configurado con software de usuario. La configuración y el funcionamiento del Timer_A está explicado en las siguientes secciones. 12.2.1 16 Bits Contador Temporizador El de 16 bits contador/temporizador registro, alquitrán, incrementos o decrementos (según el modo de funcionamiento) con cada flanco ascendente de la señal del reloj. TAR puede ser leído o escrito con el software. Además, el temporizador puede generar una interrupción cuando se desborda. TAR se puede borrar mediante el establecimiento de la TACLR poco. Ajuste TACLR también borra el divisor de reloj y dirección de recuento de up/down mode. SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated 357 Timer_A

Timer_A www.ti.com Operación NOTA: La modificación Timer_A Registros se recomienda para detener el temporizador antes de modificar su funcionamiento (con excepción de la interrupción y bandera de interrupción) para evitar las condiciones de funcionamiento erróneo. Cuando el reloj está sincronizado con el reloj de la CPU, cualquier lectura de TAR debe ocurrir mientras el temporizador no está en funcionamiento o los resultados pueden ser imprevisibles. Por otra parte, el temporizador se puede leer varias veces durante el funcionamiento, y el voto de la mayoría de software para determinar la lectura correcta. Cualquier escritura en TAR tendrá efecto inmediato. 12.2.1.1 Seleccionar origen de reloj y el reloj del divisor puede ser la fuente de ACLK, SMCLK, o externamente a través TACLK o INCLK. Se selecciona la fuente del reloj con el TASSELx bits. El origen del reloj puede ser transmitido directamente en el temporizador o dividido por 2, 4 o 8, usando el idx bits. El divisor de reloj temporizador se restablece cuando TACLR. 12.2.2 Arranque del cronómetro El cronómetro puede ser iniciado o reiniciado en los siguientes aspectos: • El temporizador cuenta cuando MCx > 0 y la fuente de reloj está activo. • Cuando el modo de temporizador es arriba o arriba/abajo, el temporizador puede ser parado por escrito 0 a TACCR0. El temporizador puede ser reiniciado por escribir un valor distinto de cero para TACCR0. En este escenario, el temporizador se inicia incremento en la dirección de subida desde cero. 12.2.3 Modo de temporizador controlar El temporizador tiene cuatro modos de funcionamiento como se describe en la Tabla 12-1: parada, subir, continuo, y arriba/abajo. El modo de operación se selecciona con el MCx bits. Tabla 12-1. MCX Modos Modo temporizador Descripción 00 detener el cronómetro se detiene. 01 El timer varias veces cuenta desde cero hasta el valor de TACCR0. 10 Continua repetidamente el temporizador cuenta desde cero a 0FFFFh. 11 Arriba/abajo repetidamente el temporizador cuenta desde cero hasta el valor de TACCR0 y volver a bajar a cero. 12.2.3.1 El modo se utiliza el modo de si el período de tiempo debe ser diferente de 0FFFFh. El timer varias veces cuenta hasta el valor de comparar registro TACCR0, que define el período, como se muestra en la Figura 12-2. El número de cuenta atrás en el periodo TACCR0+1. Cuando el valor del temporizador es igual a TACCR0 el temporizador se reinicia desde cero. Si se selecciona el modo de cuando el valor del temporizador es mayor que TACCR0, el temporizador se reinicia inmediatamente desde cero. 0FFFFh TACCR0 0h Figura 12-2. El modo CCIFG TACCR0 bandera de interrupción se define cuando el temporizador cuenta a la TACCR0 valor. La bandera de interrupción TAIFG se activa cuando el temporizador de cuenta TACCR0 a cero. La Figura 12-3 muestra la bandera ciclo de ajuste.

358 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A Funcionamiento Reloj temporizador CCR0 !1 CCR0 0h 1h CCR0 !1 CCR0 0h 0 TACCR TAIFG Conjunto CCIFG Figura 12-3. Indicador de modo de configuración Cambiar el período 12.2.3.2 Registro TACCR0 al cambiar TACCR0 mientras que el cronómetro está en marcha, si el nuevo período es mayor o igual que el periodo anterior, o mayor que el valor de la cuenta corriente, la cuenta atrás para el nuevo período. Si el nuevo período es menor que el actual valor de recuento, el temporizador a cero rollos. Sin embargo, un conteo adicional puede ocurrir antes de que el contador a cero rollos. 12.2.3.3 Modo Continuo en modo continuo, el timer varias veces cuenta hasta 0FFFFh y se reinicia desde cero, como se muestra en la Figura 12-4. La captura/comparación registro TACCR0 funciona de la misma manera que los otros captura/comparar registros. 0FFFFh 0h Figura 12-4. Modo continuo, la bandera de interrupción TAIFG se establece cuando el temporizador realiza la cuenta de 0FFFFh a cero. La Figura 12-5 muestra la bandera ciclo de ajuste. Reloj temporizador FFFEh FFFFh 0h 1h 0h FFFEh FFFFh Conjunto TAIFG Figura 12-5. Indicador de modo continuo uso 12.2.3.4 Configuración de modo continuo el modo continuo se puede utilizar para generar intervalos de tiempo independientes y las frecuencias de salida. Cada vez que un intervalo se haya completado, se generará una interrupción. El siguiente intervalo de tiempo se agrega a la TACCRx registro en la rutina de servicio de interrupción. La Figura 12-6 muestra dos intervalos de tiempo añadido a la captura y comparar registros. En este uso, el intervalo de tiempo es controlado t0 y t1 por hardware, no de software, sin efectos de latencia por interrupción. Hasta tres intervalos de tiempo independientes o las frecuencias de salida puede ser generada mediante los tres capture/compare registros. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 359 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A Operación www.ti.com

TACCR TACCR1b1c 0d TACCR TACCR TACCR0b0c 0FFFFh TACCR1a1d TACCR TACCR0a t0 t0 t0 t1 t1 t1 Figura 12-6. Modo continuo intervalos de tiempo intervalos de tiempo pueden ser producidos con otros modos, donde TACCR0 se utiliza como período registro. Su manejo es más complejo, ya que la suma de los antiguos datos TACCRx y el nuevo período puede ser mayor que el valor TACCR0. Cuando el anterior valor TACCRx plus es mayor que el TACCR0 datos, TACCR0 + 1 se debe restar para obtener la hora correcta tx intervalo. 12.2.3.5 Arriba/Abajo del modo arriba/abajo modo se utiliza si el período de tiempo debe ser diferente de 0FFFFh, simétrico y si un generador de impulsos. El timer varias veces cuenta hasta el valor de comparar registro TACCR0 y volver a bajar a cero, como se muestra en la Figura 127. El período es dos veces el valor de TACCR0. 0FFFFh TACCR0 0h Figura 12-7. Up/Down Mode la dirección de contador es bloqueado. Este permite que el temporizador se detiene y, a continuación, se reinicia en la misma dirección que contaba antes de que se detuvo. Si no desea que esto suceda, el TACLR bit debe ser para borrar la dirección. El TACLR poco también borra el valor y el alquitrán divisor de reloj temporizador. En up/down mode, el TACCR0 CCIFG bandera de interrupción y la bandera de interrupción TAIFG son sólo una vez durante un período, separadas por 1/2 el período del temporizador. La TACCR0 CCIFG bandera de interrupción se activa cuando el temporizador de cuenta TACCR0 - 1 a TACCR0 y TAIFG se establece cuando finalice el temporizador de cuenta atrás 0001h a 0000h. La Figura 12-8 muestra la bandera ciclo de ajuste. 360 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A Funcionamiento Reloj temporizador CCR0 !1 CCR0 CCR0 !1 CCR0 !2 1h 0h Arriba/Abajo Juego Juego TAIFG CCIFG TACCR0 Figura 12-8. Up/Down Mode Bandera 12.2.3.6 Configuración Cambiar el período Registro TACCR0 al cambiar TACCR0 mientras el cronómetro está en marcha, y el escrutinio en dirección hacia abajo, el temporizador continúa su descenso hasta llegar a cero. El valor de TACCR0 está trabado en TACL0 inmediatamente, sin embargo, el nuevo período toma efecto después que el contador cuenta hasta llegar a cero.

Cuando el temporizador está contando en el sentido de la subida, y el nuevo período es igual o mayor que el periodo anterior, o mayor que el valor de la cuenta corriente, la cuenta atrás para el nuevo período antes del conteo. Cuando el temporizador está contando en el sentido de la subida, y el nuevo período es menor que el actual valor de recuento, el temporizador comienza la cuenta regresiva. Sin embargo, un conteo adicional puede ocurrir antes de que el contador comienza la cuenta regresiva. 12.2.3.7 Uso del Up/Down Mode El up/down mode es compatible con las aplicaciones que requieren tiempos muertos entre las señales de salida (véase la sección Timer_A Unidad de salida). Por ejemplo, para evitar las condiciones de sobrecarga, dos salidas de un puente en H no debe ser en un estado alto al mismo tiempo. En el ejemplo que se muestra en la Figura 12-9 tdead es: tdead = ttimer (TACCR1 - TACCR2) donde, tdead = Tiempo durante el cual ambas salidas es necesario estar inactivo ttimer = tiempo de ciclo del reloj TACCRx = contenido de captura/comparación registro x La TACCRx registros no se almacenan. Actualizar inmediatamente cuando escribe. Por lo tanto, cualquier tiempo muerto no se mantiene automáticamente. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 361 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Operación 0FFFFh TACCR0 TACCR1 TACCR2 0h Tiempo Muerto Modo de salida 6:Cambiar/Establecer modo de salida 2:Cambiar/Restablecer EQU1 EQU1 EQU1 EQU1 TAIFG TAIFG Interrumpir Eventos EQU0 EQU0 EQU2 EQU2 EQU2 EQU2 Figura 12-9. Unidad de salida de Arriba/Abajo 12.2.4 Modo Captura/comparar dos o tres bloques idénticos capture/compare bloques, TACCRx, están presentes en Timer_A. Cualquiera de los bloques pueden ser utilizados para capturar las datos del temporizador, o para generar intervalos de tiempo. Modo de captura el modo de captura se selecciona cuando PAC = 1. Modo de captura se utiliza para registrar eventos en el tiempo. Puede ser utilizado para la velocidad los cálculos o las mediciones de tiempo. La captura entradas CCIxB CCIxA y están conectados a los pines externos o internos y las señales son seleccionados con el CCISx bits. El CMx bits seleccione la captura de la señal de entrada como la creciente, la caída, o ambos. La captura se produce en el borde de la señal de entrada. Si se produce una captura: • El valor del temporizador se copia en la TACCRx registro • La bandera de interrupción CCIFG se establece el nivel de la señal de entrada se puede leer en cualquier momento a través de la ICC. MSP430x2xx los

dispositivos de la familia pueden tener diferentes señales conectadas a CCIxA y CCIxB. Ver el dispositivo de hoja de datos específica para las conexiones de estas señales. La captura de señal puede ser sincronizado con el reloj y causa una condición de carrera. Ajuste de la SCS poco se sincronizará la captura con la siguiente reloj. Ajuste de la SCS poco para sincronizar la captura de señal con el reloj. Esto se ilustra en la Figura 12-10. Reloj temporizador n!2 n!1 n n+1 n+2 n+3 n+4 Juego ICC Captura TACCRx CCIFG Figura 12-10. Capturar información (SCS = 1) lógica de desbordamiento en cada captura/comparación registro para indicar si una segunda captura se realiza antes de que el valor de la primera captura se ha leído. Poco COV se configura cuando este se produce, como se muestra en la Figura 12-11. COV se debe restablecer con el software. 362 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A Operación captura captura Loco Leer sin lectura captura captura captura tomada adopten captura captura captura Leer y No captura poco COV en segunda captura TACCTLx Registro tomado Ralentí COV = 1 Captura Figura 12-11. 12.2.4.1 Captura Captura ciclo iniciado por Software captura puede ser iniciado por el software. El CMx bits se puede ajustar para la captura de los dos bordes. A continuación, el Software establece CCIS1 = 1 y cambia poco CCIS0 para activar la captura de señal entre VCC y GND, iniciar una captura cada vez CCIS0 cambia de estado: TACCTLx = TAR ; Configuración TACCTLx XOR #CCIS0, &TACCTLx ; MOV #CAP+SCS+CCIS1+CM_3, &TACCTLx 12.2.4.2 Modo de comparar el modo de comparación es seleccionado al PAC = 0. El modo de comparación se utiliza para generar señales de salida PWM o interrumpe a intervalos de tiempo específicos. Cuando TAR cuenta con el valor de un TACCRx: • bandera de interrupción CCIFG es • señal interna = 1 • EQUx EQUx afecta a la salida de acuerdo con el modo de salida • La señal de entrada ICC está trabado en SIALKOT 12.2.5 Unidad de salida cada captura/comparación bloque contiene una unidad de salida. La unidad de salida se utiliza para generar señales de salida como señales PWM.

Cada unidad de salida tiene ocho modos de funcionamiento que generan señales en función de la DOT0 y EQUx señales. Los modos de salida 12.2.5.1 Los modos de salida se definen por el OUTMODx bits y se describen en la Tabla 12-2. La OUTx se cambia la señal con el borde de subida del reloj para todos los modos excepto modo 0. Modos de salida 2, 3, 6 y 7 no son útiles para unidad de salida 0, porque EQUx = EQU0. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 363 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com operación Tabla 12-2. Modos de salida Modo OUTMODx Descripción OUTx La señal de salida se define por la OUTx poco. La señal OUTx Salida 000 actualizaciones de inmediato cuando OUTx se actualiza. La salida se activa cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Que permanece hasta que un restablecimiento de 001 Ajustar el temporizador, o hasta que otro modo de salida está seleccionada y afecta a la salida. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Se restablece cuando el temporizador 010 Cambiar/Restablecer cuenta a la TACCR0 valor. La salida se activa cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Se restablece cuando el temporizador 011 Set/Reset cuenta TACCR0 al valor. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. El período de salida es de 100 Cambiar el doble período de tiempo. La salida se restablece cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Sigue siendo restablecer hasta que otro 101 salida de reset y se selecciona el modo afecta a la salida. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Que se establece cuando el temporizador 110 Cambiar/Establecer cuenta a la TACCR0 valor. La salida se restablece cuando el cronómetro hace la cuenta regresiva a la TACCRx valor. Se ha establecido que el temporizador 111 Reset/Establecer puntos de la TACCR0 valor. 12.2.5.2 Ejemplo de salida - Temporizador en Modo OUTx La señal cambia cuando la cuenta atrás TACCRx valor, y los rollos de TACCR0 a cero, según el modo de salida. Un ejemplo se muestra en la Figura 12-12 utilizando TACCR0 y TACCR1. 0FFFFh TACCR0 TACCR1 0h Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Set/Reset Modo de salida 4:Cambiar modo de salida 5:

Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set EQU0 EQU1 EQU0 EQU1 EQU0 Eventos Interrupción TAIFG TAIFG TAIFG Figura 12-12. Ejemplo de salida de temporizador en modo Timer_A 364 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A Operación 12.2.5.3 Ejemplo de salida: el temporizador en modo Continuo, La OUTx se cambia la señal cuando el temporizador llegue al TACCRx TACCR0 y los valores, dependiendo de el modo de salida. Un ejemplo se muestra en la Figura 12-13 utilizando TACCR0 y TACCR1. 0FFFFh TACCR0 TACCR1 0h Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Set/Reset Modo de salida 4:Cambiar modo de salida 5: Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set TAIFG TAIFG1 EQU EQU EQU1 Eventos0 Interrupción EQU0 Figura 12-13. Ejemplo de salida de temporizador en modo Continuo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 365 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Operación 12.2.5.4 Ejemplo de salida - Temporizador de Up/Down Mode La OUTx cambios de señal cuando el temporizador equivale a TACCRx en cualquier dirección de recuento y cuando el temporizador TACCR0 igual, dependiendo de el modo de salida. Un ejemplo se muestra en la Figura 12-14 utilizando TACCR0 y TACCR2. 0FFFFh TACCR0 TACCR2 0h Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Set/Reset Modo de salida 4:Cambiar modo de salida 5: Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set

2 EQU2 EQU EQU EQU2 Eventos2 Interrupción TAIFG EQU0 TAIFG EQU0 Figura 12-14. Ejemplo del mensaje de salida de temporizador en Up/Down Mode NOTA: Cambiar entre los modos de salida al cambiar entre los modos de salida, uno de los bits OUTMODx debe mantenerse durante el período de transición, a menos que a modo de conmutación 0. De lo contrario, la salida te aprovechas porque puede ocurrir una puerta NOR decodifica modo de salida 0. Un método seguro para cambiar entre los modos de salida es usar modo de salida 7 como un estado de transición: Claro bits no deseados ; Set modo de salida=7 BIC #OUTMODx, &TACCTLx. BIS #OUTMOD_7, &TACCTLx Timer_A 366 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A 12.2.6 Operación Timer_A interrumpe dos vectores de interrupción están asociados con el de 16 bits Timer_A módulo: • TACCR0 vector de interrupción para TACCR0 • TAIV CCIFG vector de interrupción para todos los demás CCIFG TAIFG banderas y en el modo captura cualquier CCIFG bandera se establece cuando un valor del temporizador es capturado en la TACCRx registro. A modo de comparación, cualquier bandera CCIFG TAR si se cuenta con el valor TACCRx. Software también puede establecer o borrar cualquier CCIFG bandera. Todos CCIFG banderas solicitar una interrupción cuando sus correspondientes CCIE bits y el bit GIE. 12.2.6.1 TACCR0 Interrumpir el TACCR0 CCIFG bandera tiene la más alta prioridad de interrupción Timer_A y cuenta con un vector de interrupción como se muestra en la Figura 12-15. La TACCR0 CCIFG pabellón se restablece automáticamente cuando el TACCR0 petición de interrupción es servicio. Capturar CCIE EQU0 Establezca el valor de IRQ, interrumpir el servicio solicitado D Q EL Restablecimiento del reloj temporizador IRACC, Interrumpir RequestAccepted POR Figura 12-15. Capture/Compare TACCR0 bandera de interrupción 12.2.6.2 TAIV, generador del vector de interrupción TACCR1 CCIFG, TACCR2 CCIFG TAIFG banderas, y se da prioridad a la fuente y un único vector de interrupción. El vector de interrupción registro TAIV se utiliza para determinar qué bandera pidió una interrupción. La prioridad más alta habilitado interrupción genera un número en la TAIV registro registro (ver descripción). Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Personas con Discapacidad Timer_A interrumpe no afectan al TAIV valor. Cualquier acceso, lectura o escritura, registro de la TAIV se restablece automáticamente la bandera de interrupción pendientes más alto. Si hay

otra bandera de interrupción, otra interrupción se genera inmediatamente después de realizar el mantenimiento de la primera interrupción. Por ejemplo, si el TACCR1 y TACCR2 CCIFG banderas se establecen cuando la rutina de servicio de interrupción accede al registro TAIV, TACCR1 CCIFG se restablece automáticamente. Después de la RETI instrucción de la rutina de servicio de interrupción, se ejecuta el pabellón TACCR2 CCIFG generará otra interrupción. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 367 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Operación Ejemplo de Software 12.2.6.3 TAIV El siguiente software ejemplo muestra el uso recomendado de TAIV y la manipulación. La TAIV se agrega valor a la PC para ir directamente a la rutina. Los números que se encuentran en la margen derecha se muestre ciclos de CPU para cada instrucción. Los gastos de software para diferentes fuentes de interrupción incluye latencia por interrupción y volver de interrumpir ciclos, pero no la gestión de tareas. Las latencias son: • • • • Captura/comparación bloque 0:11 ciclos • Capturar/comparar manzanas TACCR1, 2:16 ciclos TAIFG • Temporizador de desbordamiento: 14 ciclos de latencia por interrupción controlador 6 RETI 5 ; ... ; Controlador de interrupción para TACCR0 CCIFG Ciclos CCIFG_0_HND ; latencia por interrupción 6 ; controlador de interrupción para TAIFG, TACCR1 y TACCR2 CCIFG TA_HND... ; Vector 8: Reservado 5 ; Vector 6: Reservado 5 RETI ; Vector 4: TACCR2 2 RETI ; Vector 2: TACCR1 2 JMP CCIFG_2_HND ; Vector 0: No interrumpir 5 JMP CCIFG_1_HND ; Agregar tabla de Salto 3 RETI ; AGREGAR &TAIV,PC tarea comienza aquí ; Vector 10: TAIFG Bandera... ; TAIFG_HND RETI 5 tarea comienza aquí ; Vector 4: TACCR2 ... ; CCIFG_2_HND volver al programa principal 5 ; RETI tarea comienza aquí ; Vector 2: TACCR1 ... ; CCIFG_1_HND volver al programa principal 5 ; RETI 368 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A registra 12,3 Timer_A Timer_A registra los registros se muestran en la Tabla 12-3. Tabla 12-3. Registros Timer_A3 corto formulario Registro Tipo de registro Dirección control Estado inicial Timer_A TACTL Leer/escribir 0160h Reset contador con POR Timer_A TAR Lectura/escritura refs 0170h Reset Timer_A con POR captura/comparación control TACCTL0 0 lectura/escritura 0162h Reset POR Timer_A con captura/comparación TACCR0 0 lectura/escritura 0172h Reset

Timer_A con POR captura/comparación control TACCTL1 1 lectura/escritura 0164h Reset Timer_A con POR captura/comparación TACCR1 1 lectura/escritura 0174h Restablecer con POR (1) Timer_A capture/compare control TACCTL2 2 lectura/escritura 0166h Restablecer con POR (1) Timer_A capture/compare 2 TACCR2 de lectura/escritura 0176h Restablecer con vector de interrupción POR Timer_A TAIV sólo lectura 012Eh Restablecer con POR (1) no presente el MSP430 con dispositivos Timer_A2 como MSP430F20xx y otros dispositivos. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 369 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Registros 12.3.1 TACTL, Timer_A Registro de Control 15 14 13 12 11 10 9 8 Sin utilizar TASSELx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 Utilizar idx MCx TACLR TAIE TAIFG rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) No utilizar Bits 15-10 bits 9-8 Timer_A TASSELx reloj 00 selección de fuente TACLK ACLK 01 10 11 SMCLK INCLK (INCLK es específica para cada dispositivo y es asignado a la invertida TBCLK) (ver el dispositivo, hoja de datos específica) idx Bits 7-6 divisor de entrada. Estos bits seleccione el divisor para el reloj de entrada. 00 /1 01 /2 10 /4 11 /8 MCx Bits 5-4 control de Modo. Ajuste MCx = 00h cuando Timer_A no está en uso ahorra energía. 00 Modo de parada: el temporizador se detiene. Modo 01: cuenta atrás del TACCR0. 10 Modo continuo: el temporizador cuenta hasta 0FFFFh. 11 Up/down mode: cuenta atrás del TACCR0 a continuación, hacia abajo a 0000h. 3 Bit sin usar sin usar 2 bits TACLR Timer_A claro. Este bit se restablece de alquitrán, el divisor de reloj, y la dirección de contador. La TACLR poco se restablece automáticamente y siempre es de lectura como cero. Bit 1 TAIE Timer_A enable interrupción. Este bit permite al TAIFG petición de interrupción. 0 1 Interrupción Interrupción activada TAIFG Timer_A Bit 0 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 370 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_A Registros 12.3.2 TAR, Timer_A Registro 15 14 13 12 11 10 9 8 TARx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 rw TARx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Bits 15-0 TARx Timer_A registro. El alquitrán es el recuento registro de Timer_A. 12.3.3 TACCRx, Timer_A Capture/Compare Registro x 15 14 13 12 11 10 9 8 TACCRx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 rw TACCRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Bits 15-0 TACCRx Timer_A captura/comparación registro. Modo de comparación: TACCRx contiene los datos para la comparación con el valor del temporizador en el Timer_A Registro, TAR. Modo de captura: El Timer_A Registro, alquitrán, se copian en el registro TACCRx cuando se realice una captura. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 371 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_A www.ti.com Registros 12.3.4 TACCTLx, Captura/Comparar Registro de Control 15 14 13 12 11 10 9 8 CMx CCISx SCS SCCI CAPACIDAD no usada rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r r0 rw- (0) 7 6 5 4 3 2 1 0 ECI OUTMODx CCIE DE COV CCIFG rw- (0) rw- (0) rw- (0) rw- (0) r rw- (0) rw- (0) rw- (0) CMx Bits 15-14 modo de captura 00 captura 01 captura el borde de subida 10 captura el borde de caída 11 Captura de valores de subida y de bajada CCISx 13-12 bits captura/comparación selección de entrada. Estos bits TACCRx seleccione la señal de entrada. Ver el dispositivo de hoja de datos específica para determinadas conexiones de señal. 00 CCIxA CCIxB 01 10 GND 11 VCC SCS 11 Sincronizar origen de captura. Este bit se utiliza para sincronizar la señal de entrada con el reloj. 0 1 Captura asincrónica sincrónica SCCI captura Sincronizada 10 bits captura/comparación de entrada. La señal de entrada seleccionada ICC está trabado con la señal EQUx y que se pueden leer a través de este bit Bit sin usar 9 sin utilizar. Sólo lectura. Siempre lea como 0. EL Bit 8 modo de captura 0 Captura 1 modo de comparar

OUTMODx modo Bits 7-5 modo de salida. Los Modos 2, 3, 6 y 7 no son útiles, porque EQUx TACCR0 = EQU0. 000 Poco valor 001 010 Juego Cambiar/restablecer 011 Set/reset Reset 100 101 110 Cambiar Cambiar/establecer 111 Reset/ CCIE Bit set 4 Captura/comparación enable interrupción. Este bit permite la petición de interrupción de la correspondiente CCIFG bandera. 0 Interrupción Interrupción activada desactivada 1 Bit 3 ICC Captura/comparación de entrada. La señal de entrada se puede leer en este bit. Salida de 2 bits. A modo de salida 0, este bit controla directamente el estado de la salida. Salida 0 Salida alta baja 1 COV poco 1 Captura de desbordamiento. Este bit indica un exceso de captura. COV se debe restablecer con el software. Captura 0 Captura 1 ha producido desbordamiento ha producido desbordamiento CCIFG Bit 0 Captura/comparación 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 372 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 12.3.5 TAIV, vector de interrupción Timer_A Registro 15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 0 r0 r0 r0 r0 Bits 15-0 TAIVx Timer_A vector de interrupción TAIV valor Fuente de interrupción Contenido bandera de interrupción 00h sin interrupción pendiente - 02h Captura y comparar 1 CCIFG TACCR1 (1) 04h Capture/compare 2 CCIFG TACCR2 06h Reservados - 08h Reservados - 0Ah Tiempo sobrepasado TAIFG 0Ch Reservados - 0Eh reservado (1) No se ha llevado a cabo en MSP430x20xx dispositivos SLAU144J-DICIEMBRE 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Timer_A registra 11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0 0 TAIVx r- (0) r (0) r- (0) r0 prioridad de interrupción mayor menor Timer_A 373

Capítulo 13 instrumentos incorporan SLAU144J-diciembre 2004-Revisado Timer_B

Timer_B 2013 Julio es de 16 bits contador/temporizador con captura múltiple/comparar registros. Este capítulo describe el funcionamiento del Timer_B del MSP430x2xx familia de dispositivos. Tema ... ... ... . 13.1 Timer_B Página Introducción ... ... ... ... ... .. 375 13.2 Timer_B Operación ... ... ... ... ... ... ... ... 377 Registros Timer_B 13,3 ... ... ... ... ... ... ... ... 390 374 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Introducción Introducción Timer_B Timer_B 13,1 es de 16 bits contador/temporizador con tres o siete capture/compare registros. Timer_B puede admitir varios captura y compara, salidas PWM, y el intervalo de sincronización. Timer_B interrupción también dispone de amplias capacidades. Interrupciones pueden ser generados por el contador en condiciones de desbordamiento, de cada uno de los capture/compare registros. Timer_B características incluyen: • • • • 16-bit asíncrona contador/temporizador con cuatro modos de funcionamiento seleccionables y cuatro longitudes seleccionables y configurables • fuente de reloj • tres o siete configurable captura y comparar registros • Configurable con salidas PWM • capacidad de búfer doble comparar seguros con carga sincronizada • registro de vectores de interrupción rápida decodificación de todos Timer_B interrumpe el diagrama de bloques de Timer_B se muestra en la Figura 13-1. NOTA: El uso de la palabra contar contar se utiliza a lo largo de este capítulo. Esto significa que el contador debe estar en el proceso de escrutinio para la acción que debe tener lugar. Si un valor concreto es grabar directamente en el contador, a continuación, una acción asociada no se lleva a cabo. 13.1.1 Las similitudes y las diferencias de Timer_A Timer_B Timer_A es idéntica a con las siguientes excepciones: • La longitud de Timer_B es programable de 8, 10, 12, o 16 bits. • Timer_B TBCCRx registros son de doble búfer y se pueden agrupar. • Todas las salidas Timer_B se pueden poner en un estado de alta impedancia. • La SCCI bit función no implementada en Timer_B. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 375 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B Introducción Reloj TBSSELx idx www.ti.com 15 0 bloque de temporizador MCx

TBCLK ACLK Divisor 00 01 1/2/4/8 Claro SMCLK 10 11 INCLK TBCLR TBCLGRPx Carga del Grupo Lógica lógica COV CCISx CMx 16 !bitTimer TBR Recuento Modo RC0 EQU 8 10 12 16 00 01 Set CNTLx TBIFG 10 11 CCR0 CCR1 CCR2 CCR3 CCR4 CCR5 CCR6 SCS ICC6A 00 Captura ICC6B 01 GND 10 0 Modo Reloj 1 de sincronización 11 VCC Carga del grupo ICC CLLDx Lógica TBR 00 VCC=0 01 CCR5 EQU0 10 ARRIBA/ABAJO CCR4 11 CCR1 Unidad de salida6 EQU0 OUTMODx NOTA: INCLK es específica para cada dispositivo, a menudo asignado a la invertida 15 0 TBCCR6 Comparar Seguro Carga TBCL6 6 Comparación de EQU6 0 TBCCR CCIFG D6 1 Set Q6 señal de reloj temporizador Reset POR TBCLK, consulte datos específicos de cada dispositivo. Figura 13-1. Diagrama de bloque 376 Timer_B Timer_B Copyright © 2004-2013, Texas SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com Timer_B Timer_B 13,2 Operación Operación Timer_B El módulo está configurado con software de usuario. La configuración y el funcionamiento del Timer_B está explicado en las siguientes secciones. 13.2.1 16 Bits Contador Temporizador El de 16 bits contador/temporizador registro, ROC, incrementos o decrementos (en función del modo de funcionamiento) con cada flanco de la señal de reloj. TBR: puede ser leído o escrito con el software. Además, el temporizador puede generar una interrupción cuando se desborda. TBR: puede ser borrado por el TBCLR poco. Ajuste TBCLR también borra el divisor de reloj y dirección de recuento de up/down mode. NOTA: La modificación Timer_B Registros se recomienda para detener el temporizador antes de modificar su funcionamiento (con excepción de la interrupción, bandera de interrupción y TBCLR errante) para evitar las condiciones de funcionamiento. Cuando el reloj está sincronizado con el reloj de la CPU, cualquier lectura de TBR debe ocurrir mientras el temporizador no está en funcionamiento o los resultados pueden ser imprevisibles. Por otra parte,

el temporizador se puede leer varias veces durante el funcionamiento, y el voto de la mayoría de software para determinar la lectura correcta. Cualquier escritura de TBR tendrá efecto inmediato. 13.2.1.1 Longitud Timer_B TBR es configurable para funcionar como un 8-, 10-, 12-, or 16bit timer con el CNTLx bits. El máximo valor de la cuenta, puede seleccionar las longitudes 0FFh, 03FFh, 0FFFh, 0FFFFh, respectivamente. Los datos escritos en TBR(max), para el registro de TBR 8-, 10-, y modo de 12 bits está justificado a la derecha con ceros a la izquierda. 13.2.1.2 Selección de la fuente del reloj y el divisor El reloj puede ser la fuente de ACLK, SMCLK, o externamente a través TBCLK o INCLK (INCLK es específica del dispositivo, a menudo asignado a la invertida TBCLK, consultar datos específicos de cada dispositivo). Se selecciona la fuente del reloj con el TBSSELx bits. El origen del reloj puede ser transmitido directamente en el temporizador o dividido por 2,4 , o 8, utilizando el idx bits. El divisor de reloj se restablece cuando TBCLR. 13.2.2 Arranque del cronómetro El cronómetro puede ser iniciado o reiniciado en los siguientes aspectos: • El temporizador cuenta cuando MCx > 0 y la fuente de reloj está activo. • Cuando el modo de temporizador es arriba o arriba/abajo, el temporizador puede ser parado por carga 0 a TBCL0. El temporizador puede ser reiniciado por cargar un valor distinto de cero para TBCL0. En este escenario, el temporizador se inicia incremento en la dirección de subida desde cero. 13.2.3 Modo de temporizador controlar El temporizador tiene cuatro modos de funcionamiento, como se describe en la Tabla 13-1: parada, subir, continuo, y arriba/abajo. El modo de operación se selecciona con el MCx bits. Tabla 13-1. MCX Modos Modo temporizador Descripción 00 detener el cronómetro se detiene. 01 El timer varias veces cuenta desde cero hasta el valor de comparar registro TBCL0. 10 Continua el timer varias veces cuenta desde cero hasta el valor seleccionado por el CNTLx bits. 11 Arriba/abajo repetidamente el temporizador cuenta desde cero hasta el valor de TBCL0 y, a continuación, hacia abajo a cero. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 377 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B www.ti.com 13.2.3.1 Operación del modo se utiliza el modo de si el período de tiempo tiene que ser diferente de timer varias veces cuenta hasta el valor de comparar pestillo TBCL0, que define TBR(max) cuenta. El período, como se muestra en la Figura 13-2. El número de cuenta atrás en el periodo TBCL0+1. Cuando el valor del temporizador es igual a TBCL0 el temporizador se reinicia desde cero. Si se selecciona el modo de cuando

el valor del temporizador es mayor que TBCL0, el temporizador se reinicia inmediatamente desde cero. TBR(max) TBCL0 0h Figura 13-2. El modo CCIFG TBCCR0 bandera de interrupción se define cuando el temporizador cuenta a la TBCL0 valor. La bandera de interrupción TBIFG se activa cuando el temporizador de cuenta TBCL0 a cero. La Figura 13-3 muestra la bandera ciclo de ajuste. Reloj temporizador TBCL0 !1 TBCL0 0h 1h TBCL0 !1 TBCL0 0h 0 TBCCR TBIFG Conjunto CCIFG Figura 13-3. Indicador de modo de configuración Cambiar el período 13.2.3.2 Registro TBCL0 al cambiar TBCL0 mientras el temporizador está en marcha y cuando el evento load TBCL0 es inmediato, CLLD0 = 00, si el nuevo período es mayor o igual que el periodo anterior, o mayor que el valor de la cuenta corriente, la cuenta atrás para el nuevo período. Si el nuevo período es menor que el actual valor de recuento, el temporizador a cero rollos. Sin embargo, un conteo adicional puede ocurrir antes de que el contador a cero rollos. 13.2.3.3 Modo Continuo en modo continuo el timer varias veces cuenta hasta la Figura 13-4. El comparar pestillo TBCL0 funciona de la TBR(max) y se vuelve a contar desde cero, como se muestra en la misma forma que los demás captura y comparar registros. TBR(max) 0h Figura 13-4. Modo continuo, la bandera de interrupción TBIFG se establece cuando el temporizador realiza la cuenta de TBR(max) a cero. La Figura 13-5 muestra la bandera ciclo de ajuste. 378 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Funcionamiento Reloj temporizador TBR (max) !1 TBR (max) 0h 1h TBR (max) !1 TBR (max) 0h TBIFG Figura 13-5. Indicador de modo continuo uso 13.2.3.4 Configuración de modo continuo el modo continuo se puede utilizar para generar intervalos de tiempo independientes y las frecuencias de salida. Cada vez que un intervalo se haya completado, se generará una interrupción. El siguiente intervalo de tiempo se agrega a la TBCLx pestillo en la rutina de servicio de interrupción. La Figura 136 muestra dos intervalos de tiempo añadido a la captura y comparar registros. El intervalo de tiempo es controlado por hardware, no software t0 y t1 sin efectos de latencia por interrupción. Hasta tres (Timer_B3) o

7 (Timer_B7) o intervalos de tiempo independiente las frecuencias de salida puede ser generada mediante captura y comparar registros. TBCL TBCL1b1c 0d TBCL TBCL0b TBCL TBR0c(max) TBCL TBCL1a1d 0a TBCL EQU 0h0 Interrupción t0 t0 t0 EQU1 Interrupción t1 t1 t1 Figura 13-6. Modo continuo intervalos de tiempo intervalos de tiempo pueden ser producidos con otros modos, donde TBCL0 se utiliza como período registro. Su manejo es más complejo, ya que la suma de los antiguos datos TBCLx y el nuevo período puede ser mayor que el valor TBCL0. Cuando la suma de las anteriores más valor TBCLx tx es mayor que el TBCL0 datos, TBCL0 + 1 se debe restar para obtener el intervalo de tiempo correcto. 13.2.3.5 Arriba/Abajo del modo arriba/abajo modo se utiliza si el período de tiempo debe ser diferente y si una generación de pulsos simétricos. El timer varias veces cuenta hasta la TBR(max) cuenta, el valor de comparar pestillo TBCL0 y volver a bajar a cero, como se muestra en la Figura 137. El período es dos veces el valor de TBCL0. NOTA: TBCL0 > TBR(max) Si TBCL0 > TBR(max), el contador funciona como si se ha configurado para el modo continuo. No cuenta de TBR(max) a cero. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 379 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B Operación www.ti.com TBCL0 0h Figura 13-7. Up/Down Mode la dirección de contador es bloqueado. Este permite que el temporizador se detiene y, a continuación, se reinicia en la misma dirección que contaba antes de que se detuvo. Si no desea que esto suceda, el TBCLR bit debe ser utilizado para borrar la dirección. El TBCLR poco también borra el TBR valor y el divisor de reloj. En up/down mode, el TBCCR0 CCIFG bandera de interrupción y la bandera de interrupción TBIFG son sólo una vez durante el período, separados por 1/2 del período del temporizador. La TBCCR0 CCIFG bandera de interrupción se activa cuando el temporizador de cuenta TBCL0-10-10-10-1 a TBCL0 y TBIFG se establece cuando el temporizador de cuenta atrás finalice 0001h a 0000h. La Figura 13-8 muestra la bandera ciclo de ajuste. Reloj temporizador TBCL0 !1 TBCL0 TBCL0 !1 TBCL0 !2 1h 0h 1h Arriba/Abajo Juego Juego TBIFG TBCCR0 CCIFG Figura 13-8. Up/Down Mode Valor de indicador 13.2.3.6 cambiar el valor del periodo Registrarse TBCL0

al cambiar TBCL0 mientras el cronómetro está en marcha y el recuento en dirección hacia abajo, y cuando el evento load TBCL0 es inmediata, el temporizador continúa su descenso hasta llegar a cero. El valor de TBCCR0 está trabado en TBCL0 inmediatamente; sin embargo, el nuevo período tiene efecto una vez que el contador cuenta regresiva a cero. Si el temporizador está contando en la dirección arriba cuando el nuevo período está trabado en TBCL0 y el nuevo período es mayor o igual que el periodo anterior, o mayor que el valor de la cuenta corriente, la cuenta atrás para el nuevo período antes del conteo. Cuando el temporizador está contando en el sentido de la subida, y el nuevo período es menor que el actual valor de recuento cuando TBCL0 es cargado, el temporizador comienza la cuenta regresiva. Sin embargo, un conteo adicional puede ocurrir antes de que el contador comienza la cuenta regresiva. 13.2.3.7 Uso del Up/Down Mode El up/down mode es compatible con las aplicaciones que requieren tiempos muertos entre las señales de salida (véase la sección Timer_B Unidad de salida). Por ejemplo, para evitar las condiciones de sobrecarga, dos salidas de un puente en H no debe ser en un estado alto al mismo tiempo. En el ejemplo que se muestra en la Figura 13-9 tdead es: tdead = ttimer× (TBCL1 - TBCL3) donde, tdead = Tiempo durante el cual ambas salidas deben ser inactivo ttimer = tiempo de ciclo del reloj TBCLx = contenido de comparar seguro x 380 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Operación La capacidad de carga al mismo tiempo comparar seguros asegura agrupar los tiempos muertos. TBR:(max) TBCL0 TBCL1 TBCL3 0h Tiempo Muerto 6 Modo de salida:Cambiar/Establecer modo de salida 2:Cambiar/Restablecer EQU1 EQU1 EQU1 EQU1 TBIFG TBIFG Interrumpir Eventos EQU0 EQU0 EQU3 EQU3 EQU3 EQU3 Figura 13-9. Unidad de salida de Arriba/Abajo 13.2.4 Modo Captura y comparar tres o siete bloques idénticos capture/compare bloques TBCCRx, están presentes en Timer_B. Ninguno de los bloques pueden ser utilizados para capturar datos del temporizador o para generar intervalos de tiempo. 13.2.4.1 Modo de captura el modo de captura se selecciona cuando PAC = 1. Modo de captura se utiliza para registrar eventos en el tiempo. Puede ser utilizado para la velocidad los cálculos o las mediciones de tiempo. La captura entradas CCIxB CCIxA y están conectados a los pines externos o internos y las señales son seleccionados con el CCISx bits. El CMx bits seleccione la captura de la señal de entrada como la creciente, la caída, o ambos. La captura se produce en el borde de la señal de entrada. Si la captura se realiza: • El valor del temporizador se copia en la TBCCRx registro • La bandera de interrupción CCIFG se establece el nivel de la señal de entrada se

puede leer en cualquier momento a través de la ICC. MSP430x2xx los dispositivos de la familia pueden tener diferentes señales conectadas a CCIxA y CCIxB. Consulte las instrucciones del fabricante del dispositivo de hoja de datos específica para las conexiones de estas señales. La captura de señal puede ser sincronizado con el reloj y causa una condición de carrera. Ajuste de la SCS poco se sincronizará la captura con la siguiente reloj. Ajuste de la SCS poco para sincronizar la captura de señal con el reloj. Esto se ilustra en la Figura 13-10. Reloj temporizador n!2 n!1 n n+1 n+2 n+3 n+4 Juego ICC Captura TBCCRx CCIFG Figura 13-10. Captura de Señal (SCS = 1) SLAU144J-diciembre 2004-Revisado Timer_B 2013 Julio 381 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B www.ti.com Operación lógica de desbordamiento en cada captura/comparación registro para indicar si la segunda captura se realiza antes de que el valor de la primera captura se ha leído. Poco COV se establece cuando esto ocurre como se muestra en la Figura 13-11. COV se debe restablecer con el software. Ralentí captura captura captura Leer Leer No adopten captura captura captura captura tomado Leer y No captura captura poco COV en Registro TBCCTLx Segunda Captura Ralentí adoptado COV = 1 Captura Figura 13-11. 13.2.4.1.1 Captura Captura ciclo iniciado por Software captura puede ser iniciado por el software. El CMx bits se puede ajustar para la captura de los dos bordes. A continuación, el Software establece el bit CCIS1 =1 y cambia poco CCIS0 para cambiar la captura de señal entre VCC y GND, iniciar una captura cada vez CCIS0 cambia de estado: TBCCTLx = TBR ; Configuración #CCIS0 TBCCTLx XOR, &TBCCTLx ; MOV #CAP+SCS+CCIS1+CM_3, &TBCCTLx Timer_B 382 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

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13.2.4.2 Modo de comparar el modo de comparación es seleccionado al PAC = 0. Modo de comparación se utiliza para generar señales de salida PWM o interrumpe a intervalos de tiempo específicos. Cuando TBR cuenta con el valor de un TBCLx: • bandera de interrupción CCIFG es • señal interna = 1 • EQUx EQUx afecta a la salida de acuerdo con el modo de salida 13.2.4.2.1 Comparar Pestillo TBCLx TBCCRx comparar el pestillo, TBCLx, contiene los datos para la comparación con el valor del temporizador de modo de comparar. TBCLx es almacenado por TBCCRx. El búfer comparar seguro proporciona al usuario el control sobre el momento de comparar período actualizaciones. El usuario no puede acceder directamente TBCLx. Comparar los datos se escriben en cada TBCCRx y transferidos automáticamente a TBCLx. El momento de la transferencia de TBCCRx a TBCLx es seleccionable por el usuario con la CLLDx bits, como se describe en la Tabla 13-2. Tabla 13-2. Sucesos de Carga TBCLx CLLDx Descripción 00 nuevos datos se transfieren desde TBCCRx a TBCLx TBCCRx inmediatamente cuando se escribe. 01 Nueva los datos se transfieren desde TBCCRx a TBCLx cuando TBR cuenta a 0 nuevos datos se transfieren desde TBCCRx de TBR TBCLx cuando cuenta con 0 para arriba y continua modos. 10 Nuevos datos es transferido a partir de TBCCRx TBCLx cuando TBR a cuenta de la vieja TBCL0 valor o en 0 para arriba/abajo modo 11 nuevos datos se transfieren desde TBCCRx de TBR TBCLx cuando cuenta a los antiguos TBCLx valor. 13.2.4.2.2 Agrupación Comparar Seguros comparar seguros múltiples se pueden agrupar para actualizaciones simultáneas con el TBCLGRPx bits. Cuando gracias a los grupos, la CLLDx bits de los números más bajos en el grupo TBCCRx determinar el nivel de carga de cada comparar seguro del grupo, salvo cuando TBCLGRP = 3, como se muestra en la Tabla 13-3. La CLLDx bits de control TBCCRx no debe estar a cero. Cuando los bits CLLDx TBCCRx del control se establece en cero todos comparar seguros actualización inmediatamente cuando sus correspondientes TBCCRx está escrito; no comparar los pestillos están agrupados. Dos condiciones deben cumplirse para que el comparar los pestillos que se va a cargar cuando se agrupan. En primer lugar, todos TBCCRx registros del grupo debe ser actualizado, aun cuando nuevos datos TBCCRx = viejo TBCCRx datos. En segundo lugar, el evento load debe ocurrir. Tabla 13-3. Comparar los modos de funcionamiento del pestillo TBCLGRPx Agrupación 00 Control de actualización ninguna persona TBCL1+TBCL2 TBCCR1 01 TBCL3+TBCL4 TBCCR3 TBCL5+TBCL6 TBCCR5 TBCL1+TBCL2+TBCL3 TBCCR1 10 TBCL4+TBCL5+TBCL6 TBCCR4 11 TBCL0+TBCL1+TBCL2+TBCL3+TBCL4+TBCL5+TBCL6 TBCCR SLAU144J1 de diciembre de 2004-Revisado Timer_B 2013 Julio 383 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

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13.2.5 Unidad de salida cada captura/comparación bloque contiene una unidad de salida. La unidad de salida se utiliza para generar señales de salida como señales PWM. Cada unidad de salida tiene ocho modos de funcionamiento que generan señales en función de la DOT0 y EQUx señales. La función de pin TBOUTH puede ser usado para poner los productos en Timer_B de alta impedancia. Cuando la función de pin TBOUTH es seleccionado para el pin y cuando el eje se desplaza, todos Timer_B salidas están en un estado de alta impedancia. Los modos de salida 13.2.5.1 Los modos de salida se definen por el OUTMODx bits y se describen en la Tabla 13-4. La OUTx se cambia la señal con el borde de subida del reloj para todos los modos excepto modo 0. Modos de salida 2, 3, 6 y 7 no son útiles para unidad de salida 0 porque EQUx = EQU0. Tabla 13-4. Modos de salida Modo OUTMODx Descripción OUTx La señal de salida se define por la OUTx poco. La señal OUTx actualizaciones inmediatamente cuando OUTx Salida 000 se actualiza. La salida se activa cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Que permanece hasta que el restablecimiento de la 001. El temporizador o hasta que otro modo de salida se selecciona y afecta a la salida. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Se restablece cuando el temporizador 010 Cambiar/Restablecer cuenta a la TBCL0 valor. La salida se activa cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Se restablece cuando el temporizador cuenta a 011 Set/Reset TBCL0 el valor. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. El período de salida es el doble de la del 100 Cambiar período del temporizador. La salida se restablece cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Sigue siendo restablecer hasta que otro 101 salida de reset y se selecciona el modo afecta a la salida. La salida se conmuta cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Que se establece cuando el temporizador realiza la cuenta 110 Cambiar/Set para el TBCL0 valor. La salida se restablece cuando el cronómetro hace la cuenta regresiva a la TBCLx valor. Que se establece cuando el cronómetro hace la cuenta regresiva a 111 Cero/Ajuste el TBCL0 valor. 384 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Operación 13.2.5.1.1 Ejemplo de salida, el temporizador en modo OUTx La señal cambia cuando la cuenta atrás TBCLx valor, y los rollos de TBCL0 a cero, según el modo de salida. Un ejemplo se muestra en la Figura 13-12 utilizando TBCL0 y TBCL1. TBR(max) TBCL0

TBCL1 0h Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Configuración/Reset 4 Modo de salida:Cambiar modo de salida 5: Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set EQU0 EQU1 EQU0 EQU1 EQU0 Eventos Interrupción TBIFG TBIFG TBIFG Figura 13-12. Ejemplo de salida, el temporizador en modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 385 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B www.ti.com 13.2.5.1.2 Operación Salida Ejemplo, temporizador en modo Continuo, La OUTx se cambia la señal cuando el temporizador llegue al TBCLx TBCL0 y los valores, dependiendo de el modo de salida, se muestra un ejemplo en la Figura 13-13 utilizando TBCL0 y TBCL1. TBR(max) TBCL0 TBCL1 0h Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Configuración/Reset 4 Modo de salida:Cambiar modo de salida 5: Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set 1 TBIFG TBIFG EQU EQU EQU1 Eventos0 Interrupción EQU0 Figura 13-13. Ejemplo de salida, el temporizador en modo Continuo 386 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Operación Salida 13.2.5.1.3 Ejemplo, Temporizador de Up/Down Mode OUTx los cambios de señal cuando el temporizador equivale a TBCLx en cualquier dirección de recuento y cuando el temporizador equivale a TBCL0, dependiendo de el modo de salida. Un ejemplo se muestra en la Figura 13-14 utilizando TBCL0 y TBCL3. TBR(max) TBCL0 TBCL3 0h

Modo de salida 1: Establecer modo de salida 2:Cambiar/Restablecer Modo de salida 3: Configuración/Reset 4 Modo de salida:Cambiar modo de salida 5: Salida de reset Modo 6:Cambiar/Establecer modo de salida 7: Reset/Set EQU3 EQU3 EQU3 EQU3 Eventos Interrupción TBIFG EQU0 TBIFG EQU0 Figura 13-14. Ejemplo de salida, el temporizador de Up/Down Mode NOTA: Cambiar entre los modos de salida al cambiar entre los modos de salida, uno de los bits OUTMODx debe mantenerse durante el período de transición, a menos que a modo de conmutación 0. De lo contrario, la salida te aprovechas porque puede ocurrir una puerta NOR decodifica modo de salida 0. Un método seguro para cambiar entre los modos de salida es usar modo de salida 7 como un estado de transición: Claro bits no deseados ; Set modo de salida=7 BIC #OUTMODx, &TBCCTLx. BIS #OUTMOD_7, &TBCCTLx SLAU144J-diciembre de 2004-Revisado Timer_B 2013 Julio 387 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B www.ti.com 13.2.6 Operación Timer_B interrumpe dos vectores de interrupción están asociados con el de 16 bits Timer_B módulo: • TBCCR0 vector de interrupción para TBCCR0 • TBIV CCIFG vector de interrupción para todos los demás CCIFG TBIFG banderas y en el modo de captura, cualquier CCIFG marca está establecida en un valor del temporizador es capturada en el registro asociados TBCCRx. A modo de comparación, cualquier CCIFG distintivo se establece cuando TBR cuenta con el valor TBCLx. Software también puede establecer o borrar cualquier CCIFG bandera. Todos CCIFG banderas solicitar una interrupción cuando sus correspondientes CCIE bits y el bit GIE. 13.2.6.1 TBCCR0 El vector de interrupción TBCCR0 CCIFG bandera tiene la más alta prioridad de interrupción Timer_B y cuenta con un vector de interrupción como se muestra en la Figura 13-15. La TBCCR0 CCIFG pabellón se restablece automáticamente cuando el TBCCR0 petición de interrupción es servicio. Capturar EQU0 IRQ Se CCIE, interrumpir el servicio solicitado D Q EL Restablecimiento del reloj temporizador IRACC, Interrumpir RequestAccepted POR Figura 13-15. Capture/Compare TBCCR0 13.2.6.2 TBIV bandera de interrupción, generador del vector de interrupción TBIFG TBCCRx CCIFG bandera y banderas (excluyendo TBCCR0 CCIFG) son considerados como prioritarios y se combinan para obtener un único vector de interrupción. El vector de interrupción TBIV registro se utiliza para determinar qué bandera pidió una interrupción.

La más alta prioridad habilitada interrumpir (excluyendo TBCCR0 CCIFG) genera un número en el TBIV registrarse (ver registro descripción). Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Personas con Discapacidad Timer_B interrumpe no afectan al TBIV valor. Cualquier acceso, lectura o escritura, registro de la TBIV restablece automáticamente la bandera de interrupción pendientes más alto. Si hay otra bandera de interrupción, otra interrupción se genera inmediatamente después de realizar el mantenimiento de la primera interrupción. Por ejemplo, si el TBCCR1 y TBCCR2 CCIFG banderas se establecen cuando la rutina de servicio de interrupción TBIV accede al registro, TBCCR1 CCIFG se restablece automáticamente. Después de la RETI instrucción de la rutina de servicio de interrupción, se ejecuta el pabellón TBCCR2 CCIFG generará otra interrupción. 13.2.6.3 TBIV, Controlador de Interrupciones Los siguientes ejemplos ejemplo de software muestra el uso recomendado de TBIV y la manipulación. La TBIV valor se agrega a la PC para ir directamente a la rutina. Los números que se encuentran en la margen derecha el reloj de la CPU necesarios ciclos de cada instrucción. Los gastos de software para diferentes fuentes de interrupción incluye latencia por interrupción y volver de interrumpir ciclos, pero no la gestión de tareas. Las latencias son: • • • • Captura/comparación bloque 0:11 ciclos • Capturar/comparar manzanas CCR1 a 6:16 ciclos TBIFG • Temporizador de desbordamiento: 14 ciclos Ejemplo 13-1 muestra el uso recomendado de TBIV para Timer_B3. 388 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B Operación Ejemplo 13-1. Uso recomendado de TBIV Inicio de latencia por interrupción controlador 6 ; controlador de interrupción para TBCCR0 CCIFG. Ciclos CCIFG_0_HND... ; RETI 5 controlador de interrupción para TBIFG, TBCCR1 y TBCCR2 CCIFG. ; Vector 12 ; Vector 10 RETI ; Vector 8 Vector 6 RETI ; RETI ; Vector 4: Módulo 2 2 RETI ; Vector 2: Módulo 1 2 JMP CCIFG_2_HND ; Vector 0: No interrumpir 5 JMP CCIFG_1_HND ; Agregar tabla de Salto 3 RETI ; latencia por interrupción 6 AGREGAR &TBIV,PC ; TB_HND... Tarea comienza aquí ; Vector 14: TIMOV Bandera... ; TBIFG_HND RETI 5 tarea comienza aquí ; Vector 4: Módulo 2... ; CCIFG_2_HND volver al programa principal 5 ; RETI tarea comienza aquí ; Vector 6: Módulo 3... ; 9 Ciclos pueden ser salvados si está pendiente otra interrupción CCIFG_1_HND interrupción está pendiente: 5 ciclos de gastar, sino ; el módulo controlador 1 muestra una manera de mirar si hay algún otro; busque en espera 2 ints ; JMP TB_HND SLAU144J-diciembre de 2004-2013 Julio Timer_B revisado 389 Enviar comentarios sobre la Documentación

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Timer_B Timer_B registra 13,3 Timer_B Registros registros son los indicados en la Tabla 13-5: Tabla 13-5. Registros Registro Timer_B www.ti.com forma corta Timer_B TBCTL Timer_B control TBR Timer_B contador captura/comparación 0 control Timer_B TBCCTL0 capture/compare 0 Timer_B TBCCR0 capture/compare 1 control Timer_B TBCCTL1 capture/compare 1 Timer_B TBCCR1 capture/compare 2 control Timer_B TBCCTL2 capture/compare 2 Timer_B TBCCR2 capture/compare 3 control Timer_B TBCCTL3 capture/compare 3 Timer_B TBCCR3 capture/compare 4 control Timer_B TBCCTL4 capture/compare 4 Timer_B TBCCR4 capture/compare 5 control Timer_B TBCCTL5 capture/compare 5 Timer_B TBCCR5 capture/compare 6 control Timer_B TBCCTL6 captura/comparación TBCCR6 6 vectores de interrupción Timer_B TBIV Timer_B 390 Copyright © 2004-2013, Texas Tipo de registro Dirección Estado inicial Lectura/escritura 0180h Restablecer con POR Lectura/escritura 0190h Restablecer con POR Lectura/escritura 0182h Restablecer con POR Lectura/escritura 0192 h Restablecer con POR Lectura/escritura 0184h Restablecer con POR Lectura/escritura 0194h con POR Reset Lectura/escritura con 0186h Reset POR Lectura/escritura 0196h Restablecer con POR Lectura/escritura 0188h Restablecer con POR Lectura/escritura 0198h Restablecer con POR Lectura/escritura 018Ah Restablecer con POR Lectura/escritura 019Ah Restablecer con POR Lectura/escritura 018Ch Restablecer con POR Lectura/escritura 019Ch Restablecer con POR Lectura/escritura 018Eh POR Restablecer con lectura/escritura 019Eh Restablecer con POR sólo lectura 011Eh Restablecer con POR SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com Timer_B Timer_B 13.3.1 Registros Registro de Control TBCTL 15 14 13 12 11 10 9 8 No utilizar TBCLGRPx CNTLx TBSSELx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 Utilizar idx MCx TBCLR TBIE TBIFG rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) w- (0) rw- (0) rw- (0) 15 bits no utilizados no utilizados 14-13 Bits TBCLGRP TBCLx grupo 00 Cada TBCLx cargas del pestillo independientemente 01 TBCL1+TBCL2 (TBCCR1 bits de control CLLDx la actualización) TBCL3+TBCL4 (TBCCR3 bits

de control CLLDx la actualización) TBCL5+TBCL6 (TBCCR5 bits de control CLLDx la actualización) TBCL0 independiente 10 TBCL1+TBCL2+TBCL3 (TBCCR1 bits de control CLLDx la actualización) TBCL4+TBCL5+TBCL6 (TBCCR4 bits de control CLLDx la actualización) TBCL0 independiente 11 TBCL0+TBCL1+TBCL2+TBCL3+TBCL4+TBCL5+TBCL6 (TBCCR1 bits de control CLLDx la actualización) CNTLx Bits 12-11 contador longitud 00 16-bit, ROC(max) = 0FFFFh 01 12-bits, ROC(max) = 0FFFh 10 10bits, ROC(max) = 03FFh 11 8bits, TBR(max) = 0FFh Bit sin usar 10 Bits utilizado TBSSELx Timer_B reloj 9-8 selección de la fuente. 00 TBCLK ACLK 01 10 11 SMCLK INCLK (INCLK es específica para cada dispositivo y es asignado a la invertida TBCLK) (ver el dispositivo, hoja de datos específica) idx Bits 7-6 divisor de entrada. Estos bits seleccione el divisor para la entrada clock.00 /101 /210 /411 /8 MCx Bits 5-4 control de Modo. Ajuste MCx = 00h cuando Timer_B no está en uso ahorra energía. 00 Modo de parada: el temporizador se detiene de modo 01: la cuenta atrás 10 TBCL0 modo Continuo: la cuenta atrás hasta el valor fijado por CNTLx 11 up/down mode: cuenta atrás del TBCL0 y hasta 0000h Bit sin usar 3 bits no utilizados 2 Timer_B TBCLR claro. Este bit se restablece de TBR, el divisor de reloj, y la dirección de contador. La TBCLR poco se restablece automáticamente y siempre es de lectura como cero. Bit 1 Timer_B TBIE enable interrupción. Este bit permite al TBIFG petición de interrupción. 0 Interrupción Interrupción activada desactivada 1 Bit 0 Timer_B TBIFG bandera de interrupción. 0 Sin interrupción Interrupción pendiente pendiente 1 SLAU144J-diciembre 2004-Revisado Timer_B 2013 Julio 391 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B www.ti.com Registros 13.3.2 TBR, Timer_B Registro 15 14 13 12 11 10 9 8 TBRx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 rw TBRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Bits 15-0 TBRx Timer_B registro. El TBR registrar es el recuento de Timer_B. 13.3.3 TBCCRx, Timer_B Capture/Compare Registro x 15 14 13 12 11 10 9 8 TBCCRx rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0

rw TBCCRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Bits 15-0 TBCCRx Timer_B captura/comparación registro. Modo de comparación: Comparación de los datos se escriben en cada TBCCRx y transferidos automáticamente a TBCLx. TBCLx contiene los datos para la comparación con el valor del temporizador en el Timer_B Registro, REGLAMENTO. Modo de captura: El Registro Timer_B, ROC, se copia en la TBCCRx registro cuando se realice una captura. 392 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Timer_B TBCCTLx 13.3.4 Registros, Captura/Comparar Registro de Control 15 14 13 12 11 10 9 8 CMx CCISx SCS CLLDx PAC rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r- (0) rw- (0) 7 6 5 4 3 2 1 0 ECI OUTMODx CCIE DE COV CCIFG rw- (0) rw- (0) rw- (0) rw- (0) r rw- (0) rw- (0) rw- (0) CMx Bits 15-14 modo de captura 00 captura 01 captura el borde de subida 10 captura el borde de caída 11 Captura de valores de subida y de bajada CCISx 13-12 bits captura/comparación selección de entrada. Estos bits TBCCRx seleccione la señal de entrada. Ver el dispositivo de hoja de datos específica para determinadas conexiones de señal. 00 CCIxA CCIxB 01 10 GND 11 VCC SCS 11 Sincronizar origen de captura. Este bit se utiliza para sincronizar la señal de entrada con el reloj. 0 1 Captura asincrónica sincrónica CLLDx captura poco 10-9 Comparar seguro carga. Estos bits comparar seleccione el evento load del pestillo. 00 TBCLx cargas sobre escribir en TBCCRx TBCLx las cargas cuando 01 recuentos de TBR 0 10 TBCLx las cargas cuando TBR countsto 0 (o modo continuo) las cargas cuando TBCLx countsto TBCL TBR0 o a 0 (up/down mode) 11 TBCLx las cargas cuando TBR countsto TBCLx EL Bit 8 modo de captura 0 modo de comparar 1 modo de captura OUTMODx Bits 7-5 modo de salida. Los Modos 2, 3, 6 y 7 no son útiles porque EQUx TBCL0 = EQU0. 000 Poco valor 001 010 Juego Cambiar/restablecer 011 Set/reset Reset 100 101 110 Cambiar Cambiar/establecer 111 Reset/ CCIE Bit set 4 Captura/comparación enable interrupción. Este bit permite la petición de interrupción de la correspondiente CCIFG bandera. 0 Interrupción Interrupción activada desactivada 1 Bit 3 ICC Captura/comparación de entrada. La señal de entrada se puede leer en este bit. Salida de 2 bits. A modo de salida 0, este bit controla directamente el estado de la salida. Salida 0 Salida alta baja 1

COV poco 1 Captura de desbordamiento. Este bit indica un exceso de captura. COV se debe restablecer con el software. Captura 0 Captura 1 ha producido desbordamiento ha producido desbordamiento CCIFG Bit 0 Captura/comparación 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 393 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Timer_B TBIV 13.3.5 Registros, vectores de interrupción Timer_B Registro 15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 0 r0 r0 r0 r0 Bits 15-0 TBIVx Timer_B vector de interrupción TBIV valor Fuente de interrupción Contenido bandera de interrupción 00h sin interrupción pendiente - 02h Captura y comparar 1 TBCCR CCIFG 04h1 Captura y comparar 2 CCIFG TBCCR2 (1) 06h Capture/compare 3 CCIFG TBCCR3 (1) 08h Capture/compare 4 CCIFG TBCCR4 (1) 0Ah Capture/compare 5 CCIFG TBCCR5 (1) 0Ch Capture/compare 6 TBCCR6 0Eh CCIFG TBIFG Temporizador de desbordamiento (1) No disponible en todos los dispositivos 394 Timer_B Copyright © 2004-2013, Texas www.ti.com 11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0 0 TBIVx r- (0) r (0) r (0) r0 más baja prioridad de interrupción mayor SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporados

Capítulo 14 SLAU144J-diciembre 2004-Revisado 2013 Julio Interfaz Serie Universal (UT) La interfaz serie Universal (USI) módulo proporciona SPI y 2I C comunicación serie con un módulo de hardware. En este capítulo se analizan ambos modos. Tema ... ... ... . USI 14,1 Página Introducción ... ... ... ... ... ... ... 396 14.2 USI Operación ... ... ... ... ... ... ... . USI 399 14,3 registros ... ... ... ... ... ... ... . 405 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 395 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Introducción www.ti.com USI USI 14,1 Introducción La USI módulo proporciona la funcionalidad básica de apoyo comunicación serial sincrónica. En su forma más simple, se trata de un 8o registro de desplazamiento de 16 bits que se puede utilizar para flujos de datos de salida, o cuando se combina con mínima de software, puede implementar comunicación serie. Además, la USI incluye funcionalidad del hardware para facilitar la aplicación de SPI y 2I C comunicación. La USI módulo también incluye interrumpe para reducir aún más los gastos de software para la comunicación en serie y para mantener la ultra-bajo-potencia las capacidades de los MSP430. La USI las características del módulo se incluyen: • • • • Tres cables de modo SPI apoyo • 2I C • compatibilidad con el modo Variable longitud de datos • funcionamiento esclavo en LPM4; no necesita reloj interno • seleccionable o MSB LSB orden de datos • arranque y parada de detección 2I C modo automático con control SCL • Arbitraje perdido detección en modo master • generación de reloj programable reloj • polaridad seleccionable y control de fase La Figura 14-1 muestra la USI módulo en modo SPI. La Figura 14-2 muestra la USI módulo en 2I C modo. 396 Interfaz Serie Universal (USI) SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USII www.ti.com2C = 0 UT16B 8/16 bits USILSB Registro de desplazamiento EN USISR USICNTx USIIFGCC poco Contador USIIFG USI Introducción USIGE USIOE USIPE6 D G Q SDO SDI USISWRST USIPE7 EN Cambio USICKPH USICKPL Reloj SCLK USISSELx 1 0 000 001 USIDIVx ACLK SMCLK 010 Divisor de Reloj SMCLK 1/011/2... /128 100 ESPERA USISWCLK TA0 TA1 101 110 111 TA2 USIIFG Figura 14-1. USI

USIPE5 Bloque 1 SCLK USIMST USICLK Diagrama 0: Modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Interfaz Serie Universal (USI) 397 instrumentos incorporan

USI Introducción USIOE USII2C = 1 = 1 USICKPL USICKPH USILSB = 0 = 0 UT16B = 0 Q G D USIGE MSB LSB www.ti.com Conjunto USIAL, D Q Claro USIOE USIPE7 8 !poco Registro de desplazamiento EN USISRL USICNTx USIIFGCC poco Contador USIIFG SDA USISWRST USICKPH USICKPL EN desplazamiento de reloj 1 0 USISTTIFG USIIFG SCL USISCLREL USISSELx USIMST espera iniciar USISTTIFG Detectar TOPE USISTP Detectar USIPE6 SCL SCLK USIDIVx ACLK 000 001 010 MANTENGA SMCLK SMCLK 011 Divisor de Reloj SWCLK 1/100/2... /128 101 TA0 TA1 TA2 111 110 Figura 14-2. USI USICLK Bloque 1 0 Diagrama: 2I C 398 Modo Interfaz Serie Universal (USI) Copyright © 2004-2013, Texas SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com USI USI Operación Operación 14,2

La USI módulo es un registro de desplazamiento y contador de bits que incluye la lógica de SPI y 2I C comunicación. La USI registro de desplazamiento (USISR) es directamente accesible por software y contiene los datos que se transmiten o los datos que ha recibido. El contador de bits cuenta el número de juegos y puntas muestra la USI bandera de interrupción USICNTx USIIFG cuando el valor sea cero, por disminuir o directamente por escrito a la USICNTx cero bits. Escribir USICNTx con un valor > 0 se borra automáticamente cuando USIIFG USIIFGCC = 0, de lo contrario USIIFG no se ve afectado. La fueza USICNTx bits parada cuando se convierten en 0. No subdesbordamiento de 0FFh. El contador y el registro de desplazamiento son accionados por el mismo desplazamiento de reloj. En cambio un aumento reloj borde, USICNTx USISR muestras disminuye y el siguiente bit de entrada. El pestillo conectado a la salida del registro de desplazamiento retrasa el cambio de la salida en el borde de caída de desplazamiento de reloj. Que se puede hacer más transparente el USIGE poco. Esta configuración se muestra inmediatamente la MSB LSB de USISR o a la ordenanza, en función de la USILSB poco. 14.2.1 USI USI Inicialización, mientras el software reset bit, USISWRST, está establecido, las banderas USIIFG, USISTTIFG, USISTP y USIAL se celebrará en su estado de restablecimiento. USISR y USICNTx no están sincronizadas y sus contenidos no se ven afectados. En 2I C modo, la línea SCL también es liberado a estado inactivo por la USI hardware. Para activar la funcionalidad de los puertos USI USIPEx bits correspondientes en la USI registro de control deben ser establecidos. En este ejemplo, se seleccionan la USI función para el pasador y mantiene la PxIN PxIFG y funciones para el polo. Con esta función, el puerto de entrada los niveles se puede leer a través del registro PxIN por un software y el flujo de datos entrante puede generar interrupciones en puerto datos transiciones. Esto es útil, por ejemplo, para generar una interrupción en un inicio. 14.2.2 Generación de Reloj La USI USI generador de reloj contiene una selección de reloj multiplexor, un divisor, y la capacidad de seleccionar el reloj polaridad, tal como se muestra en los diagramas de bloques La Figura 14-1 y 14-2. El origen del reloj pueden ser seleccionados a partir de los relojes internos ACLK o SMCLK, de un reloj externo SCLK, así como de la captura y comparar resultados de Timer_A. Además, es posible que el módulo de reloj mediante el software USISWCLK poco cuando USISSELx = 100. La USIDIVx bits se puede utilizar para dividir el reloj por una potencia de 2 a 128. El reloj, USICLK, se detiene cuando USIIFG = 1 o cuando el módulo funciona en modo esclavo. La USICKPL bit se utiliza para seleccionar la polaridad de USICLK. Cuando USICKPL = 0, el inactivo nivel de USICLK es baja. Cuando USICKPL = 1 el inactivo nivel de USICLK es alta. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 399 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USI www.ti.com 14.2.3 Operación modo SPI La USI módulo está configurado en modo SPI cuando USII2C = 0. Bit de Control USICKPL selecciona el inactivo de la SPI USICKPH selecciona el reloj mientras el reloj borde en el que se actualiza y SDO SDI es muestreado. La Figura 14-3 muestra el reloj/relación de datos de 8 bits MSB de transferencia. USIPE5, USIPE6 y USIPE7 debe estar configurado para permitir que el SCLK, SDO, y SDI funciones portuarias. USI USI USICNTx 0 8 7 6 5 4 3 2 1 0 0 0 CKPH CKPL SCLK SCLK 0 1 1 0 1 1 SCLK SCLK 0 X SDO/SDI MSB LSB 1 X SDO/SDI MSB LSB USICNTx USIIFG Carga Figura 14-3. 14.2.3.1 Distribución SPI SPI Modo Maestro La USI módulo SPI está configurado como maestro por el maestro poco USIMST y borrar el bit C 2I USII2C. Desde que el maestro proporciona el reloj al esclavo(s) una adecuada fuente de reloj debe estar seleccionada y configurada como salida SCLK. Cuando USIPE5 = 1, SCLK se configura automáticamente como una salida. Cuando USIIFG USICNTx = 0 y > 0, generación de reloj está activado y el maestro se empezará en registro/salida datos utilizando USISR. Ha recibido los datos debe ser leído desde el registro de desplazamiento antes de que los nuevos datos se escriben en él para la transmisión. En una aplicación típica, la USI software leer datos recibidos desde USISR, escribir nuevos datos que se transmitirán a USISR y activar el módulo para la próxima transferencia por escrito el número de bits que se transferirán a USICNTx. 14.2.3.2 SPI Modo esclavo La USI módulo SPI se configura como esclavo por el centro y el USII USIMST2C bits. En este modo, cuando USIPE SCLK5 = 1 se configura automáticamente como entrada y la USI recibe el reloj externo del maestro. Si la USI es para la transmisión de datos, el registro de desplazamiento se debe cargar con los datos antes de que el maestro es el primer reloj. La salida debe ser habilitada por ajuste USIOE. Cuando USICKPH = 1, el MSB serán visibles en SDO inmediatamente después de cargar el registro de desplazamiento. El SDO pin puede ser desactivado por borrar la USIOE poco. Esto es útil si el esclavo no es abordado en un entorno con varios esclavos en el bus. Una vez todos los bits son recibidas, se deben leer los datos de USISR y de los nuevos datos cargados en USISR antes del próximo reloj borde del maestro. En una aplicación normal, después de recibir los datos, la USI software USISR leer el registro, escribir nuevos datos en USISR que se van a transmitir, y permitir que la USI módulo para la próxima transferencia por escrito el número de bits que se transfieren a USICNTx. 400 Interfaz Serie Universal (USI) SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USI USISR 14.2.3.3 Operación Operación El 16bits USISR se compone de 8 bits, registros y USISRH USISRL. Bit de Control UT16B selecciona el número de bits de USISR que se utilizan para transmitir y recibir datos. Cuando UT16B = 0, sólo los 8 bits más bajos, USISRL, se utilizan. Para transferir < 8 Bits, los datos deberán cargarse en USISRL bits no utilizados, que no se saca. Los datos deben ser MSB y LSB-alineados en función de USILSB. La Figura 14-4 muestra un ejemplo de 7 bits de datos. 7-Bit modo SPI, MSB primero 7-bit modo SPI, LSB en primer lugar transmitir datos en la memoria de los datos de la memoria 7 bits de datos 7 bits de datos con el software Mover TX TX RX RX USISRL USISRL USISRL USISRL Mover con software 7-bits de datos 7 bits Los datos recibidos los datos de la memoria datos recibidos en la memoria Figura 14-4. Ajuste de datos de 7 bits de datos SPI cuando UT16B = 1, los 16 bits se utilizan para el tratamiento de datos. Cuando se utiliza para tener acceso a las dos USISR USISRL y USISRH, es preciso que los datos sean correctamente ajustado cuando < 16 bits se utilizan de la misma manera como se muestra en la Figura 14-4. 14.2.3.4 SPI interrumpe hay un vector de interrupción asociada con la USI módulo y una bandera de interrupción, USIIFG, pertinentes para SPI. Cuando USIIE y el bit GIE se establezca, la bandera de interrupción se generará una petición de interrupción. USIIFG USICNTx se establece cuando se hace cero, ya sea mediante el recuento o directamente por escrito a la USICNTx 0 bits. USIIFG se borra al escribir un valor > 0 bits a la USICNTx cuando USIIFGCC = 0, o directamente por el software. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 401 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USI Operación www.ti.com 14.2.4 2I C Modo módulo La USI se configura en 2I C modo cuando USII2C =1, USICKPL = 1, y = 0 USICKPH. Para 2I C compatibilidad de los datos, y USI USILSB16B debe ser borrada. USIPE6 y USIPE7 debe ser configurado para permitir que el SCL y SDA funciones portuarias. 14.2.4.1 2I C modo Master para configurar la USI como un módulo 2I C master la USIMST bit debe ser establecido. En modo master, los relojes son generados por la USI módulo y salida a la línea SCL mientras USIIFG = 0. Cuando USIIFG = 1, el SCL se detendrá en el ralentí, o alta, nivel. Multi-master se admite como se describe en la sección Arbitraje.

El maestro es compatible con esclavos que sujetan la línea SCL baja sólo cuando USIDIVx > 0. Cuando USIDIVx es /reloj 1 división (USIDIVx = 0), conectados los esclavos no debe mantener la línea SCL baja durante la transmisión de datos. De lo contrario, la comunicación puede fallar. 14.2.4.2 2I C Modo esclavo para configurar la USI como un módulo 2I C esclavo la USIMST bit debe ser borrado. En modo esclavo, SCL se mantiene baja si USIIFG = 1, USISTTIFG = 1 o si USICNTx = 0. USISTTIFG deben ser borrados por el software una vez que el esclavo está configurado y listo para recibir la dirección de esclavo de un maestro. 14.2.4.3 2I C transmisor en el modo de transmisor, los datos se carga por primera vez en USISRL. La salida se habilita al establecer USIOE y la transmisión se inicia al escribir 8 en USICNTx. Esto borra USIIFG y SCL se genera en modo master o libertad de baja en modo esclavo. Después de la transmisión de los 8 bits, USIIFG se establece, y la señal de reloj en SCL es detenido en modo master o baja celebró en la próxima fase baja en modo esclavo. Para recibir el 2I C bit de acuse, el USIOE poco se borra con software y USICNTx está cargado con 1. Esto borra USIIFG y el bit es recibido en USISRL. Cuando USIIFG se puede establecer una vez más, el LSB de USISRL es la recibió poco reconocimiento y que se puede probar en el software. Mango si NACK... otra cosa, manejar ACK ; Test bit ACK recibido JNZ HANDLE_NACK ; Prueba USIIFG JZ TEST_USIIFG BIT.B # 01h, &USISRL ; USICNTx TEST_USIIFG BITS = 1.B #USIIFG, &USICTL1 ; SDA entrada MOV.B # 01h, &USICNT ; Recibir ACK/NACK BIC.B #USIOE, &USICTL0 ; 402 interfaz Serie Universal (USI) SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USI Operación 14.2.4.4 2I C Receptor en 2I C modo de receptor la salida debe ser desactivada por compensación y la USI USIOE modulo esta preparado para la recepción de la grabación 8 en USICNTx. Esto borra USIIFG y SCL se genera en modo master o libertad de baja en modo esclavo. La USIIFG poco se establecerá después de 8 relojes. Este se detiene la señal de reloj en SCL en modo master o tiene SCL baja en la próxima fase baja en modo esclavo. Para transmitir un reconocer o no reconocer, el MSB del registro de desplazamiento está cargado con 0 o 1, el USIOE bit se configura con el software para permitir la salida y 1 se escribe en los USICNTx bits. Tan pronto como el MSB poco se ha sacado, USIIFG se convertirán en conjunto y el módulo puede ser preparado para la recepción de los siguientes 2 I C byte de datos. JZ TEST_USIIFG USIIFG Prueba... continuar... ; USICNTx TEST_USIIFG = 1 BITS.B #USIIFG, &USICTL1 ; MSB = 0 MOV.B # 01h, &USICNT ; SDA salida MOV.B # 00h, &USISRL ; Generar ACK BIS.B #USIOE, &USICTL0 ; Prueba USIIFG JZ TEST_USIIFG... continuar... ; USICNTx TEST_USIIFG = 1 BITS.B #USIIFG, &USICTL1 ; MSB = 1 MOV.B # 01h, &USICNT ; SDA salida MOV.B # 0FFh, USISRL ; Generar NACK BIS.B #USIOE, &USICTL0 ; 14.2.4.5 Condición INICIAR

UNA condición de arranque es una transición de alta a baja en SDA y SCL es alta. La condición de arranque puede ser generada por el MSB del registro de desplazamiento de 0. Ajuste de la USIGE y USIOE bits permite el cierre de salida transparente y el MSB del registro de desplazamiento se presenta inmediatamente al SDA y tira de la línea baja. Compensación USIGE reanuda el reloj de función de traba y tiene el 0 CED hasta que los datos se saca con SCL adecuado. Pestillo discapacidad... continuar... ; Bloqueo/SDA salida habilitada BIC.B #USIGE, &USICTL0 ; MSB = 0 BIS.B #USIGE+USIOE, &USICTL0 ; Generar INICIO MOV.B # 000h, &USISRL ; 14.2.4.6 Condición de parada es una condición de parada una transición de alta a baja en SDA y SCL es alta. Para finalizar el bit de acuse y tire SDA baja para preparar el estado de parada generación requiere borrar el MSB en el registro de desplazamiento y carga en USICNTx 1. Esto se genera un pulso bajo de SCL y durante la fase baja SDA es baja. SCL se detiene en el ralentí, o muy alta, ya que el módulo está en modo master. Para generar la baja y transición de alta, el MSB se encuentra en el registro de desplazamiento y USICNTx está cargado con 1. El USIGE y USIOE bits permite el cierre de salida transparente y el MSB de comunicados USISRL SDA a estado inactivo. Compensación USIGE almacena el MSB en el cierre de salida y la salida es desactivada por compensación USIOE. SDA permanece alta hasta que una condición de arranque se genera porque el exterior de pullup. Pestillo Transparente habilitado BIC.B #USIGE+USIOE, &USICTL; Bloqueo/SDA salida desactivada... continuar... ; USISRL = 1 unidad de SDA BIS alto.B #USIGE, &USICTL0 ; MOV.B # 0FFh, &USISRL ; USIIFG JZ test_USIIFG ; USICNT = 1 para un reloj TEST_USIIFG BIT.B #USIIFG, &USICTL1 ; MSB = 0 MOV.B # 001h, &USICNT ; SDA=salida MOV.B # 000h, &USISRL ; Generar DETENER BIS.B #USIOE, &USICTL0 ; SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 403 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USI www.ti.com 14.2.4.7 Operación Liberación USISCLREL SCL el bit de SCL si se está llevando a cabo bajo módulo de la USI USIIFG sin necesidad de ser borrado. La USISCLREL poco se borrará automáticamente si una condición de arranque se ha recibido y la línea SCL se celebrará bajo el siguiente reloj. En funcionamiento esclavo este bit se debe utilizar para evitar SCL de baja cuando el esclavo ha detectado que no fue dirigida por el maestro. En el siguiente inicio estado USISCLREL será borrado y el USISTTIFG. 14.2.4.8 La USI Arbitraje módulo puede detectar un perdido arbitraje en multi-master 2I C sistemas. La 2I C procedimiento de arbitraje utiliza los datos que se presentan sobre las dimensiones sociales de los transmisores. El primer transmisor principal que genera una lógica alta pierde el arbitraje de la oposición maestro genera una baja lógica. La pérdida del arbitraje es detectado en la USI módulo comparando el valor que se presenta en el bus y la lectura del valor del bus. Si los valores no son iguales y arbitraje se pierde el arbitraje perdido bandera,

USIAL,. También borra el bit de habilitación de salida y la USI USIOE módulo ya no impulsa el bus. En este caso, el usuario debe verificar la USIAL USIIFG pabellón junto con y configurar la yodación universal de la sal para arbitraje receptor cuando se pierde. La USIAL bandera debe ser borrado por el software. Para evitar que los demás maestros más rápida de generar los relojes durante el procedimiento de arbitraje SCL baja si se celebra otro maestro en el bus y unidades USIIFG SCL baja o USISTTIFG se establece, o si USICNTx = 0. 14.2.4.9 2I C interrumpe hay un vector de interrupción asociada con la USI módulo con dos banderas de interrupción 2I C, USIIFG y USISTTIFG. Cada bandera de interrupción tiene su propio enable interrupción poco, USIIE y USISTTIE. Cuando una interrupción está activada y el bit GIE, una bandera de interrupción se generará una petición de interrupción. USIIFG USICNTx se establece cuando se hace cero, ya sea mediante el recuento o directamente por escrito a la USICNTx 0 bits. USIIFG se borra al escribir un valor > 0 bits a la USICNTx cuando USIIFGCC = 0, o directamente por el software. USISTTIFG se establece cuando una condición de arranque es detectado. La USISTTIFG bandera debe ser borrado por el software. La recepción de una condición de parada se indica con la bandera USISTP pero no hay ninguna función de interrupción USISTP asociada con la bandera. USISTP se borra al escribir un valor > 0 bits a la USICNTx cuando USIIFGCC = 0 o directamente por medio de un software. 404 Interfaz Serie Universal (USI) SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USI USI registra 14,3 Registros registros La USI se enumeran en la Tabla 14-1. Tabla 14-1. USI Registros Registro Formulario Registro Dirección de Tipo Estado inicial USI 0 registro de control USICTL0 Lectura/escritura 078h 01h con PUC USI 1 registro de control USICTL1 Lectura/escritura 079h 01h con PUC USI control de reloj USICKCTL Lectura/escritura 07Ah Restablecer con PUC USI contador de bits USICNT Lectura/escritura 07Bh Restablecer con PUC USI byte bajo registro de desplazamiento USISRL Lectura/escritura 07Ch ha cambiado USI byte alto registro de desplazamiento USISRH Lectura/escritura 07Dh sin cambios, la USI registros pueden acceder con la palabra instrucciones que se indican en la Tabla 14-2. Tabla 14-2. Acceso a Palabras de USI Registros Registro forma corta Low-Byte High-Byte Registro Registro registro de control Dirección USI USICTL USICTL1 USICTL0 078h USI reloj y contador de registro USICCTL USICNT USICKCTL 07Ah USI registro de desplazamiento USISRH USISR USISRL 07Ch SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 405 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USI Registros 14.3.1 www.ti.com USICTL0, USI Registro de Control 0 7 6 5 4 3 2 1 0 USIPE7 USIPE6 USIPE5 USILSB USIMST USIGE USIOE USISWRST rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 USIPE7 Bit 7 USI SDI/SDA activación de puerto. Entrada en modo SPI, la entrada o salida de drenaje abierto en 2I C modo. 0 USI USI función desactivada 1 activa la función USIPE6 Bit 6 USI SDO/SCL activación de puerto. Salida en modo SPI, la entrada o salida de drenaje abierto en 2I C modo. 0 USI USI función desactivada 1 activa la función USIPE5 Bit 5 USI SCLK activación de puerto. Entrada en SPI modo esclavo, o 2I C modo SPI, la salida en modo master. 0 USI USI función desactivada 1 activa la función USILSB 4 bits LSB primero seleccionar. Este bit controla la dirección de la recepción y transmisión registro de desplazamiento. 0 MSB LSB primero primero 1 bits USIMST 3 Master 0 seleccione modo Esclavo 1 modo maestro USIGE 2 bits Salida 0 control de cierre cierre de salida que depende de desplazamiento de reloj 1 cierre de salida siempre activada y transparente USIOE 1 bits salida de datos habilitar 0 Salida desactivada 1 bits Salida 0 activada USISWRST USI USI 0 reset de software lanzado para la operación. 1 USI lógica en estado de restablecimiento. 406 Interfaz Serie Universal (USI) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USI Registros 14.3.2 USICTL1, USI Registro de Control 1 7 6 5 4 3 2 1 0 USICKPH USII USISTTIE2C USIIE USIAL USISTP USISTTIFG USIIFG rw-0 rw-0 rw0 rw-0 rw-0 rw-0 rw-0 rw-1 USICKPH Bit 7 fase de reloj seleccione 0 se cambian los datos en la primera SCLK y capturado en el siguiente canto. 1 Los datos son capturados en el primer canto SCLK y cambiado en el siguiente canto. USII2Bit C I C 6 2 0 2 activación del modo I modo C 1 2 I C activado el modo 5 bits USISTTIE INICIO estado de interrupción Interrupción de habilitar 0 discapacitados 1 condición de arranque Interrupción en condición de arranque activado USIIE USI Bit 4 contador 0 enable interrupción Interrupción Interrupción activada desactivada 1 Bit 3 USIAL Arbitraje

arbitraje No perdido 0 1 Arbitraje condición perdida perdido USISTP Bit 2 estado de parada. USISTP se borran automáticamente si USICNTx está cargado con un valor > 0 cuando USIIFGCC = 0. Condición de PARADA 0 PARADA 1 bits recibidos USISTTIFG condición DE ARRANQUE 1 0 bandera de interrupción No condición de arranque. No hay interrupción pendiente. 1 Condición de arranque. Interrupción pendiente. USI USIIFG contador 0 bits bandera de interrupción. Cuando la USICNTx = 0. Borra automáticamente si USICNTx está cargado con un valor > 0 cuando USIIFGCC = 0. 0 Sin interrupción Interrupción pendiente pendiente 1 SLAU144J-diciembre 2004-Revisado 2013 Julio Interfaz Serie Universal (USI) 407 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USI Registros 14.3.3 www.ti.com USICKCTL, USI Reloj Registro de Control 7 6 5 4 3 2 1 0 USIDIVx USISSELx USICKPL USISWCLK rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 USIDIVx Bits 7-5 divisor de reloj seleccione Dividir por 000 1 001 Dividir por 2 010 Dividir por 4 011 Dividir por 8 dividir por 16 100 101 32 110 Dividir por dividir por 64 111 USISSELx dividir por 128 Bits 4-2 fuente de reloj. No se utiliza en modo esclavo. SCLK 000 (no se utiliza en modo SPI) 001 010 ACLK SMCLK SMCLK 011 100 101 bits USISWCLK TACCR0 110 111 TACCR1 TACCR2 (Reservado el MSP430F20xx dispositivos) USICKPL polaridad Reloj Bit 1 seleccione 0 estado inactivo es baja 1 estado inactivo es alta USISWCLK Bit 0 reloj del Software 0 reloj de entrada es baja 1 reloj de entrada es alta 14.3.4 USICNT, USI poco registro de contador 7 6 5 4 3 2 1 0 USISCLREL UT16B USIIFGCC USICNTx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 USISCLREL SCL de 7 bits. El SCL se ha lanzado la línea de baja a ralentí. USISCLREL se borra si una condición de arranque es detectado. 0 Línea SCL es baja si se establece 1 USIIFG SCL se ha lanzado la línea UT16B Bit 6 registro de desplazamiento de 16 bits permiten 0 registro de desplazamiento de 8 bits. Byte bajo registro USISRL se utiliza. 1 Registro de desplazamiento de 16 bits. Tanto de alta como de baja y byte USISRH USISRL registros se utilizan. Direcciones USISR los 16 bits simultáneamente. Bit 5 USIIFGCC USI bandera de interrupción de control. Cuando USIIFGCC = 1, la USIIFG no se borrarán automáticamente cuando USICNTx está escrito con un valor > 0. 0 USIIFG borra automáticamente en USICNTx actualización 1 USIIFG no es borrado automáticamente

IODIZACIÓN USICNTx Bits 4-0 recuento de bits. La USICNTx bits establece el número de bits que se van a recibir o transmitir. 408 Interfaz Serie Universal (USI) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USI Registros 14.3.5 USISRL, USI Byte bajo Registro de desplazamiento 7 6 5 4 3 2 1 0 USISRLx rw rw rw rw rw rw rw rw USISRLx Bits 7-0 Contenido de la USI byte bajo USISRH 14.3.6 registro de desplazamiento, USI Byte Alto Registro de desplazamiento 7 6 5 4 3 2 1 0 USISRHx rw rw rw rw rw rw rw rw USISRHx Bits 7-0 Contenido de la USI byte alto registro de desplazamiento. Ignorar al UT16B = 0. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie Universal (USI) 409 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 15 SLAU144J-diciembre de 2004-2013 Julio Revisado Universal Interfaz de comunicación serie UART, universal El Modo interfaz de comunicación serie (USCI) admite múltiples modos de comunicación serie con un módulo de hardware. Este capítulo se analiza la operación del modo asíncrono UART. Tema ... ... ... . Página 15,1 USCI Resumen ... ... ... ... ... ... ... 411 15.2 USCI Introducción: Modo UART ... ... ... ... ... ... ... ... 411 15.3 USCI operación: Modo UART ... ... ... ... ... ... ... .. 413 15,4 USCI Registros: Modo UART ... ... ... ... ... ... ... .. 428 410 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Resumen 15.1 USCI www.ti.com USCI Descripción La interfaz de comunicación serie universal (USCI) módulos de serie soporte múltiples modos de comunicación. Diferentes módulos USCI apoyo modos diferentes. Cada módulo se denomina USCI con una letra diferente. Por ejemplo, USCI_A es diferente de USCI_B, etc. Si hay más de una idéntica USCI módulo se implementa en un solo dispositivo, los módulos se denominan con números incremento. Por ejemplo, si un dispositivo tiene dos módulos USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el

dispositivo específico de hoja de datos para determinar qué módulos USCI, si los hubiere, son aplicadas en determinados dispositivos. Los módulos USCI_Ax apoyo: • modo UART • morfología de pulsos de comunicaciones IrDA • detección automática de velocidad en baudios para LIN comunicaciones • modo SPI La USCI_Bx módulos: • 2I C modo • modo SPI 15,2 USCI Introducción: Modo UART en modo asincrónico, la USCI_Ax módulos se conectan el MSP430 con un sistema externo mediante dos pasadores exteriores, UCAxRXD y UCAxTXD. Se selecciona el modo UART cuando el UCSYNC poco se ha borrado. Modo UART incluye: • 7 u 8 bits de datos con impar, par, o sin paridad independientes • transmitir y recibir registros de desplazamiento • Separe transmitir y recibir influencia registros • LSB MSB de primera o de transmisión de datos y recibir incorporado • idle-línea y la dirección de los protocolos de comunicación para sistemas multiprocesador • Receptor de detección de bordes para auto-despertar de LPMx modos programables • tasa de baudios con la modulación de la velocidad en baudios de apoyo • indicadores de estado para la detección de errores y la represión • indicadores de estado para detección de dirección independiente • interrumpir capacidad para recibir y transmitir la Figura 15-1 muestra la USCI_Ax UART cuando está configurado para modo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 411 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Introducción: Modo UART UCMODEx UCSPB UCDORM www.ti.com UCRXEIE UCRXERR Error 2 Banderas recibirá del Estado La Máquina Búfer de recepción UC0RXBUF Recibir Registro de desplazamiento UCPAR UCPEN UCMSB UC7BIT UCRXBRKIE UCPE UCFE establecer indicadores UCOE RXIFG Juego Juego Juego UC0RXIFG UCBRK Conjunto UCADDR/UCIDLE UCIREN UCIRRXPL UCIRRXFLx UCIRRXFE UCLISTEN 6 1 0 1 Decodificador IrDA UC0RX 0 0 1 Velocidad en baudios Recibir UCABEN UCSSELx Generador UC UC0BRx0CLK 00 16 01 ACLK Divisor/Divisor SMCLK BRCLK SMCLK 10 11 4 3 Modulador UCBRFx UCBRSx UCOS16 recepción de reloj

Reloj de Transmisión UCPEN UCPAR UCMSB UC7BIT transmitir búfer de transmisión Registro de desplazamiento UC 0TXBUF Transmitir 2 Máquina de estado UCMODEx UCSPB Figura 15-1. Diagrama de bloques USCI_Ax: UCIREN 0 1 UC0TX IrDA 6 Codificador UCIRTXPLx Conjunto UC0TXIFG UCTXBRK UCTXADDR Modo UART (UCSYNC = 0) 412 Interfaz de comunicación serie Universal, UART Mode Copyright © 2004-2013, Texas SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación Comentarios instrumentos incorporan

www.ti.com USCI operación: Modo UART 15,3 USCI operación: Modo UART en modo UART, la USCI transmite y recibe caracteres a la tasa de bits asincrónico a otro dispositivo. Calendario de cada carácter se basa en la velocidad en baudios seleccionada de USCI. El transmitir y recibir las funciones, use la misma velocidad en baudios frecuencia. 15.3.1 USCI Inicialización y restablecer la USCI cero se realiza por una PUC o el establecimiento de la UCSWRST poco. Después de la PUC, el UCSWRST poco se establece automáticamente, manteniendo la USCI en una condición restablecer. Cuando se establece, la UCSWRST poco restablece el UCAxRXIE, UCAxTXIE, UCAxRXIFG, UCRXERR, UCBRK, UCPE, UCOE, UCFE, UCSTOE UCBTOE y juegos y puntas UCAxTXIFG el bit. Compensación UCSWRST libera la USCI para su funcionamiento. NOTA: Inicialización o Re-Configuring la USCI Módulo recomendado USCI La inicialización/re-proceso de configuración es la siguiente: 1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCAxCTL1) 2. Inicializar todos USCI registra con UCSWRST = 1 (incluyendo UCAxCTL1) 3. Configurar los puertos. 4. Claro UCSWRST a través de software (BIC.B #UCSWRST, &UCAxCTL1) 5. Habilitar interrupciones (opcional) a través UCAxRXIE y/o UCAxTXIE 15.3.2 Formato de caracteres formato de caracteres La UART, se muestra en la Figura 15-2, consiste en un bit de inicio, siete u ocho bits de datos, un par/impar/ningún bit de paridad, bit de la dirección (dirección de modo de bits), y uno o dos bits de parada. La UCMSB poco controla la dirección de la transferencia y selecciona LSB o MSB primero. LSB-en primer lugar se requiere generalmente de comunicación UART.

Mark ST D0 D6 D7 AD PA SP SP Espacio [ 2 bit de parada, UCSPB = 1] [Bit de paridad, UCPEN = 1] [Bits de la Dirección, UCMODEx = 10] [Opcional poco, condición] [8 Bit de Datos, UC7BIT = 0] Figura 15-2. Formato de caracteres 15.3.3 Formatos Comunicación asíncrona cuando dos dispositivos comunicarse asincrónicamente, no se requiere formato multiprocesador para el protocolo. Cuando tres o más los dispositivos se comunican, la USCI apoya el idlelínea y dirección de multiprocesador de formatos de comunicación. 15.3.3.1 Cuando Idle-Line Multiprocesador UCMODEx Formato = 01, el loco multiprocesador línea se selecciona el formato. Bloques de datos están separados por un tiempo de inactividad en el transmitir o recibir las tuberías, como se muestra en la Figura 15-3. Una línea de recepción es detectedwhen 10 o más continuos (marcas) se reciben después de la uno o dos bits de parada de un carácter. La velocidad en baudios generador está apagado después de la recepción de una línea inactiva hasta la próxima vez que inicie se detecta el borde. Cuando una línea inactiva es detectada, la UCIDLE poco. El primer carácter recibido tras un período de inactividad es un carácter de dirección. La UCIDLE bit se utiliza como una etiqueta de dirección para cada bloque de caracteres. En idle-línea formato multiprocesador, este bit se establece cuando un carácter es una dirección. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 413 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo UART www.ti.com Bloques de Caracteres UCAxTXD/RXD períodos de inactividad de 10 bits o más UCAxTXD/RXD Ampliado UCAxTXD/RXD ST ST Datos Dirección SP SP SP ST Datos Primer carácter dentro del bloque carácter carácter dentro del bloque dentro del bloque es la dirección. El siguiente período de inactividad de 10 bits o más Período de inactividad menos de 10 Bits Figura 15-3. La UCDORM Idle-Line formato bit se utiliza para el control de recepción de datos de línea formato multiprocesador. Cuando UCDORM = 1, a todos los no-dirección caracteres se montan pero no se transfieren a la UCAxRXBUF y las interrupciones no se generan. Cuando un carácter de dirección es recibido, el carácter se transfiere al UCAxRXBUF, UCAxRXIFG está establecido, y cualquier indicador de error se establece cuando UCRXEIE = 1. Cuando UCRXEIE = 0 y un carácter de dirección es recibido, pero tiene un error de encuadre o error de paridad, el personaje no es transferido a UCAxRXBUF UCAxRXIFG y no se ha establecido. Si una dirección es recibido, el usuario software puede validar la dirección y debe restablecer UCDORM para seguir recibiendo datos. Si

UCDORM se mantiene, sólo dirección personajes serán recibidos. Cuando UCDORM se borra durante la recepción de un carácter distintivo la interrupción de recepción será definido después de la recepción. La UCDORM poco no es modificado por la USCI hardware automáticamente. De la dirección de ralentí de transmisión de línea formato multiprocesador, precisa un período de inactividad pueden ser generados por la USCI para generar identificadores en carácter de dirección UCAxTXD. El de doble búfer UCTXADDR bandera indica si el siguiente carácter cargado en UCAxTXBUF es precedida por una línea inactiva de 11 bits. UCTXADDR se borran automáticamente cuando el bit de inicio se genera. 15.3.3.2 Se transmitía un marco vacío El procedimiento siguiente envía un bastidor para indicar un carácter de dirección seguida de datos asociados: 1. Conjunto UCTXADDR, a continuación, escriba el carácter de dirección a UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos (UCAxTXIFG = 1). Esto genera un período de inactividad de exactamente 11 bits seguido por el carácter de dirección. UCTXADDR se restablece automáticamente cuando el carácter de dirección se transfiere de UCAxTXBUF al registro de desplazamiento. 2. Escritura de caracteres de datos deseado UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos (UCAxTXIFG = 1). Los datos escritos en UCAxTXBUF es transferido al registro de desplazamiento y se transmite tan pronto como el registro de desplazamiento está listo para los nuevos datos. El idle-tiempo de la línea no se debe sobrepasar entre dirección y transmisión de datos o entre las transmisiones de datos. De lo contrario, los datos transmitidos se mal interpretado como una dirección. 414 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART Multiprocesador Address-Bit 15.3.3.3 Formato UCMODEx Cuando = 10, la dirección de bit se selecciona el formato multiprocesador. Procesa cada personaje contiene un bit extra utilizado como un indicador de la dirección se muestra en la Figura 15-4. El primer carácter de un bloque de caracteres es un conjunto de bits que indica que el personaje es una dirección. La USCI UCADDR poco es aquella en que un personaje ha recibido sus bits de la dirección y es trasladado a UCAxRXBUF. La UCDORM bit se utiliza para el control de recepción de datos la dirección de bit formato multiprocesador. Cuando UCDORM, caracteres de datos con la dirección bit = 0 son reunidas por el receptor pero no se transfieren a UCAxRXBUF y no se generan las interrupciones. Cuando un personaje que contiene un conjunto de bits es recibido, el carácter es transferido a UCAxRXBUF, UCAxRXIFG está establecido, y cualquier error de aplicación cuando se ha establecido el indicador UCRXEIE = 1. Cuando

UCRXEIE = 0 y un carácter que contiene un conjunto bits de la dirección es recibido, pero tiene un error de encuadre o error de paridad, el personaje no es transferido a UCAxRXBUF y UCAxRXIFG no está establecida. Si una dirección es recibido, el usuario software puede validar la dirección y debe restablecer UCDORM para seguir recibiendo datos. Si UCDORM se mantiene, sólo caracteres con dirección dirección bit = 1 será recibido. La UCDORM poco no es modificado por la USCI hardware automáticamente. Cuando UCDORM = 0 caracteres recibidos se ajuste el modo de recepción UCAxRXIFG bandera de interrupción. Si UCDORM se borra durante la recepción de un carácter distintivo la interrupción de recepción será definido después de la recepción. Para la dirección de transmisión en la dirección de bit modo de multiprocesador, los bits de la dirección de un personaje es controlada por el UCTXADDR poco. El valor de los bits UCTXADDR es cargado en el bit de la dirección del personaje de UCAxTXBUF a transmitir registro de desplazamiento. UCTXADDR se borran automáticamente cuando el bit de inicio se genera. Bloques de Caracteres UCAxTXD/UCAxRXD períodos de inactividad de ninguna importancia UCAxTXD/UCAxRXD UCAxTXD ampliado/UCAxRXD Dirección ST ST Datos 1 SP SP 0 SP 0 ST Datos Primer carácter dentro del bloque de bits es 0 para una dirección. AD Bit Es 1 Datos dentro del bloque. Tiempo de inactividad no es importante la Figura 15-4. Multiprocesador Address-Bit Formato 15.3.3.4 Romper Recepción y Generación Cuando UCMODEx = 00, 01 o 10, el receptor detecta una pausa cuando todos los datos, paridad y bits de parada es baja, independientemente de la paridad, modo de dirección, o de otra índole. Cuando se detecta una interrupción, el bit está establecido UCBRK. Si la interrupción interrupt bit de habilitación, UCBRKIE, está definido, la bandera de interrupción UCAxRXIFG recibir también. En este caso, el valor de UCAxRXBUF es 0h desde todos bits de datos fueron iguales a cero. Para transmitir un descanso el UCTXBRK bits, a continuación, escriba 0h a UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos (UCAxTXIFG = 1). Esto genera una ruptura con todos los bits baja. UCTXBRK se borran automáticamente cuando el bit de inicio se genera. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 415 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo UART www.ti.com 15.3.4 Detección automática de velocidad en baudios = 11 Cuando UCMODEx modo UART con detección automática de velocidad en baudios. De detección automática de velocidad en baudios, una trama de datos está precedida por una sincronización secuencia que consta de una ruptura y una sincronización. Se ha detectado una interrupción cuando 11 o más ceros continua (espacios) son recibidas. Si la longitud de la

ruptura excede los 22 tiempos de bit la ruptura UCBTOE bandera error de tiempo de espera. La sinc. campo sigue al salto como se muestra en la Figura 15-5. Romper Delimitador Sincronización Figura 15-5. Detección automática de velocidad en baudios - Secuencia de sincronización/LIN conformidad el formato de los caracteres debe ajustarse a 8 bits de datos, LSB primero, sin paridad y un bit de parada. Bit de la dirección no está disponible. Este campo está formado por los datos 055h bytes dentro de un campo como se muestra en la Figura 15-6. La sincronización se basa en la medición del tiempo entre el primer borde de caída y el último borde de caída del patrón. El generador de velocidad se utiliza para la medición si detección automática de velocidad en baudios se habilita al establecer UCABDEN. De lo contrario, el patrón es recibido, pero no se miden. El resultado de la medición sea transferido a la misma velocidad en baudios UCAxBR0 registros de control, UCAxBR1 y UCAxMCTL. Si la longitud de la sinc. campo que excede el tiempo medible la sincronización bandera UCSTOE error de tiempo de espera. Sincronización 8 Bit Start Stop 0 1 2 3 4 5 6 7 bits Figura 15-6. Detección automática de velocidad en baudios Sincronización del Campo UCDORM bit se utiliza para controlar los datos recepción en este modo. Cuando UCDORM, todos los personajes son recibidas, pero no se transfiere a la UCAxRXBUF, e interrumpe no se generan. Cuando una ruptura/sinc. se detecta el campo UCBRK bandera. El carácter que sigue a la ruptura/sinc. campo se transfiere en UCAxRXBUF UCAxRXIFG y la bandera de interrupción. Cualquier indicador de error también se ajusta. Si el UCBRKIE bit está establecido, la recepción de la break/sinc. establece la UCAxRXIFG. La UCBRK poco se restablece por parte de software de usuario o por la lectura de la memoria intermedia de recepción UCAxRXBUF. Cuando una ruptura/sinc. campo es recibido, el usuario debe restablecer UCDORM software para seguir recibiendo datos. Si UCDORM sigue, sólo el carácter después de la próxima recepción de un salto/sinc. campo será recibido. La UCDORM poco no es modificado por la USCI hardware automáticamente. Cuando UCDORM = 0 caracteres recibidos se ajuste el modo de recepción UCAxRXIFG bandera de interrupción. Si UCDORM se borra durante la recepción de un carácter distintivo la interrupción de recepción se establecerá después de la recepción. La detección automática de velocidad en baudios modo puede utilizarse en una comunicación de dúplex completo sistema con algunas restricciones. La USCI no puede transmitir los datos al recibir el descanso/campo de sincronización y si a 0h byte con error de encuadre se recibe los datos que se transmiten durante este tiempo se ha dañado. Este último caso puede ser descubierto por controlar los datos recibidos y la UCFE poco. 416 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART 15.3.4.1 transmite un descanso/Sinc. Campo El siguiente procedimiento transmite un break/sinc. campo: • Conjunto con UMODEx UCTXBRK = 11. • Escribir 055h a UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos (UCAxTXIFG = 1). Esto genera un campo de separación de 13 bits seguida de una pausa delimitador y el carácter de sincronización. La duración de la pausa delimitador se controla con el UCDELIMx bits. UCTXBRK se restablece automáticamente cuando el carácter de sincronización se transfiere de UCAxTXBUF al registro de desplazamiento. • Escribir los datos deseados UCAxTXBUF personajes. UCAxTXBUF debe estar preparada para los nuevos datos (UCAxTXIFG = 1). Los datos escritos en UCAxTXBUF es transferido al registro de desplazamiento y se transmite tan pronto como el registro de desplazamiento está listo para los nuevos datos. 15.3.5 Codificación y decodificación IrDA UCIREN cuando se establezca el IrDA codificador y decodificador estén habilitados y proporcionar formación para hardware poco comunicación IrDA. 15.3.5.1 Codificación IrDA el codificador envía un pulso por cada bit cero en el flujo de bits procedentes de la UART como se muestra en la Figura 15-7. La duración de los pulsos se definen por UCIRTXPLx bits especificando el número de períodos de media hora el reloj seleccionado por UCIRTXCLK. Start Stop bits Bits de datos Bits UART IrDA Figura 15-7. UART vs IrDA Formato de datos a fin de establecer el tiempo de pulso de 3/16 bits período requerido por el estándar IrDA la BITCLK16 se selecciona el reloj con UCIRTXCLK = 1 y la longitud del pulso se establece en 6 ciclos de reloj con UCIRTXPLx = 6 - 1 = 5. Cuando UCIRTXCLK = 0, la longitud del pulso tPULSE se basa en BRCLK y se calcula como sigue: UCIRTXPLx = tPULSE × 2 × fBRCLK-1 Cuando la longitud del pulso se basa en el divisor BRCLK UCBRx se debe ajustar a un valor mayor o igual a 5. 15.3.5.2 IrDA para decodificar el decodificador detecta impulsos elevados cuando UCIRRXPL = 0. De lo contrario, se detecta un bajo impulsos. Además de la analógica deglitch filtro de etapa del filtro digital programable puede ser activado mediante la creación UCIRRXFE. Cuando UCIRRXFE, solo impulsos más tiempo del programado longitud del filtro. Pulsos más cortos son descartados. La ecuación para programar el filtro UCIRRXFLx longitud es: UCIRRXFLx = (tPULSE-tWAKE) × 2 × fBRCLK-4 , donde tPULSE = mínimo ancho de pulso recibir tWAKE = tiempo de activación de cualquier modo de bajo consumo. MSP430 cero cuando está en el modo activo.

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USCI operación: Modo UART www.ti.com 15.3.6 Detección de errores automático Fallo impide que la supresión de USCI por accidente. Cualquier impulso en UCAxRXD deglitch más corto que el tiempo t 2 (alrededor de 150 ns) serán ignorados. Ver el dispositivo específico de hoja de datos de los parámetros. Cuando un período a la baja en UCAxRXD supera votación para el bit de inicio. Si el voto de la mayoría no puede detectar un bit de inicio la USCI t 2 la mayoría se detiene carácter recepción y espera para el próximo período a la baja en UCAxRXD. El voto de la mayoría se utiliza también para cada bit en un personaje para evitar errores de bit. La USCI detecta automáticamente errores de trama, errores de paridad, errores de saturación, y romper las condiciones al recibir caracteres. Los bits UCFE, UCPE, UCOE y UCBRK se establecen cuando sus respectivos se ha detectado una condición. Cuando el indicador de error UCFE, UCPE o UCOE se establecen UCRXERR también se establecen. Las condiciones de error se describen en la Tabla 15-1. Tabla 15-1. Recibir las Condiciones de error Error Error Descripción del indicador se produce un error de encuadre cuando una baja bit de parada es detectado. Cuando dos bits de parada se utilizan, tanto error de encuadre UCFE bits de parada se comprueban para error de encuadre. Cuando un error de encuadre es detectado, el UCFE bit está establecido. Un error de paridad es la falta de correspondencia entre el número de 1s en un personaje y el valor del error de paridad UCPE bit de paridad. Cuando el bit de dirección está incluido en el carácter, que se incluye en el cálculo de paridad. Cuando un error de paridad es detectado, el UCPE bit está establecido. Un error de desbordamiento se produce cuando un personaje está cargado en UCAxRXBUF Recibir antes de la saturación carácter UCOE se ha leído. Cuando se produce un exceso, el UCOE bit está definido. Cuando no se está utilizando detección automática de velocidad en baudios, la ruptura se detecta cuando todos los datos, la paridad, y romper estado UCBRK bits de parada son bajos. Cuando la ruptura se ha detectado, el UCBRK poco. Un descanso también puede establecer la bandera de interrupción si la interrupción UCAxRXIFG enable interrupción UCBRKIE bit está establecido. Cuando UCRXEIE = 0 y un error de encuadre, o error de paridad es detectado, sin carácter en UCAxRXBUF. Cuando UCRXEIE = 1, los personajes se reciben en UCAxRXBUF y cualquier bit de error. Cuando UCFE, UCPE, UCOE, UCBRK, o UCRXERR se establece, el bit permanece hasta que se restablece el software de usuario o UCAxRXBUF es leer. UCOE debe restablecer UCAxRXBUF lectura. De lo contrario, no funcionará correctamente. Fiable para detectar desbordamientos, el siguiente flujo se recomienda. Después de un carácter y UCAxRXIFG se establece, en primer

lugar, leer UCAxSTAT para comprobar el indicador de error incluido el indicador de desbordamiento UCOE. Leer UCAxRXBUF siguiente. Esto borrará todas banderas salvo error UCOE, si UCAxRXBUF se sobrescribió entre el acceso de lectura a UCAxSTAT y UCAxRXBUF. La UCOE bandera debe ser verificado después de leer UCAxRXBUF para detectar esta condición. Tenga en cuenta que, en este caso, el UCRXERR bandera no está definida. 15.3.7 USCI Recibir La USCI módulo está habilitado mediante el borrado de la UCSWRST poco y el receptor está listo y en un estado de inactividad. El generador de velocidad de transmisión se encuentra en el estado preparado pero no se registra ni producir cualquier relojes. El borde de caída del bit de inicio permite que el generador de velocidad de transmisión y la UART comprobaciones de la máquina de estado válido un bit de inicio. Si no hay bit de inicio se detecta el UART máquina de estado vuelve a su estado de reposo y la velocidad en baudios generador está apagado. Si un bit de inicio se detecta un carácter será recibido. El ralentí de modo de multiprocesador se selecciona con UCMODEx = 01 el UART máquina de estado busca un línea inactiva después de recibir un carácter. Si un bit de inicio se detecta otro carácter. De lo contrario, el indicador está establecido UCIDLE después de 10 son recibidas y la UART máquina de estado vuelve a su estado de reposo y la velocidad en baudios generador está apagado. 418 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART 15.3.7.1 Recibir Datos Glitch Glitch Supresión supresión impide la USCI se marcha accidentalmente. Cualquier distorsión de UCAxRXD deglitch más corto que el tiempo de la USCI y otras medidas se inició como se muestra en t 2 (aproximadamente 150 ns) será ignorado Figura 15-8. Ver el dispositivo específico de hoja de datos de los parámetros. URXDx URXS t! Figura 15-8. Glitch Represión, USCI recibir no comenzó cuando un fallo es más largo de lo que poco se produce en UCAxRXD USCI, la operación de recepción se inicia y el voto de la mayoría t 2o un arranque válido es tomada como se muestra en la Figura 15-9. Si el voto de la mayoría no puede detectar un bit de inicio la USCI detiene carácter recepción. Votación mayoría URXDx URXS t! Figura 15-9. Glitch, Supresión activa USCI 15.3.8 USCI Transmitir que

La USCI módulo está habilitado por la UCSWRST poco y el transmisor está preparado y en un estado de inactividad. El generador de velocidad de transmisión está preparada, pero no se registra ni producir cualquier relojes. La transmisión se inicia mediante la escritura de datos en UCAxTXBUF. Cuando esto ocurre, el generador de velocidad de transmisión está activada y los datos de UCAxTXBUF se mueve a la transmisión en el registro de desplazamiento siguiente BITCLK transmitir después de que el registro de desplazamiento está vacía. UCAxTXIFG se establece cuando el dato nuevo puede ser escrita en UCAxTXBUF. La transmisión continúa, en tanto que nuevos datos disponibles en UCAxTXBUF al final de la anterior transmisión de bytes. Si los datos nuevos no está en UCAxTXBUF bytes cuando el anterior ha transmitido, el transmisor vuelve a su estado inactivo y la velocidad en baudios generador está apagado. 15.3.9 Velocidad en baudios de UART de USCI generador de velocidad es capaz de producir las tasas de baudios estándar de frecuencias estándar de código fuente. Se ofrece dos modos de funcionamiento seleccionado por los UCOS16 bits. 15.3.9.1 Subaltoparlante generación La velocidad en baudios de baja frecuencia cuando se selecciona el modo UCOS16 = 0. Este modo permite la generación de las velocidades de transmisión de baja frecuencia fuentes de reloj (por ejemplo, 9600 baudios de 32768Hz crystal). Mediante el uso de una menor frecuencia de entrada el consumo de energía del módulo es reducida. Con este modo, con frecuencias más altas y mayor divisor hará que la mayoría de los votos que se han de adoptar en una ventana más pequeña y cada vez más, por lo tanto, reducen el beneficio de la mayoría de voto. En baja frecuencia y la velocidad en baudios de generador utiliza un divisor y un modulador de generar poco reloj calendario. Esta combinación fracciones algebraicas fraccionaria de velocidad en baudios generación. En este modo, la máxima velocidad en baudios de USCI una tercera parte de la UART BRCLK. fuente frecuencia de reloj SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 419 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo UART www.ti.com para cada bit de sincronización se muestra en la Figura 15-10. Para cada bit recibido, el voto de la mayoría se toma para determinar el valor de bit. Estas muestras se producen en la N/2, 1/2, N/2 y N/2 + 1/2 BRCLK períodos, donde N es el número de BRCLKs por BITCLK. Mayoría: (m= 0) (m= 1) bits BRCLK Inicio 1 N/2 N/ 2 !1 1 N/2 N/ 2 !1 N/ 2 !2 Contador N/2 N/ 2 !1 N/ 2 !2 1 0 N/2 N/ 2 !1 1 0 N/2 BITCLK INT(N/ 2) + m(= 0) NEVEN: INT(N/ 2)

INT(N/ 2) + m(= 1) NODD : INT(N/ 2) + R(= 1) Poco Período m bits correspondientes de modulación: R: Resto de N/2, Figura 15-10. Velocidad en baudios BITCLK UCOS Distribución con modulación16 = 0 se basa en el ajuste UCBRSx como se muestra en la Tabla 15-2. Un 1 en la tabla indica que m = 1 y el correspondiente período BITCLK BRCLK es uno más de un período BITCLK con m = 0. La modulación se envuelve en 8 bits, pero después se reinicia con cada nuevo bit de inicio. Tabla 15-2. Patrón de Modulación BITCLK UCBRSx Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 (Bit de inicio) 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 2 0 1 0 0 0 1 0 0 3 0 1 0 1 0 1 0 0 4 0 1 0 1 0 1 0 1 5 0 1 1 1 0 1 0 1 6 0 1 1 1 0 1 1 1 7 0 1 1 1 1 1 1 1 Velocidad en baudios Sobremuestreo 15.3.9.2 Generación El sobremuestreo cuando se selecciona el modo UCOS16 = 1. Este modo admite muestras de un UART con mayor flujo de bits de entrada las frecuencias de reloj. Esto da como resultado en las votaciones por mayoría que siempre son 1/16 de un bit reloj período aparte. Este modo también es fácilmente compatible con IrDA pulsos de 3/16 bits de tiempo cuando el IrDA codificador y decodificador están activados. Este modo utiliza un divisor y un modulador para generar la BITCLK16 reloj que es 16 veces más rápido que el BITCLK. Un divisor y modulador de fase genera BITCLK BITCLK16. Esta combinación de ambas divisiones fraccional BITCLK BITCLK16 y generación de velocidad en baudios. En este modo, la máxima velocidad en baudios de USCI es de 1/16 la UART BRCLK. fuente frecuencia de reloj Cuando UCBRx está establecida en 0 o 1, la primera etapa del divisor y modulador BRCLK es anulado y es igual a BITCLK16. Modulación en BITCLK16 se basa en el ajuste UCBRFx como se muestra en la Tabla 15-3. Un 1 en la tabla indica que el correspondiente período BITCLK16 es una BRCLK período más largo que el períodos m=0. La modulación se reinicia con cada nuevo poco tiempo. Modulación en BITCLK se basa en la UCBRSx como se indica en la Tabla 15-2 como se describió anteriormente. 420 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART Tabla 15-3. Modulación BITCLK16 nO de patrón de relojes BITCLK16 después de la última caída UCBRFx BITCLK Borde 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01h 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 02h 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 03h 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 04h 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 05h 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 06h 0 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 07h 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 08 0 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 09 0 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0Ah 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 Bh 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 Ch 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0Dh 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 Eh 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0Fh 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 15.3.10 Establecimiento de una tasa de baudios

de un determinado BRCLK fuente de reloj, la velocidad en baudios utilizado determina el factor de división N: N = velocidad en baudios fBRCLK El factor de división N es a menudo un valor que no sea entero, por lo tanto, al menos un divisor y un modulador etapa se utiliza para satisfacer el factor en la medida de lo posible. Si N es igual o mayor a 16 la velocidad en baudios de modo de generación puede ser elegido por ajuste UCOS16. 15.3.10.1 Subaltoparlante Modo de velocidad en baudios en el modo de baja frecuencia, la parte entera del divisor es realizado por el divisor: UCBRx = INT(N) y la parte decimal es realizado por el modulador nominal con la siguiente fórmula: UCBRSx = round( ( N - INT(N) ) × 8 ) el incremento o decremento UCBRSx por parte de uno puede dar lugar a un número inferior al máximo de error de bit un determinado bit. Para determinar si es el caso, un detallado cálculo de error debe llevarse a cabo para cada bit para cada UCBRSx. 15.3.10.2 Sobremuestreo Modo Velocidad en baudios en el modo de juego es el divisor, N UCBRx = INT( ) 16 y, en la primera fase del modulador se establece en: N N UCBRFx = ronda ( ( ! INT( ) × 16 ) 16 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART Modo presentar la documentación 421 comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo UART www.ti.com cuando se requiere mayor precisión, el modulador UCBRSx también puede llevarse a cabo con valores de 0 a 7. Para encontrar la configuración que da el máximo más bajo índice de error de bit para un determinado bit, un detallado cálculo de error debe realizarse para todos los valores de configuración de UCBRSx de 0 a 7 con el ajuste inicial UCBRFx UCBRFx y con el ajuste incrementa y decrementa en uno. 15.3.11 De poco calado de la distribución para cada uno de los caracteres es la suma de cada uno de los horarios. Mediante la modulación de la velocidad en baudios generador reduce la acumulación de errores. El último bit error se puede calcular utilizando los siguientes pasos. 15.3.11.1 Subaltoparlante Modo Velocidad en baudios bits de baja frecuencia, calcular la longitud de bit i Tb,TX[i] sobre la base de la UCBRx UCBRSx y ajustes: 1 T [i] = (UCBRx + m [i]) poco,TX UCBRSx fBRCLK donde, mUCBRSx[i] = Modulación de bits i de la Tabla 15-2 15.3.11.2 El sobremuestreo de Velocidad en baudios Bits Modo de distribución de velocidad en baudios sobremuestreo en modo calcular la longitud de bit i Tb,TX[i] en función de la velocidad en baudios generador UCBRx, UCBRFx UCBRSx y configuración:

æ 15 ö T [i] = 16 + m [i] × UCBRx + m [j] 1 ç( ) ÷ poco,TX UCBRSx UCBRFx fBRCLKç çè ÷ å j=0 ÷Ø donde, 15 å m UCBRFx [j] j=0 = Suma de los de la fila correspondiente en la tabla 15-3 Mucbrsx[i] = Modulación de bit i de la Tabla 15-2 el resultado en un fin de tiempo de bit tb,TX[i] igual a la suma de todos los anteriores y los actuales tiempos de bit: i t [i] = T [j] bit bit,TX,TX å j=0 para calcular errores de bit, esta vez es en comparación con el ideal tiempo de bit tb,ideal,TX[i]: 1 t [i] = (i + 1) bits, ideal,TX Velocidad en baudios Esto tiene como resultado un error normalizado al poco tiempo un ideal (1/velocidad en baudios): ErrorTX[i] = (tb,TX[i] - tb,ideal,TX[i]) × Velocidad × 100% 15.3.12 recibir poco tiempo Recibir error de sincronización consta de dos fuentes de error. El primero es el bit a bit error de sincronización similar al transmitir poco error de sincronización. El segundo es el error entre el inicio y el borde borde inicio siendo aceptadas por la USCI módulo. Figura 15-11 muestra el asíncrono errores de sincronización entre los datos de la UCAxRXD pin interno y la velocidad de reloj. El resultado es un error de sincronización. El error de sincronización entre -0,5 y +0,5 BRCLKs BRCLKs independiente de la velocidad en baudios seleccionada generación tSYNC modo. 422 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART i 0 1 2 tideal t0 t1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 ST BRCLK UCAxRXD D0 D1 RXD sincronización. ST D0 D1 itálica t0 t1 t2 Error de sincronización ± 0,5 x Ejemplo BRCLK RXD sincronización. Votación mayoría mayoría Votación mayoría Vote Figura 15-11. Error de recepción El tiempo de muestreo es ideal en el medio de un poco tiempo: 1 t [i] = i + 0.5 ) poco,ideal,RX Velocidad en baudios La verdadera hora de muestreo es igual a la suma de todas las anteriores bits según las fórmulas que se muestran en la sección de distribución, más la mitad de la actual BITCLK bit i, más el error de sincronización tSYNC. Lo que se traduce en el siguiente de la baja frecuencia de baudios modo: i-1 1 1 æ ö æ ö t [i] = t + T [j] + INT UCBRx + m [i] bit bit SYNC,RX,RX å ç ÷ ç ÷ ç ÷ UCBRSx f 2 BRCLK è ø è ø j=0

Donde, T [i] = UCBRx + m [i] 1 bits,RX UCBRSx f ( ) BRCLK mUCBRSx[i] = Modulación de bit i desde la Tabla 15-2 para el sobremuestreo modo velocidad en baudios el tiempo de muestreo de poco i se calcula como: i-1 æ 7+m [i] UCBRSx ö t [i] = t + T [j] + 8 + m [i] × UCBRx + m [j] ç 1 bit bit SYNC,RX,RX UCBRSx UCBRFx å Å ç f( ) ÷÷ BRCLKçè j=0 j=0 ÷Ø donde, 7+m [i] UCBRSx æ 15 ö T [i] = 16 + m [i] × UCBRx + m [j] 1 ç( ) ÷ poco,RX UCBRSx UCBRFx fBRCLKç çè ÷ å j=0 m ÷Ø å UCBRFx [j] j=0 = la suma de las columnas 0, a partir de la fila correspondiente en la Tabla 15-3 mUCBRSx[i] = Modulación de bits i de la Tabla 15-2 El resultado de un error normalizado al poco tiempo un ideal (1/velocidad en baudios) de acuerdo con la siguiente fórmula: ErrorRX[i] = (tb,RX[i] -tb,ideal,RX[i]) × Velocidad en baudios × 100% SLAU144J-diciembre de 2004-2013 Julio Revisado Interfaz de comunicación serie Universal, UART 423 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo UART www.ti.com 15.3.13 Típicas tasas de baudios y los errores estándar de velocidad de transmisión de datos UCBRx, UCBRSx UCBRFx y se enumeran en la Tabla 15-4 y 15-5 Tabla de 32768Hz cristal ACLK origen SMCLK típica y frecuencias. Asegúrese de que la selección de frecuencia BRCLK no exceda el dispositivo específico de USCI máxima frecuencia de entrada (ver el dispositivo de hoja de datos específicos). El error es el tiempo acumulado frente al ideal tiempo de exploración en el medio de cada bit. El peor error es dada para la recepción de un caracteres de 8-bit de paridad y un bit de parada como error de sincronización. El error es el error de tiempo acumulado en el momento ideal de los bits. El peor de los casos se da error por la transmisión de un caracteres de 8-bit de paridad, bit de parada. Tabla 15-4. Comúnmente se utilizan tasas de baudios, ajustes, y los errores, UCOS16 = 0 Velocidad en baudios BRCLK UCBRx UCBRSx UCBRFx Frecuencia máxima TX Error [ %] Máximo RX error [ %] [Velocidad] [Hz] 2 27 1200 32.768 1-0-2 32.768 2400 13 6 6-0-8 32.768 6 7 4800 5-0-19 32.768 9600 3 3 15-0-21 9600 109 2 1.048.576 0-0-0 1.048.576 19200 54 5 1-0-2 1.048.576 38400 27 2 1-0-2 56000 1.048.576 18 6 1-0-5 1.048.576 115200 9 1 10-0-11 1.048.576 128000 8 1 7-0-14 1.048.576 256000 4 1 25-0-38 1.000.000 9600 104 1 0-0-1 19200 1.000.000 52 0 0-0-0 38400 1.000.000 26 0 0-0-1 56000 1.000.000 17 7 0-03 1.000.000 115200 8 6 6-0-16 1.000.000 128000 7 6-0-11 1.000.000 256000 3 7 0-0-5 4.000.000 9600 4 16 6 0-0-0 4.000.000 208 19200 3 0-0-0 4.000.000 104 38400 1 0-0-1 56000 4.000.000 71 4 1-0-1 4.000.000 34 6 115200 0-0-3 4.000.000 31 2 128000 1-0-2 4.000.000 15 5 256000 3-0-5 9600 833 2 8.000.000 0-0-0 8.000.000 416 19200 6 0-0-0 8.000.000 208 38400 3 0-0-0 8.000.000 142 56000 7 0-0-0 8.000.000 69 4 115200 0-0-1 8.000.000 62 4 128000 0-0-1 256000 8.000.000 31 2 0 2,0 -0,8 1,6 -3,6 12.000.000

9600 1250 0 0 0 0 -0,05 0,05 12.000.000 4 312 38400 0-0-0 424 Interfaz de comunicación diciembre de 2004 y revisada comentarios Copyright © 2004-2013, Texas

12.000.000 625 19200 0 0 0 0 -0.2 0 12.000.000 214 2 56000 0-0-0 serie Universal, UART Modo SLAU144J2013 Julio presentar documentación Instruments Incorporated

www.ti.com Tabla 15-4. Comúnmente se utilizan tasas de baudios, USCI Operación: Configuración del modo UART, y los errores, UCOS16 = 0 (continuación) Frecuencia de baudios BRCLK UCBRx UCBRSx UCBRFx TX Error máximo [ %] máximo Error de RX [ %] [Velocidad] [Hz] 12.000.000 12.000.000 1 104 115200 128000 256000 93 46 6 7 12.000.000 16.000.000 16.000.000 6 9600 1666 19200 38400 833 416 2 16.000.000 16.000.000 6 16.000.000 6 56000 285 115200 138 128000 125 7 16.000.000 16.000.000 0 256000 62 4 Tabla 15-5. Suele utilizarse en baudios Velocidad en baudios BRCLK Frecuencia UCBRx UCBRSx UCBRFx 0-0-1 0-0-0 0-0-2 0-0-0 0-0-0 0-0-0 0-0-0 0-0-0 0 0 0 0 -0.8 0-0-1 tasas, ajustes, y los errores, UCOS16 = 1, máximo TX Error [ %] Máximo RX error [ %] [Velocidad] [Hz] 1.048.576 1.048.576 0 6 9600 19200 9600 3 1 6 0 1.000.000 1.000.000 1.000.000 0 19200 57600 3 1 7 0 26 9600 4.000.000 4.000.000 4.000.000 13 0 19200 38400 57600 6 0 4 5 4.000.000 4.000.000 3 4.000.000 2 115200 230400 1 7 0 52 9600 8.000.000 8.000.000 8.000.000 0 19200 26 13 38400 57600 0 8 0 8.000.000 8.000.000 5 8.000.000 4 115200 230400 460800 2 3 1 7 8.000.000 12.000.000 12.000.000 0 9600 78 39 19200 38400 19 0 12.000.000 12.000.000 0 12.000.000 0 57600 13 115200 230400 6 0 3 0 12.000.000 16.000.000 16.000.000 0 9600 104 19200 52 0 38400 26 0 16.000.000 16.000.000 16.000.000 0 57600 17 115200 230400 16.000.000 8 0 4 5 2 3 16.000.000 460800 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas 0-13-0 3-6-4 0-8-0 0-4-0 0-0-0 1 0 0,9 0 1.1 0-0-0 0-8-0 3-3-6 4-2-7 0-00 0-1-0 1 0,9 0 1,1 0 0-0-0 11 0 0,88 1,6 0 3-3-6 4-2-7 0-0-0 2 0 0 0,05 -0,05 1 0 0 0 0.2 0-8-0 0-0-0 0-8-0 0-4-0 3 0,2 0 0,3 0 0-1-0 1 0,9 0 1,1 0 0,9 0 0,1 6 1,0 0 0,9 0 11 3 1,6 3,5 3,2 6,4 -1,8 4-2-7 Interfaz de comunicación serie Universal, UART Mode 425 instrumentos incorporan

USCI operación: Modo UART www.ti.com 15.3.14 mediante el Módulo de USCI Modo UART Modos de Baja Potencia La USCI módulo proporciona reloj automático de activación SMCLK para el uso con modos de baja potencia. Cuando SMCLK USCI es la fuente de reloj, y está en el estado "inactivo" porque el dispositivo está en modo de bajo consumo, el módulo USCI se activa automáticamente cuando sea necesario,

independientemente del control de configuración de bits para el origen del reloj. El reloj permanece activo hasta que el módulo USCI vuelve a su estado de ralentí. Después de la USCI módulo vuelve al estado de ralentí, el control de la fuente de reloj vuelve a la configuración de sus bits de control. Activación automática del reloj no está previsto ACLK. Cuando se activa el módulo USCI inactivo fuente de reloj, el origen del reloj se activa de todo el equipo y los dispositivos periféricos configurados para utilizar la fuente de reloj puede verse afectada. Por ejemplo, un temporizador con SMCLK se incrementará mientras la USCI módulo SMCLK las fuerzas activas. 15.3.15 USCI interrumpe la USCI tiene un vector de interrupción de la transmisión y un vector de interrupción para la recepción. 15.3.15.1 USCI Interrupciones de Transmisión UCAxTXIFG La bandera de interrupción se establece por el transmisor UCAxTXBUF para indicar que está listo para aceptar otro carácter. Una petición de interrupción se genera si UCAxTXIE GIE y también se establecen. UCAxTXIFG se restablece automáticamente si un personaje está escrito a UCAxTXBUF. UCAxTXIFG se establece después PUC o cuando UCSWRST = 1. UCAxTXIE se restablecerá después de PUC o cuando UCSWRST = 1. 15.3.15.2 USCI Recibir UCAxRXIFG Interrumpir la bandera de interrupción se establece cada vez que un personaje es recibido y cargado en UCAxRXBUF. Una petición de interrupción se genera si UCAxRXIE GIE y también se establecen. UCAxRXIE UCAxRXIFG y se restablecen por un restablecimiento del sistema PUC UCSWRST señal o cuando = 1. UCAxRXIFG se restablece automáticamente cuando UCAxRXBUF es leer. Interrupt control adicional incluye: • Cuando UCAxRXEIE = 0 caracteres erróneos no se establece UCAxRXIFG. • Cuando UCDORM = 1, no-dirección caracteres no se establezca UCAxRXIFG modos de multiprocesador. UART en modo normal, no se generará UCAxRXIFG caracteres. • Cuando UCBRKIE = 1 un descanso estado establecerá el UCBRK UCAxRXIFG bits y la bandera. 15.3.15.3 USCI Interrumpir Uso USCI_Bx USCI_Ax y comparten los mismos vectores de interrupción. La interrupción de recepción y banderas UCAxRXIFG UCBxRXIFG se dirige a un vector de interrupción, las interrupciones de transmisión y banderas UCAxTXIFG UCBxTXIFG compartir otro vector de interrupción. Ejemplo 15-1 muestra un extracto de una rutina de servicio de interrupción para manejar interrupciones de recepción de datos USCI_A0 en modo UART y SPI o USCI_B0 en modo SPI. Ejemplo 15-1. Vectores de interrupción Software Compartido Ejemplo, recepción de datos USCI_A0 Interrupción de recepción? ; USCIA0_RX_USCIB0_RX_ISR BIT.B #UCA0RXIFG, IFG2 JNZ USCIA0_RX_ISR USCIB0_RX_ISR? Leer UCB0RXBUF (borra UCB0RXIFG) ... ; Lea UCA0RXBUF (borra UCA0RXIFG) ... ; RETI USCIA0_RX_ISR RETI 426 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo UART Ejemplo 15-2 muestra un extracto de una rutina de servicio de interrupción para manejar interrupciones de transmisión de datos USCI_A0 en UART o modo SPI y USCI_B0 en modo SPI. Ejemplo 15-2. Vectores de interrupción Software Compartido Ejemplo, transmisión de datos USCI_A0 Interrupciones de transmisión? ; USCIA0_TX_USCIB0_TX_ISR BIT.B #UCA0TXIFG, IFG2 Escribir UCB0TXBUF (borra UCB0TXIFG) ... ; JNZ USCIA0_TX_ISR USCIB0_TX_ISR Escribir UCA0TXBUF (borra UCA0TXIFG) ... ; RETI USCIA0_TX_ISR RETI SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART Modo presentar la documentación 427 comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo UART www.ti.com 15,4 USCI Registros: Modo UART La USCI registros aplicables en modo UART se enumeran en la Tabla 15-6 y Tabla 15-7. Tabla 15-6. USCI_A0 Control y Registros del Estado breve formulario Registro Tipo de registro Dirección Estado inicial USCI_A0 registro de control 0 UCA0CTL0 Lectura/escritura 060h Restablecer con PUC USCI_A0 registro 1 UCA0CTL1 Lectura/escritura 061h 001h con PUC USCI_A0 registro de control de velocidad en baudios 0 UCA0BR0 Lectura/escritura 062h Restablecer con PUC USCI_A0 registro de control de velocidad en baudios 1 UCA0BR1 Lectura/escritura 063h Restablecer con PUC USCI_A0 registro control de modulación UCA0MCTL Lectura/escritura 064h Restablecer con PUC USCI_A0 registro de estado UCA0STAT Lectura/escritura 065h Restablecer con PUC USCI_A0 búfer de recepción registro UCA0RXBUF Leer 066h Restablecer con PUC USCI_A0 transmit buffer register UCA0TXBUF Lectura/escritura 067h Restablecer con PUC USCI_A0 registro de control automática de baudios UCA0ABCTL Lectura/escritura 05Dh Restablecer con PUC USCI_A0 registro de control de transmisión IrDA UCA0IRTCTL Lectura/escritura 05Eh Restablecer con PUC USCI_A0 IrDA Recibir registro de control UCA0IRRCTL Lectura/escritura 05Fh Restablecer con PUC SFR enable interrupción registro 2 IE2 de lectura/escritura 001h Restablecer con PUC FR registro bandera de interrupción 2 IFG2 de lectura/escritura 003h 00Ah con PUC NOTA: La modificación SFR bits para evitar modificar bits de control de otros módulos, se recomienda para establecer o eliminar los bits IFGx iex y con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. Tabla 15-7. USCI_A1 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial

USCI_A1 registro de control 0 UCA1CTL0 read/write 0D0h Restablecer con PUC USCI_A1 registro de control 1 UCA1CTL1 read/write 0D1h 001h con PUC USCI_A1 registro de control de velocidad en baudios 0 UCA1BR0 read/write 0D2h Restablecer con PUC USCI_A1 registro de control de velocidad en baudios 1 UCA1BR1 read/write 0D3h Restablecer con PUC USCI_A1 registro control de modulación UCA1MCTL read/write 0D4h Restablecer con PUC USCI_A1 registro de estado UCA1STAT Lectura/escritura 0D5h Restablecer con PUC USCI_A1 búfer de recepción registro UCA1RXBUF Leer 0D6h Restablecer con PUC USCI_A1 transmit buffer register UCA1TXBUF read/write 0D7h Restablecer con PUC USCI_A1 registro de control automática de baudios UCA1ABCTL Lectura/escritura 0CDh Restablecer con PUC USCI_A1 registro de control de transmisión IrDA UCA1IRTCTL Lectura/escritura 0ceh Restablecer con PUC USCI_A 1 IrDA Recibir registro de control UCA1IRRCTL Lectura/escritura 0CFh Restablecer con PUC USCI_A1/B1 enable interrupción registro UC1IE Lectura/escritura 006h Restablecer con PUC USCI_A1/B1 bandera de interrupción registro UC1IFG Lectura/escritura 007h 00Ah con PUC 428 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: Modo UART 15.4.1 UCAxCTL0, USCI_Ax Registro de Control 0 7 6 5 4 3 2 1 0 UCPEN UCPAR UCMSB UC7BIT UCSPB UCMODEx UCSYNC rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCPEN 7 bits Paridad Paridad habilitar 0 desactivado. 1 Paridad habilitadas. Bit de paridad se genera (UCAxTXD) y esperado (UCAxRXD). En la dirección de bit modo de multiprocesador, los bits de la dirección se incluye en el cálculo de paridad. 6 Bit Paridad UCPAR seleccionar. UCPAR no se utiliza en paridad está desactivado. 0 Paridad Impar paridad Par 1 Bit 5 UCMSB MSB primero seleccione. Controla la dirección de la recepción y transmisión registro de desplazamiento. 0 1 MSB LSB primero en primer lugar UC7BIT Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de caracteres. 0 Datos de 8 bits 1 7-bit UCSPB datos Bit 3 bit de parada. Número de bits de parada. 0 Un bit de parada 1 dos bits de parada UCMODEx Bits 2-1 modo USCI. El UCMODEx bits seleccione el modo asíncrono cuando UCSYNC = 0. 00 UART modo inactivo 01 línea 10 dirección modo de multiprocesador de 11 bits modo de multiprocesador modo UART con detección automática de velocidad en baudios UCSYNC Bit 0 modo sincrónico que 0 1 modo Asincrónico modo Sincrónico

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USCI Registros: Modo UART www.ti.com 15.4.2 UCAxCTL1, USCI_Ax Registro de Control 1 7 6 5 4 3 2 1 0 UCSSELx UCRXEIE UCBRKIE UCDORM UCTXADDR UCTXBRK UCSWRST rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits 7-6 USCI UCSSELx fuente de reloj. Estos bits BRCLK fuente seleccione el reloj. 00 01 UCLK ACLK SMCLK 10 11 Bit 5 SMCLK UCRXEIE erróneas de carácter de interrupción que 0 caracteres erróneos UCAxRXIFG rechazado y no se ha establecido 1 caracteres erróneos recibidos conjunto UCAxRXIFG UCBRKIE Bit 4 Recibir caracteres de interrupción interrupción de habilitar 0 recibido caracteres de interrupción no configura UCAxRXIFG. 1 Recibió descanso UCAxRXIFG juego de caracteres. Bit 3 UCDORM latente. Pone USCI en modo de reposo. 0 No está inactivo. Los caracteres recibidos se UCAxRXIFG. 1 Latente. Sólo caracteres que están precedidos por un loco o en la línea de juego de dirección establecerá UCAxRXIFG. En modo UART con detección automática de velocidad en baudios sólo la combinación de un salto y se sincronizan campo UCAxRXIFG. Bit 2 Transmitir UCTXADDR dirección. Fotograma siguiente que se va a transmitir será marcado como dirección en función del modo de multiprocesador. 0 La siguiente trama transmitida es datos 1 siguiente trama transmitida es una dirección UCTXBRK Transmitir 1 bits. Transmite una ruptura con la siguiente escritura en el búfer de transmisión. En modo UART con detección automática de velocidad en baudios 055h debe ser escrito en UCAxTXBUF para generar la necesaria interrupción/sinc. campos. De lo contrario 0h debe ser escrito en el búfer de transmisión. 0 La siguiente trama transmitida no es una ruptura 1 siguiente trama transmitida es una ruptura o una rotura/sinc. UCSWRST Bit 0 reset de software activar 0 Desactivado. Reset USCI lanzado para la operación. 1 Habilitado. USCI lógica en estado de restablecimiento. 15.4.3 UCAxBR0 USCI_Ax, Registro de Control de Velocidad en baudios 0 7 6 5 4 3 2 1 0 UCBRx rw rw rw rw rw rw rw rw 15.4.4 UCAxBR1, USCI_Ax Registro de Control de Velocidad en baudios 1 7 6 5 4 3 2 1 0 UCBRx rw rw rw rw rw rw rw rw UCBRx precontador 7-0 Reloj de la velocidad en baudios de generador. El valor de 16 bits (UCAxBR0 + UCAxBR1 × 256) constituye el valor del divisor.

430 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: Modo UART UCAxMCTL 15.4.5 Modulación USCI_Ax, Registro de Control 7 6 5 4 3 2 1 0 UCBRFx UCBRSx UCOS16 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCBRFx Bits 7-4 Primera etapa, seleccione modulación. Estos bits determinar el patrón de modulación BITCLK16 cuando UCOS16 = 1. Ignora con UCOS16 = 0. Tabla 15-3 muestra la modulación patrón. UCBRSx Bits 3-1 Segunda etapa, seleccione modulación. Estos bits determinar el patrón de modulación BITCLK. Tabla 15-2 muestra la modulación patrón. UCOS16 0 bits Sobremuestreo 0 Desactivado activado el modo 1 activado 15.4.6 UCAxSTAT, USCI_Ax Registro de estado 7 6 5 4 3 2 1 0 UCLISTEN UCFE UCOE UCPE UCBRK UCRXERR UCADDR UCBUSY UCIDLE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0 Bits UCLISTEN 7 Escucha activa. El UCLISTEN poco selecciona modo bucle cerrado. 0 Desactivado 1 habilitado. UCAxTXD está internamente envía de regreso a el receptor. Bit 6 UCFE error de encuadre pabellón 0 Sin error 1 Carácter recibido con bajos Bit bit de parada UCOE pabellón 5 error de desbordamiento. Este bit se configura cuando un personaje está transferido a UCAxRXBUF antes el carácter anterior. UCOE se borra automáticamente cuando UCxRXBUF es leer, y no debe ser borrado por el software. De lo contrario, no funcionará correctamente. 0 Sin error 1 error de desbordamiento ocurrido UCPE Paridad 4 Bit flag de error. Cuando UCPEN = 0, UCPE se lee como 0. 0 Sin error 1 Carácter recibido con error de paridad 3 bits UCBRK detección de ruptura pabellón 0 condición 1 sin interrupción se produjo Ruptura UCRXERR Bit 2 Recibir flag de error. Este bit indica un personaje fue recibido con error(s). Cuando UCRXERR = 1, o más indicador de error (UCFE, UCPE, UCOE) también se establece. UCRXERR UCAxRXBUF se borra cuando se lee. 0 No reciben los errores detectados 1 reciben UCADDR error detectado Bit 1 dirección que recibe en la dirección de bit modo de multiprocesador. 0 Los datos recibidos se recibieron 1 carácter es una dirección UCIDLE línea inactiva detectado en ralentí de modo de multiprocesador. 0 Se ha detectado ninguna línea inactiva 1 línea inactiva detectado Bit 0 USCI UCBUSY ocupado. Este bit indica si el transmitir o recibir operación está en curso. 0 USCI inactivo 1 USCI transmite o recibe

SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 431 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo UART www.ti.com 15.4.7 UCAxRXBUF USCI_Ax Búfer de recepción, registro de 7 6 5 4 3 2 1 0 UCRXBUFx rw rw rw rw rw rw rw rw UCRXBUFx Bits 7-0 La recepción-buffer de datos es accesible para el usuario y contiene recibió el último carácter de la recibir registro de desplazamiento. Lectura UCAxRXBUF restablece el recibir bits de error, el UCADDR o UCIDLE poco y UCAxRXIFG. En 7-bit modo de datos, UCAxRXBUF es LSB MSB está justificada y la siempre se restablece. 15.4.8 UCAxTXBUF, USCI_Ax Búfer de transmisión Registro de 7 6 5 4 3 2 1 0 UCTXBUFx rw rw rw rw rw rw rw rw UCTXBUFx Bits 7-0 La transmisión de datos buffer es accesible para el usuario y mantiene los datos a la espera de ser trasladado a la transmisión registro de desplazamiento y se transmiten por UCAxTXD. Por escrito a la transmisión de datos buffer borra UCAxTXIFG. El MSB de UCAxTXBUF no se usa para 7 bits de datos y se restablece. 15.4.9 UCAxIRTCTL USCI_Ax IrDA, Registro de Control de Transmisión 7 6 5 4 3 2 1 0 UCIRTXPLx UCIRTXCLK UCIREN rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCIRTXPLx Bits 7-2 longitud de impulsos. Longitud del pulso tPULSE = (UCIRTXPLx + 1) / (2 × fIRTXCLK) UCIRTXCLK IrDA 1 bits de impulsos clock select 1 0 BRCLK BITCLK16 cuando UCOS16 = 1. De lo contrario, BRCLK UCIREN IrDA 0 bits codificador/decodificador. IrDA 0 codificador/decodificador IrDA 1 codificador/decodificador activado 15.4.10 UCAxIRRCTL, IrDA USCI_Ax Recibir Registro de Control 7 6 5 4 3 2 1 0 UCIRRXFLx UCIRRXPL UCIRRXFE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCIRRXFLx Recibir Bits 7-2 longitud del filtro. La longitud de pulso mínima para recibir está dada por: tmin = (UCIRRXFLx + 4) / (2 × fIRTXCLK) UCIRRXPL Bit 1 recibir la entrada IrDA UCAxRXD polaridad 0 transceptores IrDA proporciona un pulso alto cuando un pulso de luz se ve 1 transceptores IrDA proporciona un pulso bajo cuando un pulso de luz se ve UCIRRXFE Bit 0 IrDA recibir está habilitado el filtro desactivado el filtro 0 Recibir 1 reciben 432 está habilitado el filtro Universal Interfaz de comunicación serie UART, Modo SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: Modo UART 15.4.11 UCAxABCTL USCI_Ax Automático, Registro de Control de Velocidad en baudios 7 6 5 4 3 2 1 0 Reservado reservado UCDELIMx UCSTOE UCBTOE UCABDEN r-0 r-0 rw-0 rw-0 rw-0 rw-0 Rw-0 r-0 Bits Reservados Reservados UCDELIMx Bits 7-6 5-4 Break/sincronización longitud delimitador 00 1 2 01 tiempo de bit 10 bit 3 bit 11 bit 4 Bit 3 veces UCSTOE campo sinc. de error 0 Sin error 1 Longitud de la sincronización campo superaba mensurables. UCBTOE Bit 2 tiempo de pausa de error 0 Sin error 1 La duración del campo de separación superior a 22 bits. Reservado bit 1 bits Reservados UCABDEN 0 detección automática de velocidad en baudios activar 0 Velocidad en baudios detección desactivada. Longitud de ruptura y sincroniza campo no se mide. 1 Habilitada la opción de detección de velocidad en baudios. Longitud de ruptura y sincroniza campo es medido y la velocidad en baudios de configuración se ha modificado en consecuencia. 15.4.12 IE2, de interrupción permiten registrar 2 7 6 5 4 3 2 1 0 UCA UCA0TXIE0RXIE rw-0 rw-0 Bits 7-2 Estos bits se pueden utilizar con otros módulos (ver el dispositivo de hoja de datos específicos). UCA0TXIE USCI_A0 Bit 1 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCA0RXIE 0 bits USCI_A0 interrupción de recepción habilitar 0 interrupción Interrupción activada desactivada 1 15.4.13 IFG2, registro bandera de interrupción 2 7 6 5 4 3 2 1 0 UCA UCA0TXIFG0RXIFG rw-1 rw-0 Bits 7-2 Estos bits se pueden utilizar con otros módulos (ver el dispositivo específico). UCA0TXIFG 1 bits USCI_A0 transmitir bandera de interrupción. UCA0TXIFG se establece cuando UCA0TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA0RXIFG 0 bits USCI_A0 recibir bandera de interrupción. UCA0RXIFG se establece cuando UCA0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de comunicación serie Universal, UART 433 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo UART www.ti.com 15.4.14 UC1IE, USCI_A1 Enable Interrupción Registro

7 6 5 4 3 2 1 0 Utilizar UCA UCA1TXIE1RXIE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits no utilizados 3-2 7-4 Bits no utilizados estos bits pueden ser usados por otros módulos USCI (véase el dispositivo específico). UCA1TXIE USCI_A1 Bit 1 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCA1RXIE USCI_A 0 Bit1 recibe 0 enable interrupción Interrupción Interrupción activada desactivada 1 15.4.15 UC1IFG, USCI_A1 Registro bandera de interrupción 7 6 5 4 3 2 1 0 Utilizar UCA UCA1TXIFG1RXIFG rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits no utilizados 3-2 7-4 Bits no utilizados estos bits pueden ser usados por otros módulos USCI (véase el dispositivo específico). UCA1TXIFG 1 bits USCI_A1 transmitir bandera de interrupción. UCA1TXIFG se establece cuando UCA1TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA1RXIFG USCI_A 0 Bit1 recibe bandera de interrupción. UCA1RXIFG se establece cuando UCA1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 434 Interfaz de comunicación serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 16 SLAU144J-diciembre de 2004-2013 Julio Revisado Universal Interfaz de comunicación serie, modo SPI La interfase de comunicación serial universal (USCI) admite múltiples modos de comunicación serie con un módulo de hardware. Este capítulo se analiza la operación del interfaz de periféricos sincrónico o modo SPI. Tema ... ... ... . Página 16,1 USCI Resumen ... ... ... ... ... ... ... 436 16.2 USCI Introducción: Modo SPI ... ... ... ... ... ... ... .. 436 16.3 USCI operación: Modo SPI ... ... ... ... ... ... 438 16.4 USCI Registros: Modo SPI ... ... ... ... ... ... 444 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 435 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Resumen www.ti.com 16,1 USCI Descripción general La interfaz de comunicación serie universal (USCI) módulos de serie soporte múltiples modos de comunicación. Diferentes módulos USCI apoyo modos diferentes. Cada módulo se denomina USCI con una letra diferente (por ejemplo, USCI_A es diferente de USCI_B). Si hay más de una idéntica USCI módulo se implementa en un dispositivo, los módulos se denominan con

números incremento. Por ejemplo, si un dispositivo tiene dos módulos USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el dispositivo específico de hoja de datos para determinar qué módulos USCI, si los hubiere, son aplicadas en cada uno de los dispositivos. Los módulos USCI_Ax apoyo: • modo UART • morfología de pulsos de comunicaciones IrDA • detección automática de velocidad en baudios para LIN comunicaciones • modo SPI La USCI_Bx módulos: • 2I C modo • modo SPI 16,2 USCI Introducción: Modo SPI en modo sincrónico, el USCI conecta el MSP430 con un sistema externo a través de tres o cuatro patas: UCxSIMO, UCxSOMI, UCxCLK y UCxSTE. Se selecciona el modo SPI cuando el bit se pone UCSYNC y modo SPI (3-pin o 4-pin) es seleccionado con el UCMODEx bits. Modo SPI incluye: • 7 u 8 bits longitud de datos • LSB MSB de primera o de transmisión de datos y recibir • 3 y 4 pines SPI operación • Master o slave independiente • transmitir y recibir registros de desplazamiento • Separe transmitir y recibir influencia continua registros • transmitir y recibir operación • polaridad Seleccionable reloj y control de fase • frecuencia de reloj programable en modo master • interrupción Independiente capacidad para recibir y transmitir • funcionamiento esclavo en LPM4 La Figura 16-1 muestra la USCI cuando se configura de modo SPI. 436 Universal Interfaz de comunicación serie, modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Recibir Estado Máquina UCxRXBUF Búfer de recepción Recibir Registro de desplazamiento UC7BIT UCMSB USCI Introducción: Modo SPI UCOE Conjunto Conjunto UCxRXIFG UCLISTEN UCMST UCxSOMI 1 0 0 1 bits UCSSELx UCxBRx Generador de reloj N/A 00 16 01 ACLK Divisor/Divisor SMCLK BRCLK SMCLK 10 11 UC7BIT UCMSB UCCKPH UCCKPL UCxCLK Dirección Reloj, Fase y polaridad transmitir búfer de transmisión Registro de desplazamiento UC xTXBUF Transmitir Máquina de estado Figura 16-1. Bloque USCI UCxSIMO

UCMODEx UCxSTE Transmitir 2 Conjunto de control permiten establecer UCxTXIFG UCFE Diagrama: Modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Universal Interfaz de comunicación serie, modo SPI 437 instrumentos incorporan

USCI operación: Modo SPI www.ti.com 16,3 USCI operación: Modo SPI en modo SPI, datos en serie es transmitida y recibida por varios dispositivos mediante un reloj común proporcionada por el maestro. Un pasador adicional, UCxSTE, se proporciona para permitir que un dispositivo para recibir y transmitir datos y es controlada por el maestro. Tres o cuatro señales se usan para intercambio de datos SPI: • UCxSIMO: esclavo, maestro - modo maestro: UCxSIMO es la salida de datos. - Modo esclavo: UCxSIMO es la entrada de datos. • UCxSOMI: esclavo, maestro en: modo maestro: UCxSOMI es la entrada de datos. - Modo esclavo: UCxSOMI es la salida de datos. • UCxCLK: USCI reloj SPI - modo maestro: UCxCLK es una salida. - Modo esclavo: UCxCLK es una entrada. • UCxSTE: esclavo permiten transmitir en modo 4-pin para permitir que varios maestros en un solo bus. No se utiliza en modo 3-pin. Tabla 16-1 UCxSTE describe la operación. Tabla 16-1. Funcionamiento Activo UCxSTE UCxSTE UCMODEx UCxSTE Amo Estado Inactivo Activo 01 0 1 0 Activo Inactivo Activo Inactivo 10 Bajo 1 Inactivo Activo USCI 16.3.1 Inicialización y restablecer la USCI cero se realiza por una o por la PUC UCSWRST poco. Después de la PUC, el UCSWRST poco se establece automáticamente, manteniendo la USCI en una condición restablecer. Cuando se establece, la UCSWRST poco restablece el UCxRXIE, UCxTXIE, UCxRXIFG, UCOE y UCFE juegos y puntas UCxTXIFG la bandera. Compensación UCSWRST libera la USCI para su funcionamiento. NOTA: Inicialización o Re-Configuring la USCI Módulo recomendado USCI La inicialización/re-proceso de configuración es la siguiente: 1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCxCTL1) 2. Inicializar todos USCI registra con UCSWRST=1 (incluyendo UCxCTL1) 3. Configurar los puertos 4. Claro UCSWRST a través de software (BIC.B #UCSWRST, &UCxCTL1) 5. Habilitar interrupciones (opcional) a través UCxRXIE y/o UCxTXIE Universal 438 Interfaz de comunicación serie, modo SPI SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios

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www.ti.com USCI operación: Modo SPI 16.3.2 Formato de caracteres La USCI módulo en modo SPI soporta 7-bit y 8-bit longitudes de caracteres seleccionados por el UC7bits. En 7-bits modo de datos, UCxRXBUF es LSB MSB está justificada y la siempre se restablece. La UCMSB poco controla la dirección de la transferencia y selecciona LSB o MSB primero. NOTA: Por defecto el formato de caracteres por defecto es transmisión de caracteres SPI LSB primero. Para la comunicación con otros SPI interfaces que MSB de modo primero sea necesario. NOTA: Formato de caracteres para las figuras Las figuras a lo largo de este capítulo se utilizan MSB primer formato. 16.3.3 Modo Maestro La Figura 16-2 muestra la USCI como maestro en 3 y 4 polos configuraciones. USCI inicia la transferencia de datos cuando los datos se trasladan a transmitir datos buffer UCxTXBUF. La UCxTXBUF datos se mueven a la TX registro de desplazamiento cuando el TX registro de desplazamiento está vacía, el inicio de transferencia de datos UCxSIMO comenzando con el más importante o menos importante dependiendo de la configuración UCMSB. Datos sobre UCxSOMI se cambia a la recepción en el registro de desplazamiento reloj borde opuesto. Cuando el personaje es recibida, la recepción de datos se traslada de la RX registro de desplazamiento de los datos recibidos de amortiguación y el recibir UCxRXBUF bandera de interrupción, UCxRXIFG, se establece, lo que indica que el RX/TX se ha completado. MAESTRO ESCLAVO UCxSIMO Búfer de recepción SIMO Transmit Buffer Búfer de recepción SPI UCxRXBUF UCxTXBUF Px.x STE SS UCxSTE Puerto.x UCX y Be SOMI SOMI Recibir Registro de desplazamiento Transmitir datos Registro de desplazamiento Registro de desplazamiento (DSR) UCxCLK SCLK MSP430 SPI USCI COMÚN Figura 16-2. USCI Maestro Auxiliar externo y un conjunto de bandera de interrupción, UCxTXIFG, indica que los datos se ha movido de UCxTXBUF a TX UCxTXBUF y registro de desplazamiento está listo para los nuevos datos. No se indica RX/TX. Para recibir datos en la USCI en modo maestro, los datos se deben escribir en UCxTXBUF porque recibir y transmitir operaciones operar simultáneamente. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 439 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo SPI SPI Four-Pin www.ti.com 16.3.3.1 Modo Maestro de 4-pin modo maestro, UCxSTE se usa para prevenir los conflictos con otro maestro y controla el master como se describe en la Tabla 16-1. Cuando UCxSTE se encuentra en el master de estado inactivo: • UCxSIMO UCxCLK y se establece en las entradas y ya no la unidad de bus • El bit de error UCFE indica una violación a la integridad comunicación a ser manipulado por el usuario. • El estado interno las máquinas se restablece y el cambio se anulará la operación. Si los datos se escriben en UCxTXBUF mientras el maestro se mantiene inactivo por UCxSTE, que será enviada a la brevedad como UCxSTE transiciones al maestro de estado activo. Si una transferencia activa UCxSTE es anulada por la transición a la master-estado inactivo, los datos deben ser re-escrito en UCxTXBUF a transferirse al UCxSTE las transiciones al maestro-estado activo. La UCxSTE señal de entrada no se usa en 3-pin modo maestro. 16.3.4 Modo esclavo La Figura 16-3 muestra la USCI como un esclavo en tanto 3 y 4 pines configuraciones. UCxCLK se utiliza como entrada para el SPI reloj y debe ser suministrado por el maestro externo. La velocidad de transferencia de datos se determina por el reloj y no por el interior poco generador de reloj. Los datos que se escriben en UCxTXBUF y se trasladó a la TX registro de desplazamiento antes del inicio de UCxCLK se transmite en UCxSOMI. Los datos sobre UCxSIMO se cambia en el modo de recepción registro de desplazamiento en el borde opuesto de UCxCLK y se trasladó a UCxRXBUF cuando el número de conjunto de bits recibidos. Cuando los datos se trasladan de la RX a UCxRXBUF registro de desplazamiento, la bandera de interrupción UCxRXIFG se establece, lo que indica que los datos se han recibido. El error de desbordamiento poco, UCOE, se establece cuando el recibido con anterioridad no se leen los datos de UCxRXBUF antes de que los nuevos datos se mueven a UCxRXBUF. MAESTRO ESCLAVO SIMO UCxSIMO SPI Transmit Buffer Búfer de recepción Búfer de recepción UCxTXBUF UCxRXBUF Px.x STE Puerto UCxSTE SS.x Datos SOMI SOMI UCX y Be Registro de desplazamiento de Registro de desplazamiento DSR Recibir Registro de desplazamiento COMÚN SCLK UCxCLK MSP430 SPI USCI Figura 16-3. USCI Esclavo y maestro externo 16.3.4.1 Four-Pin SPI Modo esclavo en 4-pin modo esclavo, UCxSTE es usado por el esclavo para que el las operaciones de transmisión y recepción y es proporcionado por el SPI master. Cuando UCxSTE está en la trata de esclavos estado activo, el receptor funciona con normalidad. Cuando UCxSTE está en el esclavo- estado inactivo: • Cualquier operación de recepción de los trabajos sobre UCxSIMO se detiene • UCxSOMI está establecida en la dirección de entrada • La operación de desplazamiento está suspendido hasta que la línea UCxSTE las transiciones en el esclavo transmitir estado activo. La UCxSTE señal de entrada no se usa en 3-pin modo esclavo. 440 Universal Interfaz de comunicación serie, modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios

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www.ti.com USCI operación: Modo SPI SPI 16.3.5 USCI que cuando el módulo está habilitado por la remoción UCSWRST poco está listo para recibir y transmitir. En modo master el poco generador de reloj está listo, pero no se registra ni producir cualquier relojes. En el modo de esclavo el poco generador de reloj está desactivada y el reloj es proporcionada por el maestro. Transmitir o recibir una operación se indica por UCBUSY = 1. LA PUC o UCSWRST poco desactiva la USCI inmediatamente y cualquier transferencia activa ha terminado. 16.3.5.1 Permiten transmitir en modo master, por escrito a UCxTXBUF activa el bit generador de reloj y los datos se comenzará a transmitir. En modo esclavo, la transmisión se inicia cuando un maestro proporciona un reloj y, en modo 4-pin, cuando el UCxSTE está en la trata de esclavos estado activo. 16.3.5.2 Recibir que el SPI recibe datos cuando una transmisión está activo. Recibir y transmitir operaciones operar simultáneamente. 16.3.6 Control de Reloj Serie UCxCLK proporcionada por el maestro en el bus SPI. Cuando UCMST = 1, el bit reloj es proporcionada por la USCI poco generador de reloj en el UCxCLK pin. El reloj utilizado para generar el bit se selecciona el reloj con el UCSSELx bits. Cuando UCMST = 0, el reloj despertador USCI se encuentra en el UCxCLK pin por el capitán, el poco generador de reloj no se utiliza, y la UCSSELx bits son no me importa. El SPI receptor y el transmisor funciona en paralelo y utilizar la misma fuente de reloj para la transferencia de datos. El valor de 16 bits de UCBRx en el bit rate control registros UCxxBR UCxxBR1 y0 es el factor de división de la USCI fuente de reloj, BRCLK. El máximo de horas que se pueden generar en modo maestro está BRCLK. Modulación no se utiliza en modo SPI y UCAxMCTL debería borrarse cuando se utiliza en modo SPI USCI_A. La UCAxCLK/UCBxCLK frecuencia está dada por: f = BitClock fBRCLK UCBRx SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 441 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI operación: Modo SPI www.ti.com 16.3.6.1 Serie Polaridad y reloj Fase la polaridad y la fase de UCxCLK se configurar de forma independiente a través del UCCKPL UCCKPH y bits de control de la USCI. Calendario de cada caso se muestra en la Figura 16-4. Ciclo# 1 2 3 4 5 6 7 8 UC UC CKPH CKPL UCxCLK 0 0 0 1

1 0 UCxCLK UCxCLK 1 1 UCxCLK UCxSTE UCxSIMO 0 X UCxSOMI UCxSIMO MSB LSB MSB LSB 1 X UCxSOMI UCxTXBUF de datos TX RX ha sacado puntos de muestreo Figura 16-4. Distribución con SPI USCI UCMSB = 1 16.3.7 utilizando el modo SPI con modos de baja potencia la USCI módulo proporciona reloj automático de activación SMCLK para el uso con modos de baja potencia. Cuando SMCLK USCI es la fuente de reloj, y está en el estado "inactivo" porque el dispositivo está en modo de bajo consumo, el módulo USCI se activa automáticamente cuando sea necesario, independientemente del control de configuración de bits para el origen del reloj. El reloj permanece activo hasta que el módulo USCI vuelve a su estado de ralentí. Después de la USCI módulo vuelve al estado de ralentí, el control de la fuente de reloj vuelve a la configuración de sus bits de control. Activación automática del reloj no está previsto ACLK. Cuando se activa el módulo USCI inactivo fuente de reloj, el origen del reloj se activa de todo el equipo y los dispositivos periféricos configurados para utilizar la fuente de reloj puede verse afectada. Por ejemplo, un temporizador con SMCLK incrementos mientras que el módulo USCI SMCLK las fuerzas activas. En SPI modo esclavo, reloj interno no es necesaria una fuente porque el reloj es proporcionada por el maestro externo. Es posible hacer funcionar la USCI en SPI modo esclavo mientras el dispositivo se encuentra en LPM4 y todas fuentes de reloj están desactivadas. El recibir o transmitir interrupciones pueden despertar la CPU de cualquier modo de bajo consumo. 16.3.8 SPI interrumpe la USCI tiene un vector de interrupción de la transmisión y un vector de interrupción para la recepción. 16.3.8.1 Operación SPI Interrupciones de Transmisión UCxTXIFG La bandera de interrupción es establecido por el transmisor UCxTXBUF para indicar que está listo para aceptar otro carácter. Una petición de interrupción se genera si UCxTXIE GIE y también se establecen. UCxTXIFG se restablece automáticamente si un personaje está escrito a UCxTXBUF. UCxTXIFG se establece después PUC o cuando UCSWRST = 1. UCxTXIE se restablecerá después de PUC o cuando UCSWRST = 1. NOTA: por escrito a UCxTXBUF en modo SPI datos escritos en UCxTXBUF cuando UCxTXIFG = 0 puede resultar en transmisión de datos erróneos. 442 Universal Interfaz de comunicación serie, modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI operación: Modo SPI SPI Interrupción de Recepción 16.3.8.2 Operación UCxRXIFG La bandera de interrupción se establece cada vez que un personaje es recibido y cargado en UCxRXBUF. Una petición de interrupción se genera si UCxRXIE GIE y también se establecen. UCxRXIE UCxRXIFG y se restablecen por un

restablecimiento del sistema PUC UCSWRST señal o cuando = 1. UCxRXIFG se restablece automáticamente cuando UCxRXBUF es leer. 16.3.8.3 USCI Interrumpir Uso USCI_Bx USCI_Ax y comparten el mismo vectores de interrupción. La interrupción de recepción y banderas UCAxRXIFG UCBxRXIFG se dirige a un vector de interrupción, las interrupciones de transmisión y banderas UCAxTXIFG UCBxTXIFG compartir otro vector de interrupción. Ejemplo 16-1 muestra un extracto de una rutina de servicio de interrupción para manejar interrupciones de recepción de datos USCI_A0 en modo UART y SPI o USCI_B0 en modo SPI. Ejemplo 16-1. Comparte Recibir vectores de interrupción Software Ejemplo USCI_A0 Interrupción de recepción? ; USCIA0_RX_USCIB0_RX_ISR BIT.B #UCA0RXIFG, IFG2 JNZ USCIA0_RX_ISR USCIB0_RX_ISR? Leer UCB0RXBUF (borra UCB0RXIFG) ... ; Lea UCA0RXBUF (borra UCA0RXIFG) ... ; RETI USCIA0_RX_ISR RETI Ejemplo 16-2 muestra un extracto de una rutina de servicio de interrupción para manejar interrupciones de transmisión de datos USCI_A0 en modo UART y SPI o USCI_B0 en modo SPI. Ejemplo 16-2. Compartida de vectores de interrupción Software Ejemplo USCI_A0 Interrupciones de transmisión? ; USCIA0_TX_USCIB0_TX_ISR BIT.B #UCA0TXIFG, IFG2 Escribir UCB0TXBUF (borra UCB0TXIFG) ... ; JNZ USCIA0_TX_ISR USCIB0_TX_ISR Escribir UCA0TXBUF (borra UCA0TXIFG) ... ; RETI USCIA0_TX_ISR RETI SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 443 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo SPI www.ti.com 16,4 USCI Registros: Modo SPI La USCI registros aplicables en modo SPI para USCI_A0 y USCI_B0 se enumeran en la Tabla 16-2. Registros aplicables en modo SPI para USCI_A1 y USCI_B1 se indican en la Tabla 16-3. Tabla 16-2. USCI_A0 y USCI_B0 Control y Registros del Estado breve formulario Registro Tipo de registro Dirección Estado inicial USCI_A0 registro de control 0 UCA0CTL0 Lectura/escritura 060h Restablecer con PUC USCI_A0 registro 1 UCA0CTL1 Lectura/escritura 061h 001h con PUC USCI_A0 registro de control de velocidad en baudios 0 UCA0BR0 Lectura/escritura 062h Restablecer con PUC USCI_A0 registro de control de velocidad en baudios 1 UCA0BR1 Lectura/escritura 063h Restablecer con PUC USCI_A0 registro control de modulación UCA0MCTL Lectura/escritura 064h Restablecer con PUC USCI_A0 registro de estado UCA0STAT Lectura/escritura 065h Restablecer con PUC USCI_A0 búfer de recepción registro UCA0RXBUF Leer 066h Restablecer con PUC USCI_A0 transmit buffer register UCA0TXBUF Lectura/escritura 067h Restablecer con PUC USCI_B0 0 registro de control UCB0CTL0 Lectura/escritura 068h 001h con PUC USCI_B0 1 registro de control UCB0CTL1 Lectura/escritura 069h 001h con PUC USCI_B0 bits Registro de control tipo 0 UCB0BR0 read/write 06Ah Restablecer con PUC

USCI_B0 bit rate control registro 1 UCB0BR1 read/write 06Bh Restablecer con PUC USCI_B0 registro de estado UCB0STAT Lectura/escritura 06Dh Restablecer con PUC USCI_B0 búfer de recepción registro UCB0RXBUF Leer 06Eh Restablecer con PUC USCI_B0 transmit buffer register UCB0TXBUF Lectura/escritura 06Fh Restablecer con PUC SFR enable interrupción registro 2 IE2 de lectura/escritura 001h Restablecer con PUC SFR registro bandera de interrupción 2 IFG2 de lectura/escritura 003h 00Ah con PUC NOTA: La modificación SFR bits para evitar modificar bits de control de otros módulos, se recomienda para establecer o eliminar los bits IFGx iex y con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. Tabla 16-3. USCI_A1 y USCI_B1 Control y Registros del Estado breve formulario Registro Tipo de registro Dirección Estado inicial USCI_A1 registro de control 0 UCA1CTL0 read/write 0D0h Restablecer con PUC USCI_A1 registro de control 1 UCA1CTL1 read/write 0D1h 001h con PUC USCI_A1 registro de control de velocidad en baudios 0 UCA1BR0 read/write 0D2h Restablecer con PUC USCI_A1 registro de control de velocidad en baudios 1 UCA1BR1 read/write 0D3h Restablecer con PUC USCI_A1 registro control de modulación UCA10MCTL read/write 0D4h Restablecer con PUC USCI_A1 registro de estado UCA1STAT Lectura/escritura 0D5h Restablecer con PUC USCI_A1 búfer de recepción registro UCA1RXBUF Leer 0D6h Restablecer con PUC USCI_A1 transmit buffer register UCA1TXBUF read/write 0D7h Restablecer con PUC USCI_B1 0 registro de control UCB1CTL0 read/write 0D8h 001h con PUC USCI_B1 1 registro de control UCB1CTL1 Lectura/escritura 0D9h 001h con PUC USCI_B1 bit Registro de control tipo 0 UCB1BR0 read/write 0Dah Restablecer con PUC USCI_B1 bit rate control registro 1 UCB1BR1 read/write 0dap Restablecer con PUC USCI_B1 registro de estado UCB1STAT Lectura/escritura 0ddh Restablecer con PUC USCI_B1 búfer de recepción registro UCB1RXBUF Leer 0Deh Restablecer con PUC USCI_B1 transmit buffer register UCB1TXBUF Lectura/escritura 0DFh Restablecer con PUC USCI_A1/B1 enable interrupción registro UC1IE Lectura/escritura 006h Restablecer con PUC USCI_A1/B1 bandera de interrupción registro UC1IFG Lectura/escritura 007h 00Ah con PUC 444 Universal Interfaz de comunicación serie, modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: Modo SPI 0, 16.4.1 UCAxCTL0, USCI_Ax UCBxCTL0 USCI_Bx, Control de Registro Registro 0 7 6 5 4 3 2 1 0 UCCKPH UCCKPL UCMSB UC7BIT UCMST UCMODEx UCSYNC=1 rw-0 rw-0 rw-0 rw-0 rw0 rw-0 rw-0 UCCKPH Bit 7 fase de reloj. 0 Los datos se cambian en el primer UCLK edge y capturado en el siguiente canto. 1 Los datos son capturados en el primer UCLK borde y cambiar en el siguiente canto. Bit 6 Reloj UCCKPL polaridad seleccionar.

0 El estado inactivo es baja. 1 El estado inactivo es alta. UCMSB 5 bits MSB primero seleccione. Controla la dirección de la recepción y transmisión registro de desplazamiento. 0 1 MSB LSB primero en primer lugar UC7BIT Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de caracteres. 0 Datos de 8 bits 1 7-bits de datos 3 bits UCMST selección de modo maestro esclavo 0 modo 1 bits modo maestro UCMODEx modo 2-1 USCI. El UCMODEx bits seleccione el modo sincrónico cuando UCSYNC = 1. 00 3-pin 01 SPI 4 polos con SPI UCxSTE alto activo: esclavo activado cuando UCxSTE = 1 10 4-pin con SPI UCxSTE bajo activo: esclavo activado cuando UCxSTE = 0 11 2 I C modo 0 bits UCSYNC modo sincrónico que 0 1 modo Asincrónico modo Sincrónico 1, 16.4.2 UCAxCTL1, USCI_Ax UCBxCTL1, USCI_Bx Control de Registro Registro 1 7 6 5 4 3 2 1 0 Utilizar UCSSELx UCSWRST (1) rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 (2) r0 bits 7-6 USCI UCSSELx reloj selección de la fuente. Estos bits BRCLK fuente seleccione el reloj en modo master. UCxCLK siempre se utiliza en modo esclavo. 00 NA 01 10 ACLK SMCLK SMCLK 11 Bits no utilizados UCSWRST 5-1 sin utilizar software reset Bit 0 que 0 Desactivado. Reset USCI lanzado para la operación. 1 Habilitado. USCI lógica en estado de restablecimiento. (1) UCAxCTL1 (USCI_Ax) (2) UCBxCTL1 (USCI_Bx) SLAU144J-diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 445 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo SPI www.ti.com 0, 16.4.3 UCAxBR0, USCI_Ax UCBxBR0 Tasa de bits, velocidad de bits USCI_Bx Control Registro Registro de Control 0 7 6 5 4 3 2 1 0 UCBRx - byte bajo rw rw rw rw rw rw rw rw 1, 16.4.4 UCAxBR1, USCI_Ax UCBxBR1 Tasa de bits, velocidad de bits USCI_Bx Control Registro Registro de Control 1 7 6 5 4 3 2 1 0 UCBRx - byte alto rw rw rw rw rw rw rw rw UCBRx poco reloj precontador. El valor de 16 bits (UCxxBR0 + UCxxBR1 × 256) constituye el valor del divisor. 16.4.5 UCAxSTAT, USCI_Ax Registro de Estado, UCBxSTAT, USCI_Bx Registro de estado 7 6 5 4 3 2 1 0

UCLISTEN UCFE UCOE UCBUSY no utilizados (1) rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0 (2) r0 UCLISTEN 7 bits permiten escuchar. El UCLISTEN poco selecciona modo bucle cerrado. 0 Desactivado 1 habilitado. La salida del transmisor se alimenta internamente vuelta al receptor. Bit 6 UCFE bandera error de encuadre. Este bit indica un conflicto en bus 4-wire modo maestro. UCFE no se usa en 3-wire master o de cualquier modo esclavo. Error 1 0 No ha habido conflicto UCOE Bus 5 bits bandera error de desbordamiento. Este bit se configura cuando un personaje está transferido a UCxRXBUF antes el carácter anterior. UCOE se borra automáticamente cuando UCxRXBUF es leer, y no debe ser borrado por el software. De lo contrario, no funcionará correctamente. 0 Sin error error de desbordamiento se ha producido 1 Bits no utilizados UCBUSY 4-1 sin utilizar 0 bits USCI ocupado. Este bit indica si el transmitir o recibir operación está en curso. 0 USCI inactivo 1 USCI transmite o recibe (1) UCAxSTAT (USCI_Ax) (2) UCBxSTAT (USCI_Bx) 16.4.6 UCAxRXBUF USCI_Ax Búfer de recepción, registro, UCBxRXBUF USCI_Bx Búfer de recepción, registro de 7 6 5 4 3 2 1 0 UCRXBUFx r r r r r r r r UCRXBUFx Bits 7-0 El recibir de búfer de datos es accesible para el usuario y contiene recibió el último carácter de la recibir registro de desplazamiento. Lectura UCxRXBUF restablece el recibir bits de error y UCxRXIFG. En 7-bit modo de datos, UCxRXBUF es LSB MSB está justificada y la siempre se restablece. 446 Universal Interfaz de comunicación serie, modo SPI SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: Modo SPI 16.4.7 UCAxTXBUF, USCI_Ax Transmit Buffer Register, UCBxTXBUF, USCI_Bx Transmit Buffer Register 7 6 5 4 3 2 1 0 UCTXBUFx rw rw rw rw rw rw rw rw UCTXBUFx Bits 7-0 La transmisión de datos buffer es accesible para el usuario y contiene los datos esperando a que se transmiten en el registro de desplazamiento y se transmite. Por escrito a la transmisión de datos buffer borra UCxTXIFG. El MSB de UCxTXBUF no se usa para 7 bits de datos y se restablece. 16.4.8 IE2, interrupción permiten registrar 2 7 6 5 4 3 2 1 0 UCB0TXIE UCB0RXIE UCA UCA0TXIE0RXIE rw-0 rw-0 rw-0 rw-0

Bits 7-4 bits pueden ser utilizados por otros módulos (ver el dispositivo específico de hoja de datos). UCB0TXIE USCI_B0 Bit 3 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCB0RXIE 2 bits USCI_B0 interrupción de recepción habilitar 0 interrupción Interrupción activada desactivada 1 UCA0TXIE USCI_A0 Bit 1 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCA0RXIE 0 bits USCI_A0 interrupción de recepción habilitar 0 interrupción Interrupción activada desactivada 1 16.4.9 IFG2, registro bandera de interrupción 2 7 6 5 4 3 2 1 0 UCB0TXIFG UCB0RXIFG UCA UCA0TXIFG0RXIFG rw-1 rw-0 rw-1 rw-0 Bits 7-4 bits pueden ser utilizados por otros módulos (ver el dispositivo específico). UCB0TXIFG 3 bits USCI_B0 transmitir bandera de interrupción. UCB0TXIFG se establece cuando UCB0TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 UCB0RXIFG 2 bits USCI_B0 recibir bandera de interrupción. UCB0RXIFG se establece cuando UCB0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA0TXIFG 1 bits USCI_A0 transmitir bandera de interrupción. UCA0TXIFG se establece cuando UCA0TXBUF vacío. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA0RXIFG 0 bits USCI_A0 recibir bandera de interrupción. UCA0RXIFG se establece cuando UCA0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, modo SPI 447 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: Modo SPI www.ti.com 16.4.10 UC1IE, USCI_A1/USCI_B1 Enable Interrupción Registro 7 6 5 4 3 2 1 0 Utiliza UCB1TXIE UCB1RXIE UCA UCA1TXIE1RXIE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits no utilizados 7-4 No UCB1TXIE USCI_B1 Bit 3 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCB1RXIE USCI_B 2 Bit1 recibe 0 enable interrupción Interrupción Interrupción activada desactivada 1 UCA1TXIE USCI_A1 Bit 1 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCA1RXIE USCI_A 0 Bit1 recibe 0 enable interrupción Interrupción Interrupción activada desactivada 1 16.4.11 UC1IFG, USCI_A1/USCI_B1 bandera de interrupción Registro 7 6 5 4 3 2 1 0 Utilizar UCB UCB1TXIFG1RXIFG UCA UCA1TXIFG1RXIFG rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 rw-1 rw-0 Bits 7-4 no utilicen UCB1TXIFG 3 bits USCI_B1 transmitir bandera de interrupción. UCB1TXIFG se establece cuando UCB1TXBUF está vacía.

0 Sin interrupción Interrupción pendiente pendiente 1 UCB1RXIFG USCI_B 2 Bit1 recibe bandera de interrupción. UCB1RXIFG se establece cuando UCB1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA1TXIFG 1 bits USCI_A1 transmitir bandera de interrupción. UCA1TXIFG se establece cuando UCA1TXBUF vacío. 0 Sin interrupción Interrupción pendiente pendiente 1 UCA1RXIFG USCI_A 0 Bit1 recibe bandera de interrupción. UCA1RXIFG se establece cuando UCA1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 448 Universal Interfaz de comunicación serie, modo SPI SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 17 SLAU144J-diciembre 2004-Revisado 2013 Julio Universal Interfaz de comunicación serie, 2I C Modo universal La interfase de comunicación serial (USCI) admite múltiples modos de comunicación serie con un módulo de hardware. Este capítulo se analiza la operación del 2I C modo. Tema ... ... ... . Página 17,1 USCI Resumen ... ... ... ... ... ... ... 450 17.2 USCI Introducción: 2I C Modo ... ... ... ... ... ... ... .. 450 17.3 USCI Operación: 2I C Modo ... ... ... ... ... ... 451 17.4 USCI Registros: 2I C Modo ... ... ... ... ... ... 467 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 449 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Resumen www.ti.com 17,1 USCI Resumen La interfase de comunicación serial universal (USCI) módulos de serie soporte múltiples modos de comunicación. Diferentes módulos USCI apoyo modos diferentes. Cada módulo se denomina USCI con una letra diferente. Por ejemplo, USCI_A es diferente de USCI_B, etc. Si hay más de una idéntica USCI módulo se implementa en un solo dispositivo, los módulos se denominan con números incremento. Por ejemplo, si un dispositivo tiene dos módulos USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el dispositivo específico de hoja de datos para determinar qué módulos USCI, si los hubiere, son aplicadas en determinados dispositivos. Los módulos USCI_Ax apoyo: • modo UART • morfología de pulsos de comunicaciones IrDA • detección automática de velocidad en baudios para LIN comunicaciones • modo SPI La USCI_Bx módulos: • 2I C modo • modo SPI 17,2 USCI Introducción: 2I C Modo En 2I C modo, la USCI módulo proporciona una interfaz entre el MSP430 y 2I C-dispositivos compatibles conectados por medio de los dos hilos 2 I C

bus serie. Los componentes externos conectados al bus I C 2 en serie transmitir y/o recibir datos en serie a/desde la USCI a través del módulo 2-wire 2 I C interfaz. La 2I C modo características incluyen: • El cumplimiento de los semiconductores Philips 2I C especificación v2.1 - 7-bit y 10-bit dispositivo modos de direccionamiento - llamada General - iniciar/reiniciar/STOP - Multi-master modo transmisor/receptor Receptor/transmisor modo - modo estándar de hasta 100 kbps y modo rápido hasta 400 kbps • apoyo UCxCLK frecuencia programable en modo master • Diseñado para bajo consumo de energía • receptor para comenzar la detección automática de la activación de los modos LPMx • funcionamiento esclavo en LPM4 La Figura 17-1 muestra la USCI cuando se configura en modo C 2I. 450 Universal Interfaz de comunicación serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I 10 C Modo UCGCEN UCA propia Dirección UC1OA UCxSDA Recibir Registro de desplazamiento Búfer de recepción RXBUF UC1 I2C Máquina de estado Transmit Buffer UC 1TXBUF Registro de desplazamiento de dirección de Esclavo UC1SA 10 UCxSCL UCSLA UCSSELx poco Generador de reloj UCxBRx UC1CLK 00 16 01 UCMST ACLK Divisor/Divisor SMCLK BRCLK SMCLK 10 11 Figura 17-1. USCI Diagrama de bloques: 2I C 17,3 Modo USCI Operación: 2I C Modo El 2I C modo admite cualquier maestro o esclavo 2I C-dispositivo compatible. La Figura 17-2 muestra un ejemplo de un 2 bus I C. Cada 2I C es reconocido por una dirección única y puede funcionar como un transmisor o receptor. Un dispositivo conectado al bus I C 2 puede ser considerado como el maestro o el esclavo para realizar transferencias de datos. Un maestro inicia una transferencia de datos y genera la señal de reloj SCL adecuado. Cualquier dispositivo dirigido por un maestro es considerado un esclavo. 2I C los datos se comunican mediante el pin de datos serie (SDA) y la serie pin reloj (SCL). Tanto SDA y SCL son bidireccionales, y debe estar conectado a una tensión de alimentación positiva con un resistor de actuación. NOTA: SDA y SCL niveles el MSP430 SDA y SCL los polos no se debe tirar por encima de la MSP430 VCC.

SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 451 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C www.ti.com VCC Modo Dispositivo MSP430 una serie de datos (SDA) Reloj de serie (SCL) Dispositivo Dispositivo B C Figura 17-2. 2 Bus I C 17.3.1 Diagrama de conexión USCI Inicialización y restablecer la USCI se restablece por parte de un PUC o el establecimiento de la UCSWRST poco. Después de la PUC, el UCSWRST poco se establece automáticamente, manteniendo la USCI en una condición restablecer. Para seleccionar 2 I C operación la UCMODEx bits debe estar establecido en 11. Tras inicialización del módulo, está listo para transmitir o recibir. Compensación UCSWRST libera la USCI para su funcionamiento. Configuración y reconfiguración de los USCI módulo se debe realizar cuando UCSWRST se establece para evitar un comportamiento impredecible. Ajuste UCSWRST en 2I C modo tiene los siguientes efectos: • 2I C se detiene la comunicación • SDA y SCL son de alta impedancia • UCBxI2CSTAT, bits 6-0 • UCBxTXIE se borran y se borran UCBxRXIE • UCBxTXIFG UCBxRXIFG se borran y • Todos los demás bits y registros permanecen sin cambios. NOTA: Inicialización o reconfigurar la USCI Módulo recomendado USCI la inicialización o proceso de reconfiguración es: 1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCxCTL1) 2. Inicializar todos USCI registra con UCSWRST=1 (incluyendo UCxCTL1) 3. Configurar los puertos. 4. Claro UCSWRST a través de software (BIC.B #UCSWRST, &UCxCTL1) 5. Habilitar interrupciones (opcional) a través UCxRXIE y/o UCxTXIE 17.3.2 2I C Datos de una serie de pulsos de reloj es generado por el dispositivo maestro para cada bit de datos transferidos. La 2I C modo funciona con el byte de datos. Los datos se transfieren bit más significativo primero, tal y como se muestra en la Figura 17-3. El primer byte después de una condición de inicio es de 7 bits dirección de esclavo y el R/W bit. Cuando R/W = 0, el maestro transmite datos a un esclavo. Cuando R/W = 1, el maestro recibe los datos de un esclavo. El bit ACK se envía desde el receptor después de cada byte en el reloj SCL 9. SDA MSB Reconocimiento Señal de reconocimiento de señal del receptor del Receptor SCL INICIO 1 2 7 8 9 1 2 8 9 PARADA (S) R/W ACK ACK (P) Figura 17-3. 2I C 452 Transferencia de datos del módulo Interfaz de comunicación serie Universal, 2I C Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C Modo condiciones de inicio y fin son generados por el maestro y se muestran en la Figura 17-3. Una condición de arranque es una transición de alta a baja en la línea SDA y SCL es alta. Existe una condición de parada una transición de alta a baja en el SDA línea mientras SCL es alta. El autobús bit ocupado, UCBBUSY, se activa después de un inicio y borra después de una parada. Los datos sobre las dimensiones sociales debe ser estable durante el periodo con un alto nivel de SCL como se muestra en la Figura 17-4. La alta y baja estado de SDA sólo puede cambiar cuando SCL es baja, de lo contrario iniciar o detener las condiciones serán generados. Línea de datos estable Datos SDA SCL Cambio de datos Figura 17-4. Transferencia de bits de 2 Bus I C I C 17.3.3 2 modos de direccionamiento El 2I C modo soporta 7-bit y 10-bit modos de direccionamiento. 17.3.3.1 7-bit en el 7-bit formato de direccionamiento, que se muestra en la Figura 17-5, el primer byte es el de 7 bits dirección de esclavo y el R/W bit. El bit ACK se envía desde el receptor después de cada byte. 1 1 1 1 1 1 7 8 8 S Dirección de Esclavo R/W Datos Datos ACK ACK ACK P Figura 17-5. 2I C Módulo 7 bits 17.3.3.2 Formato de Direccionamiento 10 bits en el direccionamiento 10 bits formato de direccionamiento, que se muestra en la Figura 17-6, el primer byte es de 11110b además de los dos financieros de los 10bits dirección de esclavo y el R/W bit. El bit ACK se envía desde el receptor después de cada byte. El siguiente byte se los 8 bits restantes de los 10-bits dirección de esclavo, seguido por el bit ACK y los datos de 8 bits. 1 7 1 1 8 1 8 1 1 S Dirección de Esclavo 1er byte R/W ACK Dirección de Esclavo 2o byte Datos ACK ACK P 1 1 1 1 0 X X Figura 17-6. Módulo 2I C 10 Bits 17.3.3.3 Formato de direccionamiento repetidas Condiciones de inicio La dirección de flujo de datos sobre las dimensiones sociales pueden ser modificados por el maestro, sin detenerse primero una transferencia, mediante la emisión de una nueva puesta. Esto se llama un reinicio. Después de reiniciar, la dirección de esclavo se volvió a enviar a la nueva dirección de datos especificada por el R/W bit. Reiniciar el estado se muestra en la Figura 17-7. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 453 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo www.ti.com 1 7 1 1 1 1 1 1 1 1 8 7 8 S Dirección de Esclavo R/W Datos ACK ACK S Dirección de Esclavo R/W Datos ACK ACK P 1 1 Cualquier número Figura 17-7. Módulo 2I C Formato de direccionamiento con condición de arranque 17.3.4 repetidas 2I Módulo C Modos de funcionamiento en 2I C modo USCI el módulo puede funcionar en el modo maestro transmisor, receptor maestro, esclavo transmisor o receptor. Los modos son discutidos en las secciones siguientes. Líneas de tiempo se utilizan para ilustrar los modos. La Figura 17-8 muestra cómo interpretar la línea de tiempo. Los datos transmitidos por el maestro está representado por rectángulos grises, los datos transmitidos por el esclavo por rectángulos blancos. Los datos transmitidos por el módulo USCI, ya sea como maestro o esclavo, se muestra mediante rectángulos que son más altas que las otras. Las medidas adoptadas por la USCI módulo se muestran en rectángulos grises con una flecha que indica el lugar en el flujo de datos se desarrolla la acción. Las acciones que deben ser manejados con el software se indican con rectángulos blancos con una flecha que señala hacia donde en el flujo de datos la acción debe tener lugar. Otro maestro otro esclavo Maestro USCI USCI esclavo ... Bits establecer o restablecer por software ... Bits establecer o restablecer por hardware Figura 17-8. 2I C Línea de Tiempo Leyenda 17.3.4.1 Modo esclavo El módulo USCI se ha configurado como una 2I C esclavo mediante la selección de la 2I C modo con UCMODEx UCSYNC = 11 y = 1 y despejando el UCMST poco. En un principio, el módulo USCI se debe configurar en el modo de receptor mediante la eliminación de la UCTR poco para recibir la 2I C. Posteriormente, las operaciones de transmisión y recepción se controlan automáticamente en función de la R/W bit recibido junto con la dirección de esclavo. La USCI dirección de esclavo está programado con la UCBxI2COA registro. Cuando UCA10 = 0, 7-bit está seleccionado. Cuando UCA10 = 1, 10 bits está seleccionado. La UCGCEN poco selecciona si el esclavo responde a una llamada general. Cuando una condición de arranque se detecta en el autobús, USCI módulo recibirá la dirección transmite y la comparan con su propia dirección almacenada en UCBxI2COA. El pabellón UCSTTIFG se establece al discurso coincide con la USCI dirección de esclavo. 454 Universal Interfaz de comunicación serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C I C 17.3.4.1.1 2 Modo de Transmisor Receptor transmisor esclavo se entra en el modo en que la dirección de esclavo transmitida por el maestro es idéntica a la de su propia dirección con un conjunto R/W bit. El transmisor esclavo cambia la serie de datos sobre las dimensiones sociales de los pulsos de reloj que se generan por el dispositivo maestro. El dispositivo esclavo no genera el reloj, pero se espera SCL baja mientras que la intervención de la CPU es necesaria después de una byte ha sido transmitida. Si el maestro solicita los datos del esclavo la USCI módulo se configura automáticamente como un transmisor y UCTR UCBxTXIFG y se establezca. La línea SCL se mantiene baja hasta que el primer dato que se envía está escrito en el búfer de transmisión UCBxTXBUF. A continuación, la dirección es reconocido, la bandera UCSTTIFG está desactivada y los datos transmitidos. Tan pronto como los datos son transferidos al registro de desplazamiento la UCBxTXIFG se establece de nuevo. Una vez que los datos se reconoce por el maestro el siguiente byte de datos escrito en UCBxTXBUF se transmite o si el buffer está vacío, en el bus se ha estancado durante el ciclo de explotación SCL baja hasta que se escriben nuevos datos en UCBxTXBUF. Si el maestro envía un NACK logrado por una condición de parada UCSTPIFG el indicador está establecido. Si el NACK es sucedido por una condición de arranque repite la USCI 2I C máquina de estado vuelve a su dirección de recepción. La Figura 17-9 muestra el transmisor esclavo. Recepción de propia S SLA/R UNA DE DATOS DATOS DATOS dirección DE P y de transmisión de bytes de datos Grabar datos en UCBxTXBUF UCBxTXIFG=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG= ?0 UCBxTXBUF descarta UCBxTXIFG=1 UCSTPIFG=1 UCSTTIFG=0 Bus calado (SCL lugar baja) hasta que los datos disponibles escribir datos en UCBxTXBUF repite! DATOS DE UN SLA S/R continuar como transmisor esclavo UCBxTXIFG=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCBxTXBUF descarta Repetir! DATOS DE UN SLA S/W continuar como receptor UCBxTXIFG=0 Arbitraje perdido como maestro y UCTR=0 (receptor) UCSTTIFG=1, dirigida como esclavos UCALIFG=1 UCMST=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0 Figura 17-9. 2I C Modo de transmisor receptor SLAU144J-diciembre de 2004-Revisado Universal 2013 Julio Interfaz de comunicación serie, 2I C 455 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo 17.3.4.1.2 www.ti.com 2 I C Modo receptor receptor puede entrar en el modo dirección de esclavo transmitido por el maestro es idéntico al de su propia dirección y una R/W es recibido. Receptor en modo serie, bits de datos recibidos en SDA se desplazan en con los pulsos de reloj que se generan en el dispositivo maestro. El dispositivo esclavo no genera el reloj, pero en ella, se pueden celebrar SCL baja si la intervención de la CPU es un byte se ha recibido.

Si el esclavo debe recibir los datos de USCI el maestro y el módulo se configura automáticamente como un receptor y UCTR se borra. Después de que el primer byte de datos se recibió la bandera de interrupción UCBxRXIFG. El módulo USCI reconoce automáticamente los datos recibidos y puede recibir el siguiente byte de datos. Si los datos anteriores no se ha leído de la memoria intermedia de recepción UCBxRXBUF al final de la recepción, el bus está detenido por explotación SCL baja. Tan pronto como UCBxRXBUF es leer los nuevos datos se transfieren a UCBxRXBUF, reconocer se envía al maestro, y la siguiente información puede ser recibida. Ajuste de la UCTXNACK bit hace un NACK para que se transmita a los master durante el ciclo siguiente confirmación. Un NACK es UCBxRXBUF incluso si no está preparado para recibir la información más actualizada. Si el bit está establecido UCTXNACK mientras SCL se celebra bajo el autobús saldrá, un NACK es transmitida inmediatamente y UCBxRXBUF está cargada con el último datos recibidos. Debido a que los datos anteriores no se ha leído los datos se perderán. Para evitar la pérdida de datos la UCBxRXBUF para ser leído antes UCTXNACK está establecido. Cuando el maestro genera una condición de parada UCSTPIFG el indicador está establecido. Si el maestro genera una condición de arranque la USCI 2I C máquina de estado vuelve a su estado de recepción. Figura 17-10 muestra el 2I C receptor. 456 Universal Interfaz de comunicación serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C Modo de recepción propio S SLA/W UNA DATOS DATOS DATOS DE UN P o S dirección y bytes de datos. Todos son reconocidos. UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCSTPIFG=0 Bus calado (SCL lugar baja) si no UCBxRXBUF leer Leer datos de UCBxRXBUF Consultar: !transmisor esclavo! Diagrama de distribución último byte no es UN P o S reconocido. UCTXNACK=1 UCTXNACK=0 El autobús no ha calado aún si UCBxRXBUF no leer Recepción del Gen llamada una llamada general. UCTR=0 (receptor) UCSTTIFG=1 UCGC=1 Arbitraje perdido como un maestro y esclavo como UCALIFG=1 UCMST=0 UCTR=0 (receptor) UCSTTIFG=1 (UCGC=1 si llamada general) UCBxTXIFG=0 UCSTPIFG=0 Figura 17-10. 2I C Modo receptor SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 457 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo 17.3.4.1.3 www.ti.com Esclavo 2I C 10 bits el Modo de direccionamiento 10 bits modo de direccionamiento es seleccionado cuando UCA10 = 1 y es la que se muestra en la Figura 17-11. En 10 bits modo de direccionamiento, el esclavo está en el modo de recepción después de la dirección completa. La USCI módulo indica esta configuración a través de la bandera mientras UCSTTIFG la UCTR poco se borra. Para cambiar el modo esclavo en el transmisor el master envía una repetida condición de arranque junto con el primer byte de la dirección, pero con el R/W bit. Esto establecerá la bandera UCSTTIFG si fue previamente aprobada por el software y la USCI módulos cambia a modo de transmisor con UCTR = 1. Recepción de Receptor de 11110 xx/W UN SLA (2.) LOS DATOS DE LOS DATOS DE UN P o S dirección y bytes de datos. Todos son reconocidos. UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCSTPIFG=0 Recepción de la llamada Generación DE DATOS DE DATOS DE P o S dirección de llamada general. UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCGC=1 transmisor receptor de recepción propio S 11110 xx/W UN SLA (2.) 11110 xx/R A LOS DATOS EN UN P o S dirección y transmisión de bytes de datos UCSTTIFG=0 UCTR=0 (receptor) UCSTTIFG=1 UCSTPIFG=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0 Figura 17-11. 2I C esclavo 10-bit Modo de direccionamiento Universal 458 Interfase de comunicación Serial, 2I C Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C 17.3.4.2 Modo Modo Maestro La USCI módulo se configura como un 2 I C master seleccionando la 2I C modo con UCMODEx UCSYNC = 11 y = 1 y la configuración del UCMST poco. Cuando el maestro es parte de un multisistema maestro, UCMM debe ser conjunto y a su propia dirección debe ser programado en la UCBxI2COA registro. Cuando UCA10 = 0, 7-bit está seleccionado. Cuando UCA10 = 1, 10 bits está seleccionado. La UCGCEN poco selecciona si la USCI módulo responde a una llamada general. 17.3.4.2.1 2 I C Master Modo de Transmisor después de la inicialización, el maestro modo de transmisor se inicia con la redacción de la deseada a la dirección de esclavo UCBxI2CSA registro, selección del tamaño de la dirección de esclavo con el UCSLA10 bits UCTR, ajuste de modo de transmisor, y UCTXSTT para generar una condición de arranque. La USCI módulo comprueba si el bus está disponible, genera la condición de arranque, y transmite la dirección de esclavo. La UCBxTXIFG poco se establece cuando la condición de arranque se genera y los primeros datos que se van a transmitir puede ser escrita en UCBxTXBUF. Tan pronto como el esclavo reconoce la dirección que el UCTXSTT poco se borra.

Los datos escritos en UCBxTXBUF se transmite de que el arbitraje no se pierde durante la transmisión de la dirección de esclavo. UCBxTXIFG se establece de nuevo tan pronto como los datos se transfieren desde el área de influencia en el registro de desplazamiento. Si no hay datos cargados de UCBxTXBUF ciclo antes de la confirmación, el bus se lleva a cabo durante el ciclo con SCL baja hasta que los datos se escriben en UCBxTXBUF. Los datos se transmiten o el bus es tanto tiempo como el UCTXSTP UCTXSTT poco o poco no está configurado. Ajuste UCTXSTP generará una condición de parada después de la próxima de los esclavos. Si UCTXSTP se establece durante la transmisión de la dirección del esclavo o mientras la USCI módulo espera que los datos sean escritos en UCBxTXBUF, una condición de parada se genera incluso si se ha transmitido ningún dato sobre el esclavo. Cuando se transmite un único byte de datos, el UCTXSTP bit debe establecerse mientras el byte se transmiten, o en cualquier momento después de la transmisión comienza, sin necesidad de escribir nuevos datos en UCBxTXBUF. De lo contrario, sólo la dirección será transmitida. Cuando los datos se transfieren desde el contenido del buffer en el registro de desplazamiento, UCBxTXIFG se convertirá en indica transmisión de datos ha comenzado y la UCTXSTP poco. Ajuste UCTXSTT generará una nueva puesta. En este caso, UCTR se puede activar o desactivar para configurar transmisor o receptor, y una diferente dirección de esclavo se puede escribir en UCBxI2CSA si así lo desea. Si el esclavo no reconoce los datos transmitidos no reconocer UCNACKIFG bandera de interrupción. El maestro debe reaccionar con una condición de parada o repetición condición de arranque. Si los datos ya estaba escrito en UCBxTXBUF que serán descartadas. Si esta información debe transmitirse después de una nueva puesta debe ser escrito en UCBxTXBUF nuevamente. Cualquier conjunto UCTXSTT se descarta. Para activar la repetición UCTXSTT necesidades inicio volver a establecer. La Figura 17-12 muestra el 2I C master funcionamiento del transmisor. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 459 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo SLA www.ti.com Éxito del S/W DE DATOS DE DATOS DE DATOS de transmisión UNA P a un receptor UCTXSTT=0 UCTXSTP=0 1) UCTR=1 (transmisor) 2) UCTXSTT=1 UCBxTXIFG=1 UCBxTXIFG=1 UCBxTXBUF descarta UCTXSTP=1 UCBxTXIFG=0 la siguiente comenzara la transferencia Bus calado (SCL lugar baja) hasta que los datos disponibles DATOS DE UN SLA S/W con una repetida inicio escribir datos en UCBxTXBUF condición 1) UCTR=1 (transmisor) 2) UCTXSTT=1 DATOS DE UN SLA S/R=0 UCTXSTT UCNACKIFG=1 UCBxTXIFG=0 UCBxTXBUF descarta UCTXSTP=1 1) UCTR=0 (receptor) 2) UCTXSTT=1 3) UCBxTXIFG=0 no reconocer un esclavo P recibió después UCTXSTP=0 dirección 1) UCTR=1 (transmisor) 2) UCTXSTT=1 S SLA/W UCBxTXIFG UCBxTXBUF=1 No descarta aceptar una S SLA/R recibidos después de un byte de datos 1) UCTR=0 (receptor) 2) UCTXSTT=1

UCNACKIFG=1 UCBxTXIFG=0 UCBxTXBUF descarta Arbitraje perdido en otros maestro continúa dirección de esclavo o byte de datos Otros maestro continúa UCALIFG=1 UCMST=0 (UCSTTIFG= 0) UCALIFG=1 UCMST=0 (UCSTTIFG= 0) Arbitraje perdido y otra maestro continúa como esclavo UCALIFG=1 UCMST=0 UCTR=0 (receptor) UCSTTIFG=1 (UCGC=1 si llamada general) UCBxTXIFG=0 UCSTPIFG=0 USCI continúa como receptor Figura 17-12. 2I C Master 460 Modo de Transmisor universal Interfaz de comunicación serie, 2I C Modo SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C 17.3.4.2.2 Modo 2I C Modo de receptor principal después de la inicialización, el maestro receptor se inicia el modo de escribir la dirección de esclavo a la UCBxI2CSA registro, selección del tamaño de la dirección de esclavo con el UCSLA10 bits, compensación UCTR modo para que el receptor, y UCTXSTT para generar una condición de arranque. La USCI módulo comprueba si el bus está disponible, genera la condición de arranque, y transmite la dirección de esclavo. Tan pronto como el esclavo reconoce la dirección que el UCTXSTT poco se borra. Después de que el reconocimiento de la dirección del esclavo el primer byte de datos del esclavo es recibido y confirmado UCBxRXIFG y el indicador está establecido. Los datos se reciben desde el esclavo mientras UCTXSTP ss UCTXSTT o no se ha establecido. Si UCBxRXBUF no es leer el master del bus durante la recepción de los últimos bits de datos y hasta el UCBxRXBUF es leer. Si el esclavo no se reconoce la dirección transmite el no-reconocimiento UCNACKIFG bandera de interrupción. El maestro debe reaccionar con una condición de parada o repetición condición de arranque. Ajuste de la UCTXSTP poco generará una condición de parada. Después de configurar un NACK UCTXSTP, seguida de una condición de parada se genera después de la recepción de los datos del esclavo, o inmediatamente si la USCI módulo está actualmente a la espera de UCBxRXBUF para leer. Si un maestro quiere recibir un solo byte, el bit UCTXSTP debe establecerse mientras que el byte es recibido. Para este caso, el UCTXSTT pueden ser requeridos para determinar cuando está desactivada: BIS.B #UCTXSTT, &UCBOCTL1 ;Transmitir INICIO cond. POLL_STT BIT.B #UCTXSTT, &UCBOCTL1 ;Encuesta bit UCTXSTT JC POLL_STT ;Cuando está desactivada, BIS.B #UCTXSTP, UCB0CTL1 ;transmitir DETENER cond. Ajuste UCTXSTT generará una nueva puesta. En este caso, UCTR se puede activar o desactivar para configurar transmisor o receptor, y una diferente dirección de esclavo se puede escribir en UCBxI2CSA si así lo desea. Figura al 17-13 ganado muestra el 2I C receptor maestro. NOTA: Maestro consecutivos sin repetir las operaciones Inicio

cuando realiza varias consecutivas 2I C master las transacciones repetidas sin la función de arranque, la operación debe ser completada antes de que el siguiente se inicia. Esto se puede hacer para que la condición de parada de bandera UCTXSTP es antes de la próxima transacción 2I C se inicia con la configuración UCTXSTT = 1. De lo contrario, la transacción actual puede verse afectada. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 461 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo SLA www.ti.com Éxito del S/R UNA DE DATOS DATOS DATOS P recepción de un transmisor esclavo UCTXSTT=0 UCBxRXIFG=1 UCTXSTP=1 UCTXSTP=0 1) UCTR=0 (receptor) 2) UCTXSTT=1 siguiente comenzara la transferencia DE DATOS DE UN SLA/W con una condición de arranque 1) UCTR=1 (transmisor) 2) UCTXSTT=1 DATOS DE UN SLA S/R UCTXSTP=1 1) UCTR=0 (receptor) 2) UCTXSTT=1 no reconocer un esclavo P recibió después UCTXSTP=0 dirección UCTXSTT=0 UCNACKIFG=1 S SLA/W 1) UCTR=1 (transmisor) 2) UCTXSTT=1 UCBxTXIFG=1 S SLA/R 1) UCTR=0 (receptor) 2) Arbitraje UCTXSTT=1 perdido en otros maestro continúa dirección de esclavo o byte de datos Otro maestro Sigue UCALIFG=1 UCMST=0 (UCSTTIFG= 0) UCALIFG=1 UCMST=0 (UCSTTIFG= 0) Arbitraje perdido y otra maestro continúa como esclavo UCALIFG=1 UCMST=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0 USCI continúa como transmisor esclavo Figura 17-13. 2I C Master 462 Modo de Receptor Universal Interfaz de comunicación serie, 2I C Modo SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I C 17.3.4.2.3 Modo 2I C Master 10-Bit El Modo de direccionamiento 10 bits modo de direccionamiento es seleccionado cuando UCSLA10 = 1 y se muestra en la Figura 17-14. Transmisor Principal con éxito la transmisión a una S 11110 xx/W UN SLA (2.) LOS DATOS LOS DATOS A UN receptor UCTXSTT P=0 UCTXSTP=0 1) UCTR=1 (transmisor) 2) UCTXSTT=1 UCBxTXIFG=1 UCTXSTP=1 UCBxTXIFG=1

receptor maestro con éxito la recepción de un S 11110 xx/W UN SLA (2.) S 11110 xx/R UNA DE DATOS DATOS P transmisor esclavo UCTXSTT=0 UCBxRXIFG=1 UCTXSTP=0 1) UCTR=0 (receptor) 2) UCTXSTT=1 UCTXSTP=1 Figura 17-14. 2I C Master 10-bit Modo de direccionamiento 17.3.4.2.4 Arbitraje, si dos o más transmisores maestro iniciar simultáneamente una transmisión en el bus, un procedimiento de arbitraje se invoca. La Figura 17-15 muestra el procedimiento de arbitraje entre dos dispositivos. El procedimiento de arbitraje utiliza los datos que se presentan sobre las dimensiones sociales de los transmisores. El primer transmisor principal que genera una lógica alta es anulado por la oposición a maestro genera una baja lógica. El procedimiento de arbitraje da prioridad al dispositivo que transmite la secuencia de datos en serie con el menor valor binario. El transmisor principal que perdió arbitraje cambia al modo receptor, y establece el arbitraje UCALIFG bandera perdida. Si dos o más dispositivos enviar idéntico primeros bytes, el arbitraje sigue en la posterior bytes. Línea de autobús SCL n Dispositivo Perdido 1 Arbitraje y apaga los datos desde el dispositivo 1 1 0 0 0 Los datos desde el dispositivo 2 1 1 1 0 0 0 Bus de la línea SDA 1 1 1 Figura 17-15. Procedimiento de arbitraje entre dos transmisores si el procedimiento de arbitraje en curso" cuando una condición de arranque o de PARADA se transmite en SDA, el maestro los transmisores de arbitraje debe enviar las reiteradas condición de arranque o de parada en la misma posición en el bastidor de formato. Arbitraje no está permitido entre: • Una condición de arranque y un bit de datos • una condición de parada y un bit de datos • repetir la condición de arranque y una condición de parada SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 463 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo 17.3.5 www.ti.com 2 I C Generación de reloj y la sincronización del reloj 2I C SCL es proporcionada por el maestro en el 2bus I C. Cuando la USCI está en modo master, BITCLK es proporcionada por la USCI poco generador de reloj y se selecciona la fuente del reloj con el UCSSELx bits. En el modo de esclavo el poco generador de reloj no se utiliza y el UCSSELx bits son que no te preocupes. El valor de 16 bits en los registros de UCBRx UCBxBR1 y UCBxBR0 es el factor de división de la USCI fuente de reloj, BRCLK. El máximo de horas que se pueden utilizar en modo maestro está fBRCLK/4. En multi-modo maestro los bits máxima fBRCLK reloj/8. La BITCLK frecuencia está dada por: f = BitClock fBRCLK UCBRx El mínimo períodos altos y bajos de la SCL se

UCBRx / 2 t = t = BAJA,ALTA,MIN MIN fBRCLK cuando UCBRx es aún y UCBRx ! 1) / 2 t = t = BAJA,ALTA,MIN MIN fBRCLK UCBRx cuando es impar. La USCI reloj y la frecuencia de la fuente del divisor UCBRx ajuste debe elegirse de tal manera que la alta y baja mínimo período de la 2I C especificación. Durante el transcurso del procedimiento de arbitraje los relojes de los diferentes maestros deben estar sincronizados. Un dispositivo que genera primero un período a la baja en SCL anula los otros dispositivos les obliga a iniciar sus propios períodos de. SCL es, a continuación, celebró baja por el dispositivo con el más largo período a la baja. El resto de dispositivos deben esperar a SCL para ser liberado antes de iniciar su alta. La Figura 17-16 muestra la sincronización del reloj. Esto permite una lenta esclavo para frenar un maestro. Estado de espera iniciar periodo con un alto nivel de SCL SCL Dispositivo 1 dispositivo 2 de Bus de la línea SCL Figura 17-16. Sincronización de dos 2I C Generadores de señal de reloj Reloj durante el arbitraje 17.3.5.1 se extiende la USCI módulo reloj es compatible con estiramiento y también hace uso de esta función, como se describe en el modo de funcionamiento. La UCSCLLOW poco se puede utilizar para observar si algún otro dispositivo tira SCL baja, mientras que el módulo USCI SCL ya liberado debido a las siguientes condiciones: • USCI está actuando como maestro y un esclavo conectado unidades SCL baja. • USCI está actuando como maestro y otro maestro unidades SCL baja durante el arbitraje. La UCSCLLOW bit también es activo si la USCI SCL es baja debido a que está esperando como transmisor de datos que se escriben en UCBxTXBUF o como receptor para la lectura de datos de UCBxRXBUF. El UCSCLLOW poco podría tener durante un breve período de tiempo con cada borde SCL porque la lógica externa observa el SCL y lo compara con el generado internamente SCL adecuado. 464 Universal Interfaz de comunicación serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Operación: 2I 17.3.6 c modo mediante el Módulo de USCI 2I C Modo con modos de baja potencia la USCI módulo proporciona reloj automático de activación de SMCLK para utilizar con modos de baja potencia. Cuando SMCLK USCI es la fuente de reloj, y está en el estado "inactivo" porque el dispositivo está en modo de bajo consumo, el módulo USCI se activa automáticamente cuando sea necesario, independientemente del control de configuración de bits para el origen del reloj. El reloj permanece activo hasta que el módulo USCI vuelve a su estado de ralentí. Después de la USCI módulo vuelve al estado de ralentí, el

control de la fuente de reloj vuelve a la configuración de sus bits de control. Activación automática del reloj no está previsto ACLK. Cuando se activa el módulo USCI inactivo fuente de reloj, el origen del reloj se activa de todo el equipo y los dispositivos periféricos configurados para utilizar la fuente de reloj puede verse afectada. Por ejemplo, un temporizador con SMCLK se incrementará mientras la USCI módulo SMCLK las fuerzas activas. En 2I C modo esclavo sin reloj interno es necesaria una fuente porque el reloj es proporcionada por el maestro externo. Es posible hacer funcionar la USCI en 2I C modo esclavo mientras que el dispositivo se encuentra en L/M4 y que todas las fuentes de reloj están desactivadas. El recibir o transmitir interrupciones pueden despertar la CPU de cualquier modo de bajo consumo. 17.3.7 USCI interrumpe en 2I C Modo existen dos vectores de interrupción para el módulo de USCI 2I C modo. Un vector de interrupción está asociada con la transmisión y recepción banderas interrupción. El otro vector de interrupción está asociado con el cambio de estado interrupción cuatro banderas. Cada bandera de interrupción tiene su propia interrupción bit de habilitación. Cuando una interrupción está activada y el bit GIE está establecida, la bandera de interrupción se generará una petición de interrupción. Las transferencias DMA son controlados por el UCBxTXIFG UCBxRXIFG y banderas en dispositivos con un controlador de DMA. 17.3.7.1 2I C Interrupciones de Transmisión UCBxTXIFG Operación La bandera de interrupción es establecido por el transmisor UCBxTXBUF para indicar que está listo para aceptar otro carácter. Una petición de interrupción se genera si UCBxTXIE GIE y también se establecen. UCBxTXIFG se restablece automáticamente si un personaje está escrito a UCBxTXBUF o si un NACK es recibido. UCBxTXIFG se establece cuando UCSWRST = 1 y el modo 2 I C está seleccionada. UCBxTXIE se restablecerá después de PUC o cuando UCSWRST = 1. 17.3.7.2 2I C UCBxRXIFG Interrumpir la bandera de interrupción se establece cuando un personaje está recibido y cargado en UCBxRXBUF. Una petición de interrupción se genera si UCBxRXIE GIE y también se establecen. UCBxRXIE UCBxRXIFG y se restablecerá después de PUC señal o cuando UCSWRST = 1. UCxRXIFG se restablece automáticamente cuando UCxRXBUF es leer. 17.3.7.3 2I C Cambio de estado interrumpir operación Tabla 17-1 se describe la 2I C cambio de estado banderas interrupción. Tabla 17-1. Cambio de estado Banderas bandera de interrupción Interrupción Interrupción Arbitraje condición perdida. Arbitraje puede perderse cuando dos o más transmisores iniciar una transmisión al mismo tiempo, o cuando la USCI funciona como maestro, como un esclavo de otro maestro en el sistema. La UCALIFG UCALIFG bandera arbitraje se establece cuando se pierde. Cuando UCALIFG UCMST es establecer el bit es eliminado y el controlador 2I C se convierte en un esclavo. No reconocer interrupción. Este indicador se establece cuando un reconocimiento se espera, pero no se recibió. UCNACKIFG UCNACKIFG se borran automáticamente cuando una condición de arranque. Condición de arranque detectado interrupción. Este indicador se establece cuando el módulo 2I C detecta una condición de arranque UCSTTIFG junto con su propia dirección mientras que en modo esclavo. UCSTTIFG se utiliza

en modo esclavo y sólo se borran automáticamente cuando existe una condición de parada. No se ha detectado una condición interrupción. Este indicador se establece cuando el 2I C módulo detecta una condición de parada UCSTPIFG mientras que en modo esclavo. UCSTPIFG se utiliza en modo esclavo y sólo se borran automáticamente cuando una condición de arranque. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 465 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Operación: 2I C Modo vector de interrupción www.ti.com 17.3.7.4 Asignación USCI_Bx USCI_Ax y comparten el mismo vector de interrupciones. En 2I C modo, el cambio de estado banderas UCSTTIFG interrupción, UCSTPIFG, UCNACKIFG, UCALIFG de USCI_Bx UCAxRXIFG de USCI_Ax y se dirige a un vector de interrupción. La 2I C transmitir y recibir interrupciones y UCBxRXIFG UCBxTXIFG banderas de USCI_Bx y UCAxTXIFG USCI_Ax de compartir otro vector de interrupción. Ejemplo 17-1 muestra un extracto de la rutina de servicio de interrupción para manejar interrupciones de recepción de datos USCI_A0 en UART o modo SPI y cambio de estado interrumpe de USCI_B0 en 2I C modo. Ejemplo 17-1. Comparte Recibir vectores de interrupción Software Ejemplo USCI_A0 Interrupción de recepción? ; USCIA0_RX_USCIB0_E2C_STATE_ISR BIT.B #UCA0RXIFG, IFG2 I2C decodificar los cambios de estado... ; JNZ USCIA0_RX_ISR USCIB0_E2C_STATE_ISR Decodificar I2C cambios de estado... ; ... Leer UCA0RXBUF... - Borra UCA0RXIFG... ; RETI USCIA0_RX_ISR RETI Ejemplo 17-2 muestra un extracto de la rutina de servicio de interrupción que gestiona los datos de interrupciones de USCI_A0 en UART o modo SPI y la transferencia de datos de interrupciones USCI_B0 en 2I C modo. Ejemplo 17-2. Compartida de vectores de interrupción Software Ejemplo USCI_A0 Interrupciones de transmisión? ; USCIA0_TX_USCIB0_E2C_DATA_ISR BIT.B #UCA0TXIFG, IFG2 Escribir UCB0TXBUF... - Borra UCB0TXIFG... ; JNZ USCIA0_TX_ISR USCIB0_E2C_DATA_ISR BIT.B #UCB0RXIFG, IFG2 JNZ USCIB0_E2C_RX USCIB0_E2C_TX UCB0RXBUF leer... - Borra UCB0RXIFG... ; RETI USCIB0_E2C_RX Escribir UCA0TXBUF... - Borra UCA0TXIFG... ; RETI USCIA0_TX_ISR RETI 466 Universal Interfaz de comunicación serie, 2I C Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: 2I C

17,4 Modo USCI Registros: 2I C Modo registros La USCI aplicable en 2I C modo de USCI_B0 se enumeran en la Tabla 17-2, y para USCI_B1 en la Tabla 17-3. Tabla 17-2. USCI_B0 Control y Registros del Estado breve formulario Registro Tipo de registro Dirección Estado inicial USCI_B0 0 registro de control UCB0CTL0 Lectura/escritura 068h 001h con PUC USCI_B0 1 registro de control UCB0CTL1 Lectura/escritura 069h 001h con PUC USCI_B0 bit rate control registro 0 UCB0BR0 read/write 06Ah Restablecer con PUC USCI_B0 bit rate control registro 1 UCB0BR1 read/write 06Bh Restablecer con PUC USCI_B0 2I interrupción C permiten registrar UCB0I2CIE Lectura/escritura 06Ch Restablecer con PUC USCI_B0 registro de estado UCB0STAT Lectura/escritura 06Dh Restablecer con PUC USCI_B0 búfer de recepción registro UCB0RXBUF Leer 06Eh Restablecer con PUC USCI_B0 transmit buffer register UCB0TXBUF Lectura/escritura 06Fh Restablecer con PUC USCI_B0 2I C propia dirección registro UCB0I2COA Lectura/escritura 0118h Restablecer con PUC USCI_B0 2I C dirección de esclavo registro UCB0I2CSA Lectura/escritura 011Ah Restablecer Con PUC FR.enable interrupción registro 2 IE2 de lectura/escritura 001h Restablecer con PUC SFR registro bandera de interrupción 2 IFG2 de lectura/escritura 003h 00Ah con PUC NOTA: La modificación SFR bits para evitar modificar bits de control de otros módulos, se recomienda para establecer o eliminar los bits IFGx iex y con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. Tabla 17-3. USCI_B1 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial USCI_B1 0 registro de control UCB1CTL0 read/write 0D8h Restablecer con PUC USCI_B1 1 registro de control UCB1CTL1 read/write 0D9h 001h con PUC USCI_B1 registro de control de velocidad en baudios 0 UCB1BR0 read/write 0Dah Restablecer con PUC USCI_B1 registro de control de velocidad en baudios 1 UCB1BR1 read/write 0dap Restablecer con PUC USCI_B1 2I C registro enable interrupción UCB1I2CIE Lectura/escritura 0dch Restablecer con PUC USCI_B1 registro de estado UCB1STAT Lectura/escritura 0ddh Restablecer con PUC USCI_B1 búfer de recepción registro UCB1RXBUF Leer 0Deh Restablecer con PUC USCI_B1 transmit buffer register UCB1TXBUF Lectura/escritura 0DFh Restablecer con PUC USCI_B1 2I C propio registro de direcciones UCB1I2COA Lectura/escritura 017Ch Restablecer con PUC USCI_B1 2I C dirección de esclavo registro UCB1I2CSA Lectura/escritura 017Eh Restablecer Con PUC USCI_A1/B1 enable interrupción registro UC1IE Lectura/escritura 006h Restablecer con PUC USCI_A1/B1 bandera de interrupción registro UC1IFG Lectura/escritura 007h 00Ah con PUC SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 467 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: 2I C Modo 17.4.1 www.ti.com UCBxCTL0, USCI_Bx Registro de Control 0 7 6 5 4 3 2 1 0 UCA10 UCSLA10 UCMM UCMST UCMODEx No=11 UCSYNC=1 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-1 UCA10 bits 7 propio modo de direccionamiento seleccione

0 propia dirección es de 7-bit 1 dirección propia dirección es una dirección de 10 bits UCSLA10 bits 6 Esclavo 0 seleccione modo de direccionamiento dirección esclavo con 7 bits 1 dirección Dirección esclavo con dirección de 10 bits UCMM poco 5 Multi-master medio ambiente seleccione 0 single master medio ambiente. No hay ningún otro maestro en el sistema. La dirección comparar unidad está desactivada. 1 Multi-master medio ambiente sin utilizar 4 bits 3 bits sin usar UCMST selección de modo principal. Cuando un maestro pierde el arbitraje en un entorno con varios maestros de (UCMM = 1) la UCMST poco se borra automáticamente y el módulo actúa como esclavo. 0 Modo esclavo 1 modo maestro UCMODEx Bits 2-1 Modo USCI. El UCMODEx bits seleccione el modo sincrónico cuando UCSYNC = 1. 00 3-pin 01 SPI 4 pines SPI (maestro/esclavo activado si STE = 1) 10 4pin SPI (maestro/esclavo activado si STE = 0) 11 2I C modo 0 bits UCSYNC modo sincrónico que 0 1 modo Asincrónico modo Sincrónico Universal 468 Interfase de comunicación Serial, 2I C Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: 2I C 17.4.2 Modo UCBxCTL1, USCI_Bx Registro de Control 1 7 6 5 4 3 2 1 0 Utilizar UCSSELx UCTR UCTXNACK UCTXSTP UCTXSTT UCSWRST rw-0 rw-0 r0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits 7-6 USCI UCSSELx fuente de reloj. Estos bits BRCLK fuente seleccione el reloj. 00 UCLKI ACLK 01 10 11 SMCLK SMCLK Bit sin usar 5 bits sin usar UCTR 4 transmisor/receptor 0 Receptor transmisor UCTXNACK 1 Bit 3 Transmitir un NACK. UCTXNACK se borra automáticamente después de un NACK es transmitida. 0 Reconocer normalmente 1 Generar NACK UCTXSTP Transmisión 2 Bits parada en modo master. Ignorado en modo esclavo. En el modo de receptor principal condición de paro está precedida por un NACK. UCTXSTP se borra automáticamente tras la detención se genera. 0 1 No hay tope generado UCTXSTT Generar STOP Bit 1 Transmitir condición de arranque en modo master. Ignorado en modo esclavo. En modo de receptor principal condición de arranque la repetición es precedida por un NACK. UCTXSTT se borra automáticamente después de la puesta y la dirección de estado se transmite. Ignorado en modo esclavo. 0 No generan condición DE ARRANQUE 1 Generar condición de arranque UCSWRST Bit 0 reset de software activar 0 Desactivado. Reset USCI lanzado para la operación. 1 Habilitado. USCI lógica en estado de restablecimiento. 17.4.3 UCBxBR0 USCI_Bx, Registro de Control de Velocidad en baudios 0

7 6 5 4 3 2 1 0 UCBRx - byte bajo rw rw rw rw rw rw rw rw 17.4.4 UCBxBR1, USCI_Bx Registro de Control de Velocidad en baudios 1 7 6 5 4 3 2 1 0 UCBRx - byte alto rw rw rw rw rw rw rw rw UCBRx poco reloj precontador. El valor de 16 bits (UCBxBR0 + UCBxBR1 × 256) constituye el valor del divisor. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 469 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: 2I C Modo 17.4.5 www.ti.com UCBxSTAT, USCI_Bx Registro de estado 7 6 5 4 3 2 1 0 Utilizar UCGC UCSCLLOW UCBBUSY UCNACKIFG UCSTPIFG UCSTTIFG UCALIFG rw-0 rw-0 r-0 r-0 rw-0 rw-0 rw-0 rw-0 7 bits no utilizados. Bit 6 UCSCLLOW SCL SCL baja 0 no se mantiene bajo 1 SCL es celebrada bajo UCGC Bit 5 dirección de llamada general. UCGC se borran automáticamente cuando una condición de arranque. 0 Dirección de llamada general recibió 1 General dirección de llamada recibida UCBBUSY Bus 4 Bit ocupado inactivo 1 Bus 0 Bus 3 bits UCNACKIFG ocupado no reconocer recibió bandera de interrupción. UCNACKIFG se borran automáticamente cuando una condición de arranque. 0 Sin interrupción Interrupción pendiente pendiente 1 Bit 2 UCSTPIFG Parada bandera de interrupción. UCSTPIFG se borran automáticamente cuando una condición de arranque. 0 Sin interrupción Interrupción pendiente pendiente 1 Bit 1 UCSTTIFG condición de arranque bandera de interrupción. UCSTTIFG se borran automáticamente si existe una condición de parada. 0 Sin interrupción Interrupción pendiente pendiente 1 Bit 0 Arbitraje UCALIFG perdido 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1 17.4.6 UCBxRXBUF USCI_Bx Búfer de recepción, registro de 7 6 5 4 3 2 1 0 UCRXBUFx r r r r r r r r UCRXBUFx Bits 7-0 El recibir de búfer de datos es accesible para el usuario y contiene recibió el último carácter de la recibir registro de desplazamiento. Lectura UCBxRXIFG UCBxRXBUF se restablece. 17.4.7 UCBxTXBUF, USCI_Bx Búfer de transmisión Registro de 7 6 5 4 3 2 1 0 UCTXBUFx rw rw rw rw rw rw rw rw UCTXBUFx Bits 7-0 La transmisión de datos buffer es accesible para el usuario y mantiene los datos a la espera de ser trasladado a la transmisión y registro de desplazamiento. Por escrito a la transmisión de datos buffer borra UCBxTXIFG.

470 Universal Interfaz de comunicación serie, 2I C Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: 2I C 17.4.8 Modo UCBxI2COA, USCIBx 2I C propia Dirección Registro 15 14 13 12 11 10 9 8 UCGCEN 0 0 0 0 0 I2coaxial rw-0 r0 r0 r0 r0 r0 rw-0 rw-0 7 6 5 4 3 2 1 0 I2coaxial rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCGCEN Bit 15 llamada General 0 respuesta que no responden a una llamada general 1 Responder a una llamada general I2cable coaxial Bits 9-0 2I C propia dirección. El I2cable coaxial bits contienen la dirección local de la USCI_Bx 2I C controlador. La dirección es justificado a la derecha. En el 7-bit modo de direccionamiento, el bit 6 es el MSB, y los bits 9-7 son ignorados. En 10 bits modo de direccionamiento, el bit 9 es el MSB. 17.4.9 UCBxI2CSA, USCI_Bx 2I C Dirección de Esclavo Registro 15 14 13 12 11 10 9 8 0 0 0 0 0 0 I2CSAx r0 r0 r0 r0 r0 r0 rw-0 rw-0 7 6 5 4 3 2 1 0 I2CSAx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 I2CSAx Bits 9-0 2I C dirección de esclavo. El I2CSAx bits contienen la dirección de esclavo del dispositivo externo a ser abordadas por el módulo USCI_Bx. Sólo se utiliza en modo master. La dirección es justificado a la derecha. En el 7-bit esclavo modo de direccionamiento, el bit 6 es el MSB y los bits 9-7 son ignorados. En 10bits esclavo modo de direccionamiento, el bit 9 es el MSB. 17.4.10 UCBxI2CIE, USCI_Bx Interrupción C 2I permiten registrar 7 6 5 4 3 2 1 0 Reservado UCNACKIE UCSTPIE UCSTTIE UCALIE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-4 reservado reservado UCNACKIE 3 bits no reconocer enable interrupción Interrupción 0 discapacitados 1 Interrupción activada UCSTPIE 2 Bits parada enable interrupción Interrupción 0 1 Interrupción activada UCSTTIE Bit 1 condición de arranque 0 enable interrupción Interrupción Interrupción activada desactivada 1 Bit 0 Arbitraje UCALIE perdido enable interrupción Interrupción 0 discapacitados 1 Interrupción activada SLAU144J-diciembre de 2004-2013 Julio Revisado Universal Interfaz de comunicación serie, 2I C 471 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USCI Registros: 2I C 17.4.11 www.ti.com modo IE2, interrupción permiten registrar 2 7 6 5 4 3 2 1 0

UCB0TXIE UCB0RXIE rw-0 rw-0 Bits 7-4 Estos bits se pueden utilizar con otros módulos (ver el dispositivo de hoja de datos específicos). UCB0TXIE USCI_B0 Bit 3 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCB0RXIE 2 bits USCI_B0 interrupción de recepción habilitar 0 interrupción Interrupción activada desactivada 1 bits 1-0 Estos bits se pueden utilizar con otros módulos (ver el dispositivo de hoja de datos específicos). 17.4.12 IFG2, registro bandera de interrupción 2 7 6 5 4 3 2 1 0 UCB0TXIFG UCB0RXIFG rw-1 rw-0 Bits 7-4 bits pueden ser utilizados por otros módulos (ver el dispositivo de hoja de datos específicos). UCB0TXIFG 3 bits USCI_B0 transmitir bandera de interrupción. UCB0TXIFG se establece cuando UCB0TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 UCB0RXIFG 2 bits USCI_B0 recibir bandera de interrupción. UCB0RXIFG se establece cuando UCB0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 1-0 Estos bits se pueden utilizar con otros módulos (ver el dispositivo de hoja de datos específicos). 17.4.13 UC1IE1 Enable Interrupción USCI_B Registro 7 6 5 4 3 2 1 0 Utilizar UCB UCB1TXIE1RXIE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-4 no utilicen UCB1TXIE USCI_B1 Bit 3 interrupciones de transmisión habilitar 0 interrupción Interrupción activada desactivada 1 UCB1RXIE USCI_B 2 Bit1 recibe 0 enable interrupción Interrupción Interrupción activada desactivada 1 bits 1-0 bits pueden ser usados por otros módulos USCI (véase el dispositivo específico). 472 Universal Interfaz de comunicación serie, 2I C Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USCI Registros: 2I C 17.4.14 Modo UC1IFG, USCI_B1 Registro bandera de interrupción 7 6 5 4 3 2 1 0 Utilizar UCB UCB1TXIFG1RXIFG rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits no utilizados 7-4 sin utilizar. UCB1TXIFG 3 bits USCI_B1 transmitir bandera de interrupción. UCB1TXIFG se establece cuando UCB1TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 UCB1RXIFG USCI_B 2 Bit1 recibe bandera de interrupción. UCB1RXIFG se establece cuando UCB1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1

bits 1-0 Estos bits se pueden utilizar con otros módulos (ver el dispositivo de hoja de datos específicos). SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz de comunicación serie, 2I C 473 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 18 SLAU144J-diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART El modo síncrono/asíncrono universal transmitir/recibir (USART) interfaz de periféricos admite dos modos de serie con un módulo de hardware. Este capítulo se analiza la operación del modo asíncrono UART. USART0 se implementa en el MSP430AFE2xx dispositivos. Tema ... ... ... . Página 18,1 USART Introducción: Modo UART ... ... ... ... ... ... ... ... 475 18.2 USART operación: Modo UART ... ... ... ... ... ... ... ... 476 18.3 USART Registros: Modo UART ... ... ... ... ... ... ... ... 490 474 Interfaz de periféricos USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Introducción: Modo UART USART 18,1 Introducción: Modo UART en modo asincrónico, la USART conecta el MSP430 con un sistema externo a través de dos pasadores exteriores, URXD y UTXD. Se selecciona el modo UART cuando SYNC poco se ha borrado. Modo UART incluye: • 7 u 8 bits de datos paridad impar, paridad par o sin paridad independientes • transmitir y recibir registros de desplazamiento • transmisión separados y búfer de recepción LSB • registros de transmisión de datos y recibir incorporado • idle-línea y dirección de protocolos de comunicación para sistemas multiprocesador • Receptor de detección de bordes para auto-despertar de LPMx modos programables • tasa de baudios con la modulación de la velocidad en baudios • indicadores de estado apoyo para la detección de errores y la represión y detección de dirección independiente • interrumpir capacidad para recibir y transmitir la Figura 18-1 muestra la USART cuando está configurada en modo UART. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, Modo UART 475 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo UART www.ti.com SWRST URXEx‫ ٭‬URXEIE URXWIE SYNC= 0 URXIFGx‫٭‬

FE OE PE BRK Recibir el Control Recibir Estado Receptor UxRXBUF Buffer ESCUCHAR MM SYNC 0 1 1 receptor RXERR RXWAKE SOMI Registro de desplazamiento 1 0 0 SSEL1 SSEL0 SPB CHAR 1 PEV PEÑA URXD UCLKS UCLKI 00 baudios!0 Generador de velocidad 01 STE ACLK Divisor/Divisor UxBRx SMCLK SMCLK 11 10 Modulación UTXD UxMCTL SPB CHAR 1 PEV PEÑA WUT Transmitir Registro de desplazamiento 0 1 SIMO TXWAKE 0 Transmit Buffer UxTXBUF UTXIFGx‫ ٭‬Transmitir Control SYNC CKPH CKPL SWRST UTXEx‫ ٭‬TXEPT STC UCLK UCLKI Fase de reloj y de la polaridad ver los datos específicos de cada dispositivo Hoja de SFR. ‫٭‬ La Figura 18-1. USART Diagrama de bloques: Modo UART USART 18,2 Funcionamiento: Modo UART en modo UART, la USART transmite y recibe caracteres a la tasa de bits asincrónico a otro dispositivo. Calendario de cada carácter se basa en la velocidad en baudios seleccionada de la USART. El transmitir y recibir las funciones, use la misma velocidad en baudios frecuencia. 18.2.1 Inicialización USART y restablecer la USART se pone a cero por la PUC o el establecimiento de la SWRST poco. Después de la PUC, el SWRST poco se establece automáticamente, manteniendo la USART en una condición restablecer. Cuando se establece, la SWRST poco restablece el URXIEx, UTXIEx, URXIFGx, RXWAKE, TXWAKE, RXERR, BRK, PE, OE, y FE juegos y puntas y TXEPT UTXIFGx los bits. El recibir y transmitir que banderas, URXEx y UTXEx, no se altera por SWRST. Compensación SWRST libera la USART para su funcionamiento. Véase también el capítulo Módulo USART, 2I C modo de reconfiguración USART0 cuando de 2I C modo de modo UART. Interfaz de periféricos 476 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo UART NOTA: Inicialización o reconfigurar el módulo USART La USART inicialización/proceso de reconfiguración es: 1. Conjunto SWRST (BIS.B #SWRST, &UxCTL) 2. Inicializar todos USART registra con SWRST = 1 (incluyendo UxCTL) 3. Habilitar módulo a través de la USART MEx francos suizos (URXEx y/o UTXEx) 4. Claro SWRST a través de software (BIC.B #SWRST, &UxCTL) 5. Habilitar interrupciones (opcional) a través del intercambio iónico francos suizos (URXIEx y/o UTXIEx) la falta de seguir este proceso puede dar lugar a comportamientos impredecibles USART. 18.2.2 Formato de caracteres El UART formato de caracteres, como se muestra en la Figura 18-2, consiste en un bit de inicio, siete u ocho bits de datos, un par/impar/ningún bit de paridad, bit de la dirección (dirección de modo

poco), y uno o dos bits de parada. Al poco tiempo se define por la fuente de reloj y la configuración de la velocidad en baudios registros. Mark ST D0 D6 D7 AD PA SP SP Espacio [ 2 bit de parada, SPB = 1] [Bit de paridad, PEÑA = 1] [Bits de la Dirección, MM = 1] [Opcional Bits, condición] [8 Bit de Datos, CHAR = 1] La Figura 18-2. Formato de caracteres 18.2.3 Formatos Comunicación asíncrona Cuando dos dispositivos comunicarse asincrónicamente, el idle-formato de línea se utiliza para el protocolo. Cuando tres o más dispositivos se comunican, la USART es compatible con el régimen de dirección y línea de multiprocesador de formatos de comunicación. 18.2.3.1 Idle-Line Formato Multiprocesador Cuando MM = 0, el régimen de ralentí de multiprocesador. Bloques de datos están separados por un tiempo de inactividad en el transmitir o recibir las tuberías, como se muestra en la Figura 18-3. Una línea de recepción es detectedwhen 10 o más continuos (marcas) son recibidas después de que el primer bit de parada de un carácter. Cuando dos bits de parada se utilizan para la línea inactiva el segundo bit de parada se cuenta como la primera marca poco el período de inactividad. El primer carácter recibido tras un período de inactividad es un carácter de dirección. La RXWAKE bit se utiliza como una etiqueta de dirección para cada bloque de caracteres. En el formato de multiprocesador, este bit se configura cuando un carácter es una dirección y es trasladado a UxRXBUF. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART 477 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo UART www.ti.com Bloques de Caracteres UTXDx/URXDx períodos de inactividad de 10 bits o más UTXDx/URXDx UTXDx ampliado/URXDx Dirección SP ST ST Datos Datos de ST SP SP Primer carácter dentro del bloque carácter carácter dentro del bloque dentro del bloque es la dirección. El siguiente período de inactividad de 10 bits o más Período de inactividad menos de 10 Bits Figura 18-3. La URXWIE Idle-Line formato bit se utiliza para el control de recepción de datos de línea formato multiprocesador. Cuando el bit URXWIE, todos los personajes son de dirección montado pero no transferidas al UxRXBUF y las interrupciones no se generan. Cuando un carácter de dirección es recibido, el receptor está activado temporalmente para transferir el carácter de UxRXBUF URXIFGx y establece la bandera de interrupción. Cualquier indicador de error también se ajusta. A continuación, el usuario puede validar la dirección. Si una dirección es recibido, el usuario software puede validar la dirección y debe restablecer URXWIE para seguir recibiendo datos. Si URXWIE se mantiene, sólo caracteres dirección. La URXWIE poco no es modificado por la USART hardware automáticamente.

De la dirección de ralentí de transmisión de línea formato multiprocesador, precisa un período de inactividad pueden ser generados por la USART para generar identificadores en carácter de dirección UTXDx. El wake-up temporal (WUT) bandera es un indicador interno de doble búfer con el usuario TXWAKE poco accesibles. Cuando el transmisor está cargado de UxTXBUF, WUT también está cargado de TXWAKE TXWAKE el restablecimiento de los bits. El procedimiento que se indica a continuación envía un bastidor para indicar un carácter de dirección: 1. Conjunto TXWAKE, a continuación, escriba cualquier carácter para UxTXBUF. UxTXBUF debe estar preparada para los nuevos datos (UTXIFGx = 1). La TXWAKE valor cambia a WUT y el contenido de UxTXBUF se desplaza al registro de desplazamiento transmitir cuando el registro de desplazamiento está listo para nuevos datos. Esto establece WUT, que suprime el inicio, datos y bits de paridad de una transmisión normal, a continuación, transmite un período de inactividad de exactamente 11 bits. Cuando dos bits de parada se utilizan para la línea inactiva, el segundo bit de parada se cuenta como la primera marca poco el período de inactividad. TXWAKE se restablece automáticamente. 2. Escribir dirección deseada UxTXBUF carácter. UxTXBUF debe estar preparada para los nuevos datos (UTXIFGx = 1). El nuevo carácter de la dirección especificada se saca después del discurso de identificación UTXDx en período de inactividad. Escribiendo la primera "no importa" de carácter UxTXBUF es necesaria a fin de cambiar la WUT TXWAKE poco a ralentí y generar una línea de estado. Estos datos se descarta, por lo que no aparece en UTXDx. 18.2.3.2 Address-Bit Formato Multiprocesador Cuando MM = 1, la dirección de bit se selecciona el formato multiprocesador. Procesa cada personaje contiene un bit extra utilizado como un indicador de la dirección se muestra en la Figura 18-4. El primer carácter de un bloque de caracteres es un conjunto de bits que indica que el personaje es una dirección. La USART RXWAKE poco se establece cuando un personaje es un carácter válido de direcciones y es trasladado a UxRXBUF. Interfaz de periféricos 478 USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo UART URXWIE el bit se utiliza para el control de recepción de los datos la dirección de bit formato multiprocesador. Si URXWIE, caracteres de datos (bits de la dirección = 0) se han reunido por el receptor, pero no se transfieren a UxRXBUF y no se generan las interrupciones. Cuando un personaje que contiene un conjunto de bits es recibido, el receptor está activado temporalmente para transferir el carácter de UxRXBUF URXIFGx y conjunto. Todos los indicadores de estado error también se establecen. Si una dirección es recibido, el usuario debe restablecer URXWIE software para seguir recibiendo datos. Si URXWIE se mantiene, sólo caracteres

dirección (dirección bit = 1) se reciben. La URXWIE poco no es modificado por la USART hardware automáticamente. Bloques de Caracteres UTXDx/URXDx períodos de inactividad de ninguna importancia UTXDx/URXDx UTXDx ampliado/URXDx Dirección ST ST Datos 1 SP SP 0 SP 0 ST Datos Primer carácter dentro del bloque de bits es 0 para una dirección. AD Bit Es 1 Datos dentro del bloque. Tiempo de inactividad no es importante la Figura 18-4. Multiprocesador Address-Bit Formato de transmisión para la dirección en la dirección de bit modo de multiprocesador, los bits de la dirección de un personaje puede ser controlada mediante la escritura en el TXWAKE poco. El valor de los bits TXWAKE es cargado en el bit de la dirección del personaje de UxTXBUF a transmitir, automáticamente borrar la TXWAKE poco. TXWAKE no debe ser borrado por el software. Es por USART hardware borrado después de que se transfieren a WUT SWRST. o por la configuración Detección automática de errores 18.2.3.3 Glitch represión impide que la USART de ser por accidente. Cualquier baja de nivel en URXDx deglitch más corto que el tiempo t 2 (aproximadamente 300 ns) se ignora. Ver el dispositivo específico de hoja de datos de los parámetros. Cuando un período a la baja en URXDx supera votación para el bit de inicio. Si el voto de la mayoría no puede detectar un bit de inicio la USART t 2 la mayoría se detiene carácter recepción y espera para el próximo período a la baja en URXDx. El voto de la mayoría se utiliza también para cada bit en un personaje para evitar errores de bit. El módulo USART detecta automáticamente errores de trama, errores de paridad, errores de saturación, y romper las condiciones al recibir caracteres. Los bits FE, PE, OE, y BRK se establecen cuando sus respectivos se ha detectado una condición. Cuando cualquiera de estos errores se establecen indicadores, RXERR también está. Las condiciones de error se describen en la Tabla 18-1. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, Modo UART 479 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo UART www.ti.com Tabla 18-1. Recibir las Condiciones de error Error Descripción se produce un error de encuadre cuando una baja bit de parada es detectado. Cuando dos bits de parada se utilizan solamente el primer error de encuadre bit de parada está marcada por error de encuadre. Cuando un error de encuadre es detectado, la FE está definido. Un error de paridad es la falta de correspondencia entre el número de 1s en un carácter y el valor de la paridad bit error de paridad. Cuando el bit de dirección está incluido en el carácter, que se incluye en el cálculo de paridad. Cuando un error de paridad es detectado, el PE bit está establecido.

Un error de desbordamiento se produce cuando un personaje está cargado en UxRXBUF carácter antes de la recepción ha sido error de desbordamiento. Cuando se produce un exceso, el OE bit está establecido. Una condición es un período de 10 o más bits de baja después de una falta URXDx bit de parada. Romper cuando la ruptura se ha detectado, el bit se pone freno. Un descanso también puede establecer la bandera de interrupción cuando URXIFGx URXEIE = 0. Cuando URXEIE = 0 y un error de encuadre, error de paridad, o se rompe, se detectó una condición no es recibido en carácter UxRXBUF. Cuando URXEIE = 1, los personajes se reciben en UxRXBUF y cualquier bit de error. Cuando alguno de los FE, PE, OE, BREAK, o RXERR bits se establecen, el bit permanece hasta que se restablece el software de usuario o UxRXBUF es leer. 18.2.4 La USART Recibir Permitir recibir activar bits, URXEx, activa o desactiva URXDx recepción de información como se muestra en la Figura 18-5. Desactivación de la USART receptor se detiene la operación de recepción después de la terminación de cualquier carácter que se están recibiendo o inmediatamente si no hay ninguna operación de recepción está activo. El búfer de datos de recepción, UxRXBUF, contiene el carácter de la RX registro de desplazamiento después de que el carácter. Bit de Inicio No Válida URXEx = 0 No se ha completado URXEx URXEx = 1 = 1 Estado de reposo inicial válido recibir poco Receptor de interrupción (receptor recoge Desactivar Condiciones) Carácter Carácter URXEx URXEx = 0 = 1 = 0 recibido URXEx Figura 18-5. Diagrama de estado del receptor que NOTA: Al habilitar el receptor (Ajuste URXEx): Modo UART cuando el receptor está desactivado (URXEx = 0), re-activación del receptor (URXEx = 1) es asíncrono a cualquier flujo de datos que pueden estar presentes en URXDx en el momento. La sincronización se puede realizar por la prueba de condición de la línea de reposo antes de recibir un carácter válido (véase URXWIE). 18.2.5 USART UTXEx Transmitir que cuando se establece, el UART transmisor está activado. La transmisión se inicia mediante la escritura de datos en UxTXBUF. A continuación, los datos se mueven a la transmisión en el registro de desplazamiento siguiente BITCLK después del TX registro de desplazamiento está vacía, y la transmisión se inicia. Este proceso se muestra en la Figura 18-6. Cuando el UTXEx poco se restablece el transmisor está parado. Los datos que se trasladaron a UxTXBUF y cualquier activo actualmente la transmisión de datos en el registro de desplazamiento antes de borrar UTXEx continuar hasta que todas las transmisiones de datos se ha completado. Interfaz de periféricos 480 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART: Modo UART UTXEx = 0 No Los datos que se escriben en búfer de transmisión no se ha completado UTXEx UTXEx = 1 = 1 Los datos escritos en estado inactivo Transmit Buffer de transmisión de interrupción (Emisor Deshabilitar Active Condiciones) UTXEx UTXEx = 0 caracteres = 1 transmite UTXEx = 0 y la última entrada de búfer se transmite la Figura 18-6. Diagrama de estado del transmisor que cuando el transmisor está activado (UTXEx = 1), los datos no se debería escribir en UxTXBUF a menos que esté listo para nuevos datos indican por UTXIFGx = 1. Violación puede dar como resultado una transmisión errónea si los datos de UxTXBUF se modifica ya que se traslada a la TX registro de desplazamiento. Es recomendable que el transmisor (UTXEx = 0) sólo después de cualquier transmisión activa está completa. Esto se indica mediante un conjunto de transmisor vacío (TXEPT = 1). Todos los datos escritos en UxTXBUF mientras que el transmisor está desactivado se celebró en el búfer, pero no se mueven a la transmisión o registro de desplazamiento. Una vez UTXEx se establece, los datos en el búfer de transmisión se cargan inmediatamente en el registro de desplazamiento y el carácter se reanuda la transmisión. 18.2.6 Generación USART Velocidad en baudios La USART generador de velocidad es capaz de producir las tasas de baudios estándar de frecuencias estándar de código fuente. La velocidad en baudios generador utiliza un divisor/divisor y un modulador como se muestra en la Figura 18-7. Esta combinación fracciones algebraicas fraccionaria de velocidad en baudios generación. La máxima velocidad en baudios USART es un tercio de la UART BRCLK. fuente frecuencia de reloj AGRADECEZCO SSEL0 N1 = 215... 28 27... 20 SP_NEW1 SP_NEW0 UCLKI ACLK 00 8 8 01 16 !BRCLK contador de bits R SMCLK SMCLK 10 11 Q15 ... ... ... ... ... ... ... .. Q0 +0 o 1 Comparar (0 o 1) Alternar BITCLK FF R Modulación Cambio Datos Registro R (LSB) mX 8 m7 m0 UxMCTL poco Inicio Figura 18-7. MSP430 Generador de velocidad de transmisión para cada bit de sincronización se muestra en la Figura 18-8. Para cada bit recibido, el voto de la mayoría se toma para determinar el valor de bit. Estas muestras se producen en la N/ 2-1, N/2 y N/ 2+1 BRCLK períodos, donde N es el número de BRCLKs por BITCLK. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, Modo UART 481 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART: Modo UART www.ti.com

Mayoría: (m= 0) (m= 1) bits BRCLK Inicio 1 N/2 N/ 2 !1 1 N/2 N/ 2 !1 N/ 2 !2 Contador N/2 N/ 2 !1 N/ 2 !2 1 0 N/2 N/ 2 !1 1 0 N/2 BITCLK INT(N/ 2) + m(= 0) NEVEN: INT(N/ 2) INT(N/ 2) + m(= 1) NODD : INT(N/ 2) + R(= 1) Período m bits correspondientes de modulación: R: Resto de N/2 división Figura 18-8. Velocidad en baudios BITCLK 18.2.6.1 Distribución de Velocidad en baudios Bits de la primera etapa del generador de velocidad de transmisión es el de 16 bits contador y comparación. Al principio de cada bit transmitido o recibido, el contador se carga con INT(N/ 2) donde N es el valor almacenado en la combinación de SP_NEW0 y UxBR1. El contador vuelve a cargar INT(N/ 2) para cada bit período medio ciclo, lo que da un total de N bits BRCLKs. Para un determinado BRCLK fuente de reloj, la velocidad en baudios utilizado determina el factor de división N: BRCLK N = Tasa de baudios el factor de división N es a menudo un valor que no sea entero de que la porción entera puede ser obtenido por el divisor/divisor. La segunda fase del generador de velocidad de transmisión, la modulación, se utiliza para cumplir con la parte fraccionaria en la medida de lo posible. El factor N se define como: n!1 i 1 N = SP_NEW + m n å i=0 Donde, N = factor de división SP_NEW = representación de 16 bits de los registros SP_NEW SP_NEW0 y1 i = posición de bit en el carácter n = número total de bits en el carácter mi = Datos correspondientes de modulación de cada bit (1 o 0) n!1 i BRCLK BRCLK Velocidad en baudios = + N 1 SP_NEW + m n å i=0 La BITCLK se puede ajustar de bit a bit con el modulador para satisfacer requisitos de sincronización cuando un no divisor entero es necesario. Distribución de cada bit se amplió en un ciclo de reloj BRCLK si el modulador bit está establecido. Cada vez que un bit es recibida o transmitida, el siguiente bit en el control de la modulación registrar mi determina la sincronización para que el bit. Un conjunto de bits aumenta el factor de división en uno a la vez que una modulación poco mantiene el factor de división de SP_NEW. El calendario del bit de inicio se determina por SP_NEW plus m0, el siguiente bit está determinada por SP_NEW plus m1, y así sucesivamente. La modulación secuencia comienza con LSB. Cuando el personaje es superior a 8 bits, la modulación secuencia se reinicia con m0 y continúa hasta que todos los bits son procesados. Interfaz de periféricos 482 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo UART 18.2.6.2 determinar el valor que determina la modulación modulación valor es un proceso interactivo. Error de sincronización con la fórmula proporcionada, comenzando con el bit de inicio, el individuo se calculan errores de bit con el correspondiente juego de modulación y borrarse. La modulación poco valor con el menor error es seleccionado y el siguiente bit error es calculado. Este proceso continúa hasta que todos los errores de un solo bit se reducen al mínimo. Cuando un personaje tiene más de 8 bits, la modulación bits repetir. Por ejemplo, el noveno bit de un personaje utiliza modulación bit 0. 18.2.6.3 De poco calado de la distribución para cada uno de los caracteres es la suma de cada uno de los horarios. Modulando cada bit, la acumulación de errores se reduce. El último bit error puede calcularse por: é ù j ì ü ï ï velocidad en baudios Error [ %] = × (j + 1) × SP_NEW + m ! (J + 1) × 100% ê ú í å i ý ï BRCLK ê ú ê ú î ï ë û i=0 þ donde, tasa en baudios = velocidad en baudios deseada BRCLK = frecuencia de entrada - UCLKI, ACLK o SMCLK j = posición de bit - 0 para el bit de inicio, 1 bits de datos D0, y así sucesivamente SP_NEW = factor de división en los registros SP_NEW1 y SP_NEW0 Por ejemplo, los errores en la transmisión de las siguientes condiciones se calculan: tasa de baudios = 2400 = 32 BRCLK 768 Hz (ACLK) SP_NEW = 13, ya que el ideal es factor de división 13,65 UxMCTL = 6Bh: m7 = 0 m6 = 1 m5 = 1 m4 = 0 m3 = 1 m2 = 0 m1 = 1 Y m0 = 1. El LSB de UxMCTL se utiliza en primer lugar. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART 483 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART: Modo UART www.ti.com × 100 % =2,54 % tasa de baudios bit de inicio Error [ % ] =( )× ( ) 0+1 ×SP_NEW+1 -1 × 100% = 5,08 % tasa de baudios bits de datos D0 Error [ % ] =( ( ) ( ) 1+1 ×SP_NEW+2 -2 × 100 % =0,29 % tasa de baudios bits de datos D1 Error [ % ] =( ( ) ( ) 2+1 ×SP_NEW+2 -3 × 100% = 2,83 % tasa de baudios bits de datos D2 Error [ % ] =( ( ) ( ) 3+1 ×SP_NEW+3 -4 × 100% = -1,95% tasa de baudios bits de datos D3 Error [ % ] =( ( ) ( ) 4 +1 ×SP_NEW+3 -5 × 100 % =0,59 % Velocidad en baudios bits de datos D4 Error [ % BRCLK ( ) ( ) 5+1 ×SP_NEW+4 -6 × 100% = 3,13 % tasa de baudios bits de datos D5 Error [ % ] =( ( ) ( ) 6+1 ×SP_NEW+5 -7 × 100% = -1.66% tasa de baudios bits de datos D6 Error [ % ] =( ( ) ( ) 7+1 ×SP_NEW+5 -8 × 100% = 0,88 % tasa de baudios bits de datos D7 Error [ % ] =( ( ) ( ) 8+1 ×SP_NEW+6 -9

BRCLK ( ) )× BRCLK )× BRCLK )× BRCLK )× BRCLK ] =( )× )× BRCLK )× BRCLK )× BRCLK

× 100% = 3,42 % tasa de baudios bits de paridad Error [ % ] =( )× BRCLK ( ) ( ) 9+1 ×SP_NEW+7-10 × 100% = -1,37% tasa de baudios bits de parada 1 Error [ % ] =( ) × BRCLK ( ) ( ) 10+1 ×SP_NEW+7-11 Los resultados muestran el máximo por cada error de bits a 5,08 % de un BITCLK período. Interfaz de periféricos 484 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART: Modo UART Recibir Bits 18.2.6.4 Distribución distribución recibir está sujeto a dos fuentes de error. El primero es el bit a bit error de sincronización. El segundo es el error entre el inicio y el borde borde inicio siendo aceptadas por la USART. La Figura 18-9 muestra los errores de sincronización asíncrona entre datos en URXDx pin interno y la velocidad de reloj. i 0 1 2 tideal t0 t1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 ST BRCLK URXDx D0 D1 D0 URXDS ST itálica D1 t0 t1 t2 Error de sincronización ± 0,5 x BRCLK URXDS Muestra Int(SP_NEW/ 2) + m0 = SP_NEW +m1 = 13+1 = 14 SP_NEW +m2 = 13+0 = 13 Int (13/2)+1 = 6+1 = 7 Mayoría Votación mayoría Votación mayoría Vote Figura 18-9. Error en la recepción del bit de inicio de distribución ideal es la mitad de la velocidad de sincronización de la bit es probado en la mitad de su período. El ideal tideal(0) velocidad de sincronización para las tbaudrate, porque caracteres restantes bits es la velocidad en baudios tbaudrate de distribución. Los errores de bit puede ser tideal(i) calculado por: é ù j ü ý ì æ ï ï ö ç velocidad en baudios SP_NEW é ù æ ö ê ú ÷ Error [ %] = × 2 × m0 + int + i × SP_NEW + m ! 1 ! J × 100% í ç ê ú ÷ å ç ÷ ï BRCLK i 2è ø ç ê ú ê ú ë û ë û i=1 ÷ è ø ï î þ donde, tasa en baudios = la velocidad de transmisión requerida BRCLK = la frecuencia de entrada, seleccionado para UCLK, ACLK o SMCLK j = 0 para el bit de inicio, 1 bits de datos D0, y así sucesivamente SP_NEW = el factor de división en los registros SP_NEW SP_NEW1 y0 Por ejemplo, el recibir los errores de las siguientes condiciones se calculan: tasa de baudios = 2400 = 32 BRCLK 768 Hz (ACLK) SP_NEW = 13, ya que el ideal es factor de división 13,65 UxMCTL = 6B: m7 = 0 m6 = 1 m5 = 1 m4 = 0, m3 = 1 m2 = 0 m1 = 1 y m0 = 1. El LSB de UxMCTL se utiliza en primer lugar. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART 485 Modo presentar documentación comentarios

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USART operación: Modo UART www.ti.com × 100 % =0,29 % tasa de baudios bits de datos D1 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +2 ×SP_NEW+1 1-2 × 100 % =2,83 % tasa de baudios bits de datos D2 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +3+2 -1-3 SP_NEW × × 100% = -1,95% tasa de baudios bits de datos D3 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +4+2 -1-4 SP_NEW × × 100 % =0,59 % tasa de baudios bits de datos D4 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1+6 +5 ×SP_NEW+3 -1-5 × 100 % =3,13 % tasa de baudios bits de datos D5 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +6 ×SP_NEW+4 -1-6 × 100% = -1.66% tasa de baudios bits de datos D6 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +7 ×SP_NEW+4 -1-7 × 100 % =0,88 % tasa de baudios bits de datos D7 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1+6 +8 ×SP_NEW+5 -1-8 × 100 % =3,42 % tasa de baudios bits de paridad Error [ % ] =( ) × BRCLK [ ] 2x( ) 1+6 (+ 9 ×SP_NEW+6 -1-9 × 100% = -1,37% tasa de baudios bits de parada 1 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1+6 (+ 10 ×SP_NEW+6 -1-10 × 100 % =2,54 % tasa de baudios bit de inicio Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +0 ×SP_NEW+0 desde 0-0-1-0 hasta × 100 % =5,08 % tasa de baudios bits de datos D0 Error [ % ] =( ) × BRCLK [ ] 2x( ) 1 +6 +1 ×SP_NEW+1 -1-1 Los resultados muestran la máxima por errores de bit de 5,08 % De BITCLK período. 18.2.6.5 Típico Velocidades de transmisión y los errores estándar de velocidad en baudios datos de frecuencias UxMCTL UxBRx y se enumeran en la Tabla 18-2 para un 32 768-Hz cristal de reloj (ACLK) y una típica 1 048 576-Hz SMCLK. El error es el tiempo acumulado frente al ideal tiempo de exploración en el medio de cada bit. El error es el error de tiempo acumulado en el momento ideal de los bits. Tabla 18-2. Comúnmente se utilizan velocidades de transmisión de datos, la velocidad de transmisión en baudios, y dividir los errores de UNA: BRCLK = 32 768 Hz B: BRCLK = 1 048 576 Hz 1200 873,81 27,31 03 0 1B -4/3 -4/3 ±2 03 69 FF 0/0,3 ±2 2400 13,65 0 436,91 0D 6B -6/3 -6/3 ±4 01 B4 FF 0/0,3 ±2 4800 218,45 0 6,83 06 6F -9/11 -9/11 ±7 0 DA 55 0/0,4 ±2 3,41 9600 109,23 0 03 4A -21/12 -21/12 ±15 0 6D 03 -0.4/1 ±2 % % % % Error Error Error % Tasa de baudios Sincronización RX TX Max Max Max Max RX TX A: B: SP_NEW1 SP_NEW UxMCTL RX0 Error1 SP_NEW SP_NEW UxMCTL0 Error 19 200 0 36 54,61 6B -0.2/2 ±2 38 400 27,31 03 0 1B -4/3 ±2 76 13,65 0 800 0D 6B -6/3 ±4 9,1 0 115 200 09 08 486 ± 7 -5/7 USART Interfaz de periféricos, Modo UART SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART: 18.2.7 Modo UART USART interrumpe la USART tiene un vector de interrupción de la transmisión y un vector de interrupción para la recepción. 18.2.7.1 Funcionamiento Interrupciones de Transmisión USART UTXIFGx La bandera de interrupción es establecido por el transmisor UxTXBUF para indicar que está listo para aceptar otro carácter. Una petición de interrupción se genera si UTXIEx GIE y también se establecen. UTXIFGx se restablece automáticamente si la petición de interrupción se repara o si un personaje está escrito a UxTXBUF. UTXIFGx se establece después PUC o cuando SWRST = 1. UTXIEx se restablecerá después de PUC o cuando SWRST = 1. La operación se muestra la Figura 18-10. Claro Q PUC UTXIEx SWRST o interrumpir el servicio solicitado UTXIFGx VCC D Q personaje de Registro de desplazamiento de influencia clara SWRST UxTXBUF datos escritos en SCI IRQA Figura 18-10. 18.2.7.2 Funcionamiento Interrupciones de Transmisión USART Interrupción de Recepción La bandera de interrupción URXIFGx se establece cada vez que un personaje es recibido y cargado en UxRXBUF. Una petición de interrupción se genera si URXIEx GIE y también se establecen. URXIEx URXIFGx y se restablecen por un restablecimiento del sistema PUC SWRST señal o cuando = 1. URXIFGx se restablece automáticamente si la interrupción pendiente se sirve (cuando URXSE = 0) o cuando UxRXBUF es leer. La operación se muestra en la Figura 18-11. Bit de arranque válido SINCRONIZACIÓN URXS S receptor recoge URXSE de carácter URXD ! Claro carácter erróneo Rechazo URXIEx interrumpir el servicio solicitado PE FE BRK URXEIE S URXIFGx URXWIE RXWAKE SWRST claro carácter carácter PUC Marcaci n abreviada UxRXBUF Rechazo o ruptura detectado URXSE Leer SCI IRQA Figura 18-11. Interrupción de Recepción Operación SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART 487 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo UART www.ti.com URXEIE se utiliza para activar o desactivar caracteres erróneos de URXIFGx. Cuando se utilizan varios procesadores, URXWIE modos de direccionamiento se utiliza para detectar automáticamente direcciones válidas y no deseado caracteres caracteres de datos. Dos tipos de caracteres no se URXIFGx:

• caracteres erróneos cuando URXEIE = 0 • No abordar personajes cuando URXWIE = 1 Cuando URXEIE = 1 un descanso condición establece el BRK URXIFGx bits y la bandera. 18.2.7.3 Operación Receive-Start Detección de bordes El URXSE poco permite que el inicio de función detección de bordes. El uso recomendado de la recibir- borde BRCLK característica es cuando es alimentado por la Contraloría y cuando la Contraloría está desactivado porque de modo de bajo consumo. La ultra-rápida de giro de la DCO permite caracteres inicio recepción después de la detección de bordes. Cuando URXSE, URXIEx y AIE, y el borde inicio se produce en URXDx, la señal interna URXS. Cuando URXS es definido, un recibir petición de interrupción es generado, pero URXIFGx no está establecida. Software de usuario en la rutina de servicio de interrupción puede probar URXIFGx para determinar el origen de la interrupción. Cuando URXIFGx = 0 borde de inicio se ha detectado, y cuando URXIFGx = 1 un carácter válido (o romper) fue recibida. Cuando el ISR determina la petición de interrupción se canto desde el inicio, software de usuario alterna URXSE, y debe permitir que la fuente BRCLK al regresar de la ISR en modo activo o a un modo de bajo consumo cuando la fuente está activa. Si el ISR regresa a un modo de bajo consumo de potencia en la fuente BRCLK está inactivo, el personaje no es recibido. Alternar URXSE URXS borra la señal y vuelve a activar la función de detección perimetral inicio para los futuros personajes. Consulte el capítulo Sistema Se resetea, interrupciones, así como los modos de funcionamiento para información sobre cómo ingresar y salir modos de baja potencia. El activo ahora permite a la USART BRCLK para recibir el saldo del carácter. Después de que el carácter es recibido y se trasladaron a UxRXBUF, URXIFGx es establecer un servicio de interrupción y se solicitó una vez más. Entrada al ISR, URXIFGx = 1 indica un carácter fue recibido. La URXIFGx pabellón se borra cuando el usuario software lee UxRXBUF. Carácter recibir. BRCLK = la Contraloría. ; Controlador de interrupción para arranque y ; ; búfer de lectura... ; Si iniciar o carácter MOV.B &UxRXBUF,dst ; Prueba para determinar JZ URXIFGx ST_COND ; U0RX_Int BIT.B #URXIFG0, &IFG1 ; RETI ; Habilitar BRCLK = DCO RETI ; Re-activar detección de bordes BIC #SCG0+SCG1,0 (SP); señal clara URXS BIS.B #URXSE, &U0TCTL ; ST_COND BIC.B #URXSE, &U0TCTL NOTA: detección de ruptura con reloj detenido UART cuando se utiliza el inicio de función detección de bordes, una ruptura no puede ser detectada cuando el BRCLK origen está desactivado. Interfaz de periféricos 488 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo UART Receive-Start 18.2.7.4 Detección de bordes Condiciones

Cuando URXSE = 1, fallo técnico represión impide que la USART de ser por accidente. Cualquier baja de nivel en URXDx más corto que el tiempo deglitch 300 ns) es ignorada por la USART y ninguna petición de interrupción se genera (ver t 2 (aproximadamente figura 18-12). Ver el dispositivo específico de hoja de datos de los parámetros. URXDx URXS t! Figura 18-12. Glitch Represión, USART recibir no comenzó cuando un fallo es más largo de lo que poco se produce en URXDx, la USART operación de recepción se inicia y el voto de la mayoría t 2o un arranque válido es tomado como se muestra en la Figura 18-13. Si el voto de la mayoría no puede detectar un bit de inicio, la USART se detiene carácter recepción. Si se detiene carácter recepción, un activo BRCLK no es necesario. Un periodo de tiempo de espera más largo que el personaje reciba duración puede ser utilizado por el software para indicar que un personaje no se recibió en el tiempo previsto, y el software puede desactivar BRCLK. Votación mayoría URXDx URXS t! Figura 18-13. Glitch Represión, USART Activado SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, Modo UART 489 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo UART USART www.ti.com 18,3 Registros: Modo UART Tabla 18-3 muestra una lista de los registros de todos los dispositivos que implementan un módulo USART. Tabla 18-4 sólo se aplica a los dispositivos con un segundo módulo USART, USART1. Tabla 18-3. USART0 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial USART registro de control U0CTL Lectura/escritura 070h 001h con PUC registro control de transmisión U0TCTL Lectura/escritura 071h 001h con PUC recibir registro de control U0RCTL Lectura/escritura 072h 000h, con control de Modulación PUC registro U0MCTL Lectura/escritura 073h sin cambios de velocidad en baudios 0 registro de control U0BR0 Lectura/escritura 074h sin registro de control de velocidad en baudios 1 U0BR1 Lectura/escritura 075h registro sin búfer de recepción U0RXBUF Leer 076h sin búfer de transmisión registro U0TXBUF Lectura/escritura 077h sin interrupción SUIZOS que registro 1 IE1 Lectura/escritura 000h 000h con PUC SFR registro bandera de interrupción 1 IFG1 Lectura/escritura 002h 082h con PUC Tabla 18-4. USART1 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial USART registro de control U1CTL Lectura/escritura 078h 001h con PUC Transmitir registro de control U1TCTL Lectura/escritura 079h 001h con PUC recibir registro de control U1RCTL Lectura/escritura 07Ah 000h, con

control de Modulación PUC registro U1MCTL Lectura/escritura 07Bh sin cambios de velocidad en baudios 0 registro de control U1BR0 read/write 07Ch sin cambios de velocidad en baudios 1 registro de control U1BR1 read/write 07Dh ha cambiado búfer de recepción registro U1RXBUF Leer 07Eh Cambiado Transmit buffer register U1TXBUF Lectura/escritura 07Fh FR.enable interrupción sin registrar 2 IE2 de lectura/escritura 001h 000h con PUC SFR registro bandera de interrupción 2 IFG2 de lectura/escritura 003h 020h con PUC NOTA: La modificación SFR bits para evitar modificar bits de control de otros módulos, se recomienda para establecer o eliminar El iex y IFGx bits mediante BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. Interfaz de periféricos 490 USART, Modo UART SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Registros: Modo UART 18.3.1 UxCTL, USART Registro de Control 7 6 5 4 3 2 1 0 PEÑA PEV SPB CHAR ESCUCHAR SYNC MM SWRST rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 PEÑA Bit 7 habilitar 0 Paridad Paridad 1 paridad habilitadas. Bit de paridad se genera (UTXDx) y esperado (URXDx). En la dirección de bit modo de multiprocesador, los bits de la dirección se incluye en el cálculo de paridad. PEV 6 bits Paridad seleccionar. PEV no se utiliza en paridad está desactivado. 0 Paridad Impar paridad Par 1 SPB Bit 5 bit de parada. Número de bits de parada. El receptor siempre comprueba la existencia de un bit de parada. 0 Un bit de parada dos bits de parada 1 CHAR Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de caracteres. 0 7-bits de datos 1 datos de 8 bits 3 bits ESCUCHAR escuchar. El ESCUCHAR poco selecciona modo bucle cerrado. 0 Desactivado 1 habilitado. UTXDx está internamente envía de regreso a el receptor. SINCRONIZACIÓN 2 Bit Síncrono 0 UART habilitación del modo modo modo SPI 1 MM 1 0 seleccionar modo de multiprocesador de Ralentí protocolo multiprocesador línea 1 dirección de protocolo multiprocesador SWRST Bit 0 reset de software activar 0 Desactivado. USART restablecer lanzado para la operación 1. USART lógica en estado de restablecimiento SLAU144J-diciembre 2004-Revisado 2013 Julio USART Interfaz de periféricos, Modo UART 491 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo UART www.ti.com 18.3.2 UxTCTL, USART Transmitir Registro de Control 7 6 5 4 3 2 1 0 Utilizar SSELx CKPL URXSE TXWAKE TXEPT rw-0 no rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 utilizado CKPL Bit 7 Bit 6 sin usar reloj UCLKI polaridad seleccione 0 1 = UCLK UCLKI = invertida SSELx UCLK Bits 5-4 selección de la fuente. Estos bits BRCLK fuente seleccione el reloj. 00 01 UCLKI ACLK SMCLK 10 SMCLK URXSE 11 Bit 3 UART recibir. El bit permite a la UART inicio características de vanguardia. 0 Desactivado Activado 1 Bit 2 transmisor TXWAKE tras 0 la siguiente trama transmitida es datos 1 siguiente trama transmitida es una dirección Bit sin usar 1 bits utilizado TXEPT bandera vacío 0 transmisor 0 UART es transmisión de datos y/o datos que se espera en UxTXBUF 1 transmisor UxTXBUF y registro de desplazamiento están vacíos o SWRST = 1 492 Interfaz de periféricos USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Registros: Modo UART 18.3.3 UxRCTL, USART Recibir Registro de Control 7 6 5 4 3 2 1 0 FE OE PE BRK URXEIE URXWIE RXWAKE RXERR rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 FE Bit 7 error de encuadre pabellón 0 Sin error 1 carácter Recibido con bajo PE Bit bit de parada 6 bandera error de paridad. Cuando PEÑA = 0, PE se lee como 0. 0 Sin error 1 Carácter recibido con error de paridad 5 Bit OE bandera error de desbordamiento. Este bit se configura cuando un personaje está transferido a UxRXBUF antes el carácter anterior. 0 Sin error 1 error de desbordamiento ocurrido BRK Bit 4 detección de ruptura pabellón 0 condición 1 sin interrupción se produjo Ruptura URXEIE 3 bits erróneas de carácter de interrupción que 0 caracteres erróneos URXIFGx rechazado y no se establece 1 caracteres erróneos recibieron URXIFGx URXWIE Bit 2 Recibir wake-up de interrupción. Este bit permite URXIFGx cuando un carácter de dirección. Cuando URXEIE = 0, un carácter de dirección no establece URXIFGx si es recibido con errores. Todos recibieron 0 juego de caracteres URXIFGx dirección sólo recibió 1 juego de caracteres URXIFGx RXWAKE tras recibir 1 Bit indicador de carácter ha recibido 0 1 datos recibidos es una dirección RXERR Bit 0 Recibir flag de error. Este bit indica un personaje fue recibido con error(s). Cuando RXERR = 1, error o más banderas (FE, PE, OE, BRK) también se ajusta. RXERR UxRXBUF se borra cuando se lee. 0 Sin recibir errores detectados 1

18.3.4 Recibir error detectado UxBR0, USART Registro de Control de Velocidad en baudios 0 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw 18.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1 7 6 5 4 3 2 1 0 152 142 132 122 112 102 92 82 rw rw rw rw rw rw rw rw UxBRx válida la velocidad en baudios de intervalo de control es 3≤UxBR≤0FFFFh, donde SP_NEW = (SP_NEW1 + SP_NEW0). Impredecible recibir y transmitir SP_NEW distribución ocurre si < 3. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, Modo UART 493 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo UART www.ti.com UxMCTL 18.3.6 Control de modulación, USART Registro 7 6 5 4 3 2 1 0 m7 m6 m5 m4 m3 m2 m1 m0 rw rw rw rw rw rw rw rw UxMCTLx Modulación bits. Estos bits para seleccionar la modulación BRCLK. 18.3.7 UxRXBUF, USART Receive Buffer Register 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 r r r r r r r r UxRXBUFx Bits 7-0 El recibir de búfer de datos es accesible para el usuario y contiene recibió el último carácter de la recibir registro de desplazamiento. Lectura UxRXBUF restablece el recibir bits de error, el RXWAKE poco y URXIFGx. En 7-bit modo de datos, UxRXBUF es LSB MSB está justificada y la siempre se restablece. 18.3.8 UxTXBUF, USART Transmit Buffer Register 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw UxTXBUFx Bits 7-0 La transmisión de datos buffer es accesible para el usuario y contiene los datos esperando a que se transmiten en el registro de desplazamiento y se transmiten por UTXDx. Por escrito a la transmisión de datos buffer borra UTXIFGx. El MSB de UxTXBUF no se usa para 7 bits de datos y se restablece. Interfaz de periféricos 494 USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Registros: UART 18.3.9 modo IE1, Enable Interrupción Registro 1 7 6 5 4 3 2 1 0 UTXIE0 URXIE0 rw-0 rw-0 UTXIE0 Bit 7 USART0 activar interrupciones de transmisión. Este bit permite al UTXIFG0 interrupción. 0 1 Interrupción Interrupción no habilitado habilitado URXIE0 Bit 6 USART0 interrupción de recepción. Este bit permite al URXIFG0 interrupción. 0 Interrumpir no habilitado 1

bits 5-0 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 18.3.10 IE2, de interrupción permiten registrar 2 7 6 5 4 3 2 1 0 UTXIE1 URXIE1 rw-0 rw-0 Bits 7-6 Estos bits podrán ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. UTXIE1 Bit 5 USART1 activar interrupciones de transmisión. Este bit permite al UTXIFG1 interrupción. 0 1 Interrupción Interrupción no habilitado habilitado URXIE1 Bit 4 USART1 interrupción de recepción. Este bit permite al URXIFG1 interrupción. 0 Interrumpir no habilitado 1 bits 3-0 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 18.3.11 IFG1, registro bandera de interrupción 1 7 6 5 4 3 2 1 0 UTXIFG0 URXIFG0 rw-1 rw-0 UTXIFG0 Bit 7 USART0 transmitir bandera de interrupción. UTXIFG0 cuando U0TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 URXIFG0 Bit 6 USART0 recibir bandera de interrupción. URXIFG0 cuando U0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 5-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de periféricos, UART 495 Modo presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo UART www.ti.com 18.3.12 IFG2, bandera de interrupción Registro 2 7 6 5 4 3 2 1 0 UTXIFG1 URXIFG1 rw-1 rw-0 Bits 7-6 Estos bits puede ser utilizado por otros módulos. Ver datos específicos de cada dispositivo. UTXIFG1 Bit 5 USART1 transmitir bandera de interrupción. UTXIFG1 se establece cuando U1TXBUF vacío. 0 Sin interrupción Interrupción pendiente pendiente 1 URXIFG1 Bit 4 USART1 recibe bandera de interrupción. URXIFG1 se establece cuando U1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 3-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. Interfaz de periféricos 496 USART, Modo UART SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 19

SLAU144J-diciembre de 2004-Revisado 2013 Julio USART Interfaz de periféricos, modo SPI El universal síncrono/asíncrono transmitir/recibir (USART) interfaz de periféricos admite dos modos serie con un módulo de hardware. Este capítulo se analiza la operación del interfaz de periféricos sincrónico o modo SPI. USART0 se implementa en el MSP430AFE2xx dispositivos. Tema ... ... ... . Página 19,1 USART Introducción: Modo SPI ... ... ... ... ... ... ... ... 498 19.2 USART operación: Modo SPI ... ... ... ... ... ... ... .. 499 19.3 USART Registros: Modo SPI ... ... ... ... ... ... ... .. 506 SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, modo SPI 497 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Introducción: Modo SPI www.ti.com 19,1 USART Introducción: Modo SPI en modo sincrónico, la USART se conecta el MSP430 con un sistema externo a través de tres o cuatro patas: SIMO, SOMI, UCLK y STE. Se selecciona el modo SPI cuando la sincronización y poco se ha establecido el bit I2C se borra. Modo SPI incluye las siguientes funciones: • 7 u 8 bits de datos • longitud 3 y 4 pines SPI operación • Master o slave independiente • transmitir y recibir registros de desplazamiento • Separe transmitir y recibir influencia UCLK registros • polaridad seleccionable y control de fase UCLK frecuencia programable en modo master • interrupción Independiente capacidad para recibir y transmitir la Figura 19-1 muestra la USART cuando está configurada en modo SPI. SWRST USPIEx‫ ٭‬URXEIE URXWIE SYNC= 1 URXIFGx‫٭‬ FE OE PE BRK Recibir el Control Recibir Estado Búfer del Receptor UxRXBUF ESCUCHAR MM SYNC 0 1 1 receptor RXERR RXWAKE SOMI Registro de desplazamiento 1 0 0 SSEL1 SSEL0 SPB CHAR 1 PEV PEÑA URXD UCLKS UCLKI 00 Generador de Velocidad Velocidad en baudios!0 01 STE ACLK Divisor/Divisor UxBRx SMCLK SMCLK 11 10 Modulación UTXD UxMCTL SPB CHAR 1 PEV PEÑA WUT Transmitir Registro de desplazamiento 0 1 0 SIMO TXWAKE Transmit Buffer UxTXBUF UTXIFGx‫ ٭‬Transmitir Control SYNC CKPH CKPL SWRST USPIEx‫ ٭‬TXEPT STC UCLK UCLKI Fase de reloj y la polaridad ver el dispositivo específico para SFR. ‫٭‬ La Figura 19-1. USART Diagrama de bloques: Modo SPI 498 Interfaz de periféricos USART, modo SPI SLAU144J-diciembre 2004Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo SPI 19,2 USART operación: Modo SPI en modo SPI de serie, los datos son transmitidos y recibidos por varios dispositivos mediante un reloj común proporcionada por el maestro. Un pasador adicional, ENSEÑANZA DE LA CIENCIA Y LA TECNOLOGÍA, se ofrece como para permitir que un dispositivo para recibir y transmitir datos y es controlada por el maestro. Tres o cuatro señales se usan para intercambio de datos SPI: • SIMO: esclavo, maestro - modo maestro: SIMO es la salida de datos. - Modo esclavo: SIMO es la entrada de datos. • SOMI: esclavo, maestro en: modo maestro: SOMI es la entrada de datos. - Modo esclavo: SOMI es la salida de datos. • UCLK: USART reloj SPI - modo maestro: UCLK es una salida. - Modo esclavo: UCLK es una entrada. • STE: Trata de activar. Utilizado en modo 4-pin para permitir que varios maestros en un solo bus. No se utiliza en modo 3-pin. - 4-pin modo maestro: • Cuando STE es alta, SIMO y UCLK funcionan normalmente. • Cuando STE es baja, SIMO y UCLK se ajustan en la dirección de entrada. - 4-pin modo esclavo: • Cuando STE es alta, RX/TX funcionamiento del esclavo está desactivado y SOMI es forzada a la dirección de entrada. • Cuando STE es baja, RX/TX funcionamiento del esclavo está habilitado y SOMI funciona con normalidad. 19.2.1 Inicialización USART y restablecer la USART se pone a cero por la PUC o por el SWRST poco. Después de la PUC, el SWRST poco se establece automáticamente, manteniendo la USART en una condición restablecer. Cuando se establece, la SWRST poco restablece el URXIEx, UTXIEx, URXIFGx, OE, y FE juegos y puntas UTXIFGx la bandera. La USPIEx poco no se ve alterada por SWRST. Compensación SWRST libera la USART para su funcionamiento. NOTA: Inicialización o reconfigurar la USART El módulo USART inicialización/proceso de reconfiguración es: 1. Conjunto SWRST (BIS.B #SWRST, &UxCTL) 2. Inicializar todos USART registra con SWRST=1 (incluyendo UxCTL) 3. Habilitar módulo a través de la USART MEx francos suizos (USPIEx) 4. Claro SWRST a través de software (BIC.B #SWRST, &UxCTL) 5. Habilitar interrupciones (opcional) a través del intercambio iónico francos suizos (URXIEx y/o UTXIEx) la falta de seguir este proceso puede dar lugar a comportamientos impredecibles USART. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Periféricos de interfaz, modo SPI 499 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo SPI www.ti.com 19.2.2 Modo Maestro La Figura 19-2 muestra la USART como maestro tanto en 3 y 4 polos configuraciones. La USART inicia una transferencia de datos cuando los datos se trasladan a transmitir datos buffer UxTXBUF. La UxTXBUF datos se

mueven a la TX registro de desplazamiento cuando el TX registro de desplazamiento está vacía, el inicio de transferencia de datos a partir de SIMO el bit más significativo. Datos de SOMI es trasladado al recibir registro de desplazamiento en el borde opuesto del reloj, comenzando por el bit más significativo. Cuando el personaje es recibida, la recepción de datos se traslada de la RX registro de desplazamiento de los datos recibidos de amortiguación y el recibir UxRXBUF bandera de interrupción, URXIFGx, se establece, lo que indica que el RX/TX se ha completado. SIMO SIMO MAESTRO ESCLAVO UxRXBUF Búfer de recepción Transmit Buffer Memoria intermedia de recepción UxTXBUF SPI Px.x STE STE Puerto SS.x SOMI SOMI Recibir Registro de desplazamiento Registro de desplazamiento Transmitir datos Registro de desplazamiento (DSR) MSB LSB MSB LSB MSB LSB UCLK SCLK MSP430 SPI USART COMÚN Figura 19-2. USART Maestro Auxiliar externo y un conjunto de bandera de interrupción, UTXIFGx, indica que los datos se ha movido de UxTXBUF a TX UxTXBUF y registro de desplazamiento está listo para los nuevos datos. No se indica RX/TX. En modo master, la realización de una transmisión activa se indica mediante un conjunto de transmisor vacío TXEPT = 1. Para recibir datos en la USART en modo maestro, los datos se deben escribir en UxTXBUF porque recibir y transmitir operaciones operar simultáneamente. 19.2.2.1 Four-Pin SPI Modo Maestro de 4-pin modo maestro, STE se utiliza para evitar conflictos con otro maestro. El maestro funciona normalmente cuando STE es alta. Cuando STE es baja: • UCLK SIMO y se establece en las entradas y ya no la unidad de bus • El bit de error FE indica una comunicación violación a la integridad de ser manipulados por el usuario una señal baja STE no restablece el módulo USART. La STE señal de entrada no se usa en 3-pin modo maestro. 19.2.3 Modo esclavo La Figura 19-3 muestra la USART como un esclavo en tanto 3 y 4 pines configuraciones. UCLK se utiliza como entrada para el SPI reloj y debe ser suministrado por el maestro externo. La tasa de transferencia de datos es determinado por el reloj, no por el generador de velocidad de transmisión interna. Los datos escritos en UxTXBUF y se trasladó a la TX registro de desplazamiento antes del inicio de UCLK es transmitido a SOMI. Los datos de SIMO se cambia en el modo de recepción registro de desplazamiento en el borde opuesto de UCLK y se trasladó a UxRXBUF cuando el número de conjunto de bits recibidos. Cuando los datos se trasladan de la RX a UxRXBUF registro de desplazamiento, la bandera de interrupción URXIFGx se establece, lo que indica que los datos se han recibido. El error de desbordamiento poco, OE, es decir, cuando la recibió anteriormente no se leen los datos desde antes de que la nueva UxRXBUF los datos se mueven a UxRXBUF. Interfaz de periféricos 500 USART, SPI Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo SPI MAESTRO ESCLAVO SIMO SIMO SPI recibe influencia UxTXBUF Transmit Buffer Búfer de recepción UxRXBUF Px.x STE STE Puerto SS.x Datos SOMI SOMI DSR Registro de desplazamiento de Registro de desplazamiento Recibir Registro de desplazamiento MSB LSB MSB LSB MSB LSB SCLK UCLK COMÚN MSP430 SPI USART Figura 19-3. USART Esclavo y maestro externo 19.2.3.1 Four-Pin SPI Modo esclavo en 4-pin modo esclavo, STE es usado por el esclavo para permitir la transmisión y recepción de operaciones y es proporcionado por el SPI master. Cuando STE es baja, el receptor funciona con normalidad. Cuando STE es elevado: • Cualquier operación de recepción de SIMO es detenido • SOMI es el sentido de entrada una señal alta STE no se restablecerá el módulo USART. La STE señal de entrada no se usa en 3-pin modo esclavo. 19.2.4 El SPI SPI permiten transmitir/recibir USPIEx bit de habilitación activa o desactiva la USART en modo SPI. Cuando USPIEx = 0, la USART deja de funcionar después de la transferencia de corriente se completa, o inmediatamente si no se activa. LA PUC o SWRST poco desactiva la USART inmediatamente y cualquier transferencia activa ha terminado. 19.2.4.1 Transmitir Cuando USPIEx = 0, cualquier otra escritura de UxTXBUF no transmitir. Los datos escritos en UxTXBUF comenzar a transmitir cuando USPIEx = 1 y el BRCLK fuente está activa. La Figura 19-4 y la Figura 19-5 muestra el estado de activación de esquemas eléctricos. USPIEx = 0 No Los datos escritos en Memoria de transferencia no completado USPIEx = 1, USPIEx = 1 Los datos escritos en estado de inactividad Búfer de transmisión Transmisión (Transmisor de interrumpir la transmisión Desactivar activado) Activa las Condiciones USPIEx = 0 caracteres SWRST USPIEx = 1 transmite PUC USPIEx = 0 y la última influencia USPIEx = 0 Entrada Se Transmite Figura 19-4. Maestro Diagrama de estado permiten transmitir SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, modo SPI 501 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo SPI www.ti.com USPIEx = 0 No en el Reloj UCLK No completado USPIEx = 1 Estado de inactividad USPIEx = 1 Transmitir (Transmisor de interrumpir la transmisión Desactivar Condiciones) Reloj externo activo USPIEx = 0 Carácter presente SWRST USPIEx = 1 transmite PUC USPIEx = 0 Figura 19-5. Esclavo permiten transmitir recibir 19.2.4.2 Diagrama de estado que el SPI recibir diagramas de estado que se muestran en la Figura 19-6 y la Figura 19-7. Cuando USPIEx

= 0, UCLK está deshabilitado el cambio los datos en la RX registro de desplazamiento. USPIEx = 0 No Los datos escritos en UxTXBUF No completado USPIEx = 1 Estado de inactividad Recibir USPIEx = 1 Manija del Receptor (Receptor recoge Desactivar Condiciones) Datos carácter escrito USPIEx UxTXBUF = 0 Carácter SWRST recibido PUC USPIEx USPIEx = 1 = 0 Figura 19-6. SPI Master Receive-Enable USPIEx Diagrama de estado = 0 No en el Reloj UCLK No completado USPIEx = 1 Estado de inactividad Recibir USPIEx = 1 Manija del receptor (Recibir Recopila Desactivar Condiciones) Reloj Externo USPIEx = 0 carácter carácter presente SWRST USPIEx = 1 recibió PUC USPIEx = 0 Figura 19-7. SPI Esclavo Receive-Enable Serie 19.2.5 Diagrama de estado Control de Reloj UCLK proporcionada por el maestro en el bus SPI. Cuando MM = 1, BITCLK es proporcionada por la USART generador de velocidad de transmisión en el UCLK pin como se muestra en la Figura 19-8. Cuando MM = 0, la USART reloj se encuentra en el UCLK pin por el maestro y el generador de velocidad de transmisión y no se utiliza la SSELx bits son "don't care". El SPI receptor y el transmisor funciona en paralelo y utilizar la misma fuente de reloj para la transferencia de datos. Interfaz de periféricos 502 USART, SPI Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo SPI AGRADECEZCO SSEL0 N1 = 215... 28 27... 20 SP_NEW1 SP_NEW0 UCLKI ACLK 00 8 8 01 16 !BRCLK contador de bits R SMCLK SMCLK 10 11 Q15 ... ... ... ... ... ... ... .. Q0 Comparar (0 o 1) Alternar BITCLK Datos Modulación FF R R Registro de desplazamiento (LSB primero) mX m7 m0 8 bits UxMCTL Inicio Figura 19-8. SPI Generador de velocidad el valor de 16 bits de SP_NEW0+SP_NEW1 es el factor de división de la USART fuente de reloj, BRCLK. La velocidad de transmisión máxima que se puede generar de modo maestro está BRCLK/2. La velocidad de transmisión máxima que se puede generar de modo esclavo es BRCLK El modulador en la USART generador de velocidad de transmisión no se usa para modo SPI y se recomienda establecer a 000h. La UCLK frecuencia está dada por: BRCLK Velocidad en baudios = con SP_NEW= [UxBR1, SP_NEW0] SP_NEW 19.2.5.1 Serie Polaridad Reloj y Fase la polaridad y la fase de UCLK se configurar de forma independiente a través del CKPL CKPH y bits de control de la USART. Calendario de cada caso se muestra en la Figura 199. Ciclo# 1 2 3 4 5 6 7 8 0 0 CKPH CKPL UCLK UCLK 0 1

1 0 1 1 UCLK UCLK STE SIMO/ 0 X MSB LSB SOMI SIMO con 1 MSB LSB de SOMI UxTXBUF datos TX RX ha sacado puntos de muestreo Figura 19-9. Distribución SPI USART SLAU144J-diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, modo SPI 503 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART operación: Modo SPI SPI www.ti.com 19.2.6 interrumpe la USART tiene un vector de interrupción de la transmisión y un vector de interrupción para la recepción. 19.2.6.1 Operación SPI Interrupciones de Transmisión UTXIFGx La bandera de interrupción es establecido por el transmisor UxTXBUF para indicar que está listo para aceptar otro carácter. Una petición de interrupción se genera si UTXIEx GIE y también se establecen. UTXIFGx se restablece automáticamente si la petición de interrupción se repara o si un personaje está escrito a UxTXBUF. UTXIFGx se establece después PUC o cuando SWRST = 1. UTXIEx se restablecerá después de PUC o cuando SWRST = 1. La operación se muestra la Figura 19-10. UTXIEx Q SYNC = 1 Claro PUC o interrumpir el servicio solicitado SWRST UTXIFGx VCC D Q personaje Mueve De SWRST Buffer de Registro de desplazamiento se trasladó a Borrar Datos SCI IRQA UxTXBUF Figura 19-10. Interrupciones de Transmisión Nota de operación: por escrito a UxTXBUF en modo SPI datos escritos en UxTXBUF cuando UTXIFGx USPIEx = 0 y = 1 puede resultar en transmisión de datos erróneos. Interfaz de periféricos 504 USART, SPI Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART operación: Modo SPI SPI Interrupción de Recepción 19.2.6.2 Operación URXIFGx La bandera de interrupción se establece cada vez que un personaje es recibido y cargado en UxRXBUF como se muestra en la Figura 19-11 y la Figura 19-12. Una petición de interrupción se genera si URXIEx GIE y también se establecen. URXIEx URXIFGx y se restablecen por un restablecimiento del sistema PUC SWRST señal o cuando = 1. URXIFGx se restablece automáticamente si la interrupción pendiente o cuando se sirve UxRXBUF es leer.

Bit de arranque válido SINCRONIZACIÓN URXS SYNC = 1 receptor recoge personaje de URXD URXSE ! Claro URXIEx interrumpir el servicio solicitado PEFE BRK URXEIE (S) URXIFGx URXWIE RXWAKE SWRST claro carácter recibido PUC UxRXBUF URXSE Leer SCI IRQA Figura 19-11. Interrupción de Recepción SWRST Operación = 1 Espere a la siguiente URXIFGx URXIEx Inicio = 0 = 0 = 1 Recibir SWRST Carácter USPIEx USPIEx = 0 = 0 PUC Interrupción de Recepción USPIEx USPIEx = 1 = 1 y el carácter Servicio comenzó, URXIFGx = 1 finalizado URXIEx = 1 y = 0 GIE GIE = 1 y 0 = URXIFGx Prioridad Prioridad También válido GIE = 0 bajo la figura 19-12. Interrupción de Recepción Diagrama de estado SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral Interface, modo SPI 505 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo SPI www.ti.com 19,3 USART Registros: Modo SPI Tabla 19-1 muestra una lista de los registros de todos los dispositivos que implementan un módulo USART. Tabla 19-2 sólo se aplica a los dispositivos con un segundo módulo USART, USART1. Tabla 19-1. USART0 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial USART registro de control U0CTL Lectura/escritura 070h 001h con PUC Transmitir registro de control U0TCTL Lectura/escritura 071h 001h con PUC recibir registro de control U0RCTL Lectura/escritura 072h 000h, con control de Modulación PUC registro U0MCTL Lectura/escritura 073h sin registro de control de velocidad en baudios 0 U0BR0 Lectura/escritura 074h sin cambios de velocidad en baudios 1 registro de control U0BR1 Lectura/escritura 075h registro sin búfer de recepción U0RXBUF Leer 076h sin búfer de transmisión registro U0TXBUF Lectura/escritura FR 077h sin habilitación del módulo registro 1 ME1 Lectura/escritura 004h 000h con PUC SFR enable interrupción registro 1 IE1 Lectura/escritura 000h 000h con PUC SFR registro bandera de interrupción 1 IFG1 Lectura/escritura 002h 082h con PUC Tabla 19-2. USART1 Control y Registros del Estado corto formulario Registro Tipo de registro Dirección Estado inicial USART registro de control U1CTL Lectura/escritura 078h 001h con PUC Transmitir registro de control U1TCTL Lectura/escritura 079h 001h con PUC recibir registro de control U1RCTL Lectura/escritura 07Ah 000h, con control de Modulación PUC registro U1MCTL Lectura/escritura 07Bh sin cambios de velocidad en baudios 0 registro de control U1BR0 read/write 07Ch sin cambios de velocidad en baudios 1 registro de control U1BR1 read/write 07Dh búfer de recepción sin registro U1RXBUF Leer 07Eh Cambiado Transmit buffer register U1TXBUF Lectura/escritura 07Fh ha cambiado

SFR habilitación del módulo registro 2 ME2 Lectura/escritura 005h 000h con PUC SFR enable interrupción registro 2 IE2 de lectura/escritura 001h 000h con PUC FR registro bandera de interrupción 2 IFG2 de lectura/escritura 003h 020h con PUC NOTA: Modificación del SFR bits para evitar la modificación Bits de control para que el resto de los módulos, se recomienda establecer o borrar el iex y IFGx bits mediante BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones. Interfaz de periféricos 506 USART, SPI Modo SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Registros: Modo SPI 19.3.1 UxCTL, USART Registro de Control 7 6 5 4 3 2 1 0 Utilizar I2C CHAR ESCUCHAR SYNC MM SWRST rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits no utilizados 7-6 sin utilizar I2C Bit 5 2 I C mode enable. Este bit selecciona 2 I C o SPI cuando SYNC = 1. 0 Modo SPI 1 2I C CHAR modo 4 bits 0 longitud de caracteres 7-bit 1 datos datos de 8-bit Bit 3 ESCUCHAR escuchar. El ESCUCHAR poco selecciona el modo bucle cerrado 0 desactivado 1 habilitado. La señal de transmisión es internamente envía de regreso al receptor. SINCRONIZACIÓN 2 Bit Síncrono 0 UART habilitación del modo modo modo SPI 1 Bit 1 MM modo maestro esclavo 0 USART 1 USART es el maestro SWRST Bit 0 reset de software activar 0 Desactivado. USART restablecer lanzado para la operación. 1 Habilitado. USART lógica en estado de restablecimiento. 19.3.2 UxTCTL, USART Transmitir Registro de Control 7 6 5 4 3 2 1 0 Utilizar CKPH CKPL SSELx STC TXEPT rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 CKPH Bit 7 fase de reloj. 0 Los datos se cambian en el primer UCLK edge y capturado en el siguiente canto. 1 Los datos son capturados en el primer UCLK borde y cambiar en el siguiente canto. Bit 6 Reloj CKPL polaridad 0 seleccione el estado inactivo es baja. 1 El estado inactivo es alta. SSELx Bits 5-4 selección de la fuente. Estos bits BRCLK fuente seleccione el reloj. 00 UCLK externo (válido sólo para modo esclavo) 01 ACLK (válido para modo master sólo) 10 SMCLK (válido para modo master sólo) 11 SMCLK (válido sólo para modo maestro) sin usar bits 3-2 sin utilizar

esclavos STC 1 bits de control de transmisión. 0 4-pin modo SPI: STE activado. 1 3-pin modo SPI: STE discapacitados. Bit 0 transmisor TXEPT bandera vacía. La TXEPT pabellón no se utiliza en modo esclavo. 0 Transmisión activa y/o datos a la espera de UxTXBUF UxTXBUF y TX 1 registro de desplazamiento están vacíos SLAU144J-diciembre 2004-Revisado 2013 Julio USART Interfaz de periféricos, modo SPI 507 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo SPI www.ti.com 19.3.3 UxRCTL, USART Recibir Registro de Control 7 6 5 4 3 2 1 0 FE OE no utilizados no rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 FE 7 bits bandera error de encuadre. Este bit indica un conflicto bus cuando MM = 1 y STC = 0. FE es utilizada en modo esclavo. 0 1 No se detectó un conflicto de flanco negativo producido en STE, indicando bus 6 Bit sin usar conflicto sin usar 5 bits OE bandera error de desbordamiento. Este bit se configura cuando un personaje está transferido a UxRXBUF antes el carácter anterior. LA OE se restablece automáticamente cuando UxRXBUF es leer, cuando SWRST = 1, o se puede restablecer con software. 0 Sin error error de desbordamiento se ha producido 1 Bits no utilizados por 4-0 19.3.4 UxBR0 no utilizados, USART Registro de Control de Velocidad en baudios 0 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw 19.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1 7 6 5 4 3 2 1 0 152 142 132 122 112 102 92 82 rw rw rw rw rw rw rw rw UxBRx La velocidad en baudios de generador utiliza el contenido de {SP_NEW1+SP_NEW0} para establecer la velocidad en baudios. SPI impredecible funcionamiento ocurre si SP_NEW < 2. 19.3.6 UxMCTL, USART Control de la modulación Registro de 7 6 5 4 3 2 1 0 m7 m6 m5 m4 m3 m2 m1 m0 rw rw rw rw rw rw rw rw UxMCTLx Bits 7-0 La modulación registro de control no se utiliza de modo SPI y se debe definir a 000h. 19.3.7 UxRXBUF, USART Receive Buffer Register 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 r r r r r r r r UxRXBUFx Bits 7-0 El recibir de búfer de datos es accesible para el usuario y contiene recibió el último carácter de la recibir registro de desplazamiento. Lectura UxRXBUF restablece el OE y URXIFGx bandera. En 7bit modo de datos, UxRXBUF es LSB MSB está justificada y la siempre se restablece. Interfaz de periféricos 508 USART, SPI Modo SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com USART Registros: Modo SPI 19.3.8 UxTXBUF, USART Transmit Buffer Register 7 6 5 4 3 2 1 0 72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw UxTXBUFx Bits 7-0 La transmisión de datos buffer es accesible para el usuario actual y contiene los datos que se transmitan. Cuando caracteres de siete bits de longitud se utiliza, los datos se MSB justificada antes de ser trasladado a UxTXBUF. Los datos se transmiten MSB primero. Por escrito a UxTXBUF borra UTXIFGx. 19.3.9 MODELOS ME1, Habilitación del Módulo Registro 1 7 6 5 4 3 2 1 0 rw-0 USPIE0 Bit 7 Este bit puede ser usado por otros módulos. Ver datos específicos de cada dispositivo. USPIE0 Bit 6 USART0 SPI enable. Este bit permite el modo SPI para USART0. Módulo 0 1 módulo habilitado no habilitado estos bits 5-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 19.3.10 ME2, Habilitación del Módulo Registro 2 7 6 5 4 3 2 1 0 1 rw-0 USPIE Bits 7-5 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. USPIE1 Bit 4 USART1 SPI enable. Este bit permite el modo SPI para USART1. Módulo 0 1 módulo habilitado no habilitado estos bits 3-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 19.3.11 IE1, Interrumpir Habilitar registro 1 7 6 5 4 3 2 1 0 UTXIE0 URXIE0 rw-0 rw-0 UTXIE0 Bit 7 USART0 interrupciones de transmisión habilitar. Este bit permite al UTXIFG0 interrupción. 0 1 Interrupción Interrupción no habilitado habilitado URXIE0 Bit 6 USART0 interrupción de recepción. Este bit permite al URXIFG0 interrupción. 0 Interrumpir no habilitado 1 bits 5-0 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Periféricos de interfaz, modo SPI 509 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

USART Registros: Modo SPI www.ti.com 19.3.12 IE2, Enable Interrupción Registro 2 7 6 5 4 3 2 1 0 UTXIE1 URXIE1 rw-0 rw-0 Bits 7-6 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo.

UTXIE1 Bit 5 USART1 activar interrupciones de transmisión. Este bit permite al UTXIFG1 interrupción. 0 1 Interrupción Interrupción no habilitado habilitado URXIE1 Bit 4 USART1 interrupción de recepción. Este bit permite al URXIFG1 interrupción. 0 Interrumpir no habilitado 1 bits 3-0 permitió Interrumpir estos bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 19.3.13 IFG1, registro bandera de interrupción 1 7 6 5 4 3 2 1 0 UTXIFG0 URXIFG0 rw-1 rw-0 UTXIFG0 Bit 7 USART0 transmitir bandera de interrupción. UTXIFG0 cuando U0TXBUF está vacía. 0 Sin interrupción Interrupción pendiente pendiente 1 URXIFG0 Bit 6 USART0 recibir bandera de interrupción. URXIFG0 cuando U0RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 5-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. 19.3.14 IFG2, bandera de interrupción Registro 2 7 6 5 4 3 2 1 0 UTXIFG1 URXIFG1 rw-1 rw-0 Bits 7-6 Estos bits se pueden utilizar con otros módulos. Ver datos específicos de cada dispositivo. UTXIFG1 Bit 5 USART1 transmitir bandera de interrupción. UTXIFG1 se establece cuando U1TXBUF vacío. 0 Sin interrupción Interrupción pendiente pendiente 1 URXIFG1 Bit 4 USART1 recibe bandera de interrupción. URXIFG1 se establece cuando U1RXBUF ha recibido un carácter completo. 0 Sin interrupción Interrupción pendiente pendiente 1 bits 3-0 bits pueden ser utilizados por otros módulos. Ver datos específicos de cada dispositivo. Interfaz de periféricos 510 USART, SPI Modo SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 20 SLAU144J-diciembre 2004-Revisado 2013 Julio OA La OA es un amplificador operacional general. Este capítulo describe la OA. Dos módulos de OA están implementadas en el MSP430x22x4 dispositivos. Tema ... ... ... . OA 20,1 Página Introducción ... ... ... ... ... ... ... OA 512 20,2 Funcionamiento ... ... ... ... ... ... ... . OA 513 20,3 registros ... ... ... ... ... .. 520 SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 511 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

OA www.ti.com 20,1 Introducción Introducción La OA OA amplificadores operacionales apoyo de acondicionamiento de señal analógica antes de conversión analógica-digital. Características de la OA incluyen: • alimentación simple, de bajo funcionamiento actual • salida rail-torail • programable tiempo de estabilización vs. consumo de energía • Software configuraciones disponibles • seleccionable por software comentarios escalera de resistencias en el PGA implementaciones NOTA: varios módulos de OA Algunos dispositivos pueden integrar más de un OA módulo. Si hay más de un OA está presente en un dispositivo, los múltiples módulos de OA funcione de manera idéntica. A lo largo de este capítulo, aparece como nomenclatura OAxCTL0 para describir nombres de registro. Cuando esto ocurre, la x se utiliza para indicar que OA módulo se está discutiendo. En los casos donde la operación es idéntica, el registro sólo se hace alusión a OAxCTL0. El diagrama de bloques de la OA módulo se muestra en la Figura 20-1. OA 512 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Operación OAPx OA = 3 OAxI OAPx0 00 OAFCx = 6 OA0I1 = 3 01 OANx OAxIA 10 0 OAPMx OA1TOCA (OA0) OAxIB 11 OA2TAP (OA1) 1 OA0TOCA (OA2) + OA2OUT (OA0) 0 Oax OA0 (OA1) 1 OA1 (OA2) ! OAFCx = 6 = 5 OANx OAFCx OANEXT OAxI0 00 1 A1 (OA0) OAxI1 01 000 A3 (OA1) OAxIA 10 A5 (OA2) 001 11 OAxIB OAFCx OAxRBOTTOM otro A1/OA0O A3/OA1O 3 A5/OA2O OARRIP 000 A12 (OA0) A13 (OA1) 001 OAFBRx GRUPO A14 (OA2) 010 3 0 1 A12/OA0S OAxRTOP 011 1 0 A13/OA1S 000 100 4R A14/OA2O 101 001 4R matriz de conmutación Recepción OAxOUT OA1R (OA0) 110 010 FONDO OA2R (OA1) 111 2R PARTE INFERIOR OA0R (OA2) 011 final 2R OAxTAP 3 100 2 000 R 101 R 110 OAADCx OAFCx = 0 001 111 R 010 R 011 OAFBRx OAxRBOTTOM > 0 100 101 1 110 OANx OAxI OAxI0 00 111 1 01 10 OAxIA OAxFB OA2OUT (OA0) 11 OA0 (OA1) OA1 (OA2) Figura 20-1. Diagrama de bloque 20,2 OA OA OA La Operación módulo está configurado con software de usuario. La configuración y el funcionamiento de la OA se discute en las secciones siguientes. SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 513 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

OA Operación www.ti.com 20.2.1 Amplificador OA La OA es una configurable, de baja intensidad, salida rail-to-rail amplificador operacional. Puede configurarse como un amplificador inversor, o un amplificador no inversor, o puede ser combinada con otros módulos de OA en amplificadores diferenciales. La salida velocidad de ascenso/descenso de la OA se puede configurar para optimizar tiempo de asentamiento vs consumo de energía con el OAPMx bits. Cuando OAPMx = 00 de la OA está apagado y la salida es de alta impedancia. Cuando OAPMx > 0, la OA es. Ver el dispositivo específico de hoja de datos de los parámetros. OA 20.2.2 Entrada configurable El OA ha selección de la entrada. Las señales de los + y entradas han sido seleccionados individualmente con el OANx y OAPx bits y puede ser seleccionado como señales externas o señales internas. OAxI OAxI0 y1 son las señales externas de cada módulo OA. OA0I1 proporciona una no-entrada de inversión que unida internamente para todos módulos de OA. OAxIB OAxIA y proporcionar insumos dependientes del dispositivo. Ver hoja de datos del dispositivo para las conexiones de señal. Cuando la entrada de inversión externa no es necesaria para un modo, establecer el bit OANEXT interna hace que la entrada de inversión externa disponible. OA 20.2.3 Salida de Enrutamiento y Comentarios El OA ha salida configurable selección controlada por el OAADCx OAFCx bits y las puntas. Las señales de salida se pueden enrutar a entradas ADC A12 (OA0), A13 (OA1), o A14 (OA2) internamente, o puede ser dirigido a estas entradas ADC externos y sus patas. Las señales de salida también puede dirigirse a entradas ADC A1 (OA0), A3 (OA1), o A5 (OA2) y el pin externo correspondiente. La OA salida también se conecta a un interno Rescalera con el OAFCx bits. El R-escalera toque es seleccionado con el OAFBRx bits para proporcionar funcionalidad amplificador de ganancia programable. Tabla 20-1 muestra la OA de salida las configuraciones de enrutamiento y la retroalimentación. Cuando OAFCx = 0 la OA se encuentra en modo de propósito general y de la información se logra externamente en el dispositivo. Cuando OAFCx > 0 y cuando OAADCx = 00 o el 11, la salida de la OA se almacenan de manera interna en el dispositivo. Cuando OAFCx OAADCx > 0 y = 01 o 10, la OA salida se dirige tanto a nivel interno como externo. Tabla 20-1. Configuraciones de salida OA OA OAFCx OAADCx Producción y enrutamiento Comentarios = 0 x0 OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3 o A5. = 0 X1 OAxOUT externa conectada a los pasadores y entrada de ADC A12, A13, A14. > 0 00 OAxOUT utilizado sólo para enrutamiento interno. > 0 OAxOUT 01 pines externo conectado a entrada de ADC y A12, A13, A14. > 0 OAxOUT 10 pines externo conectado a entrada de ADC y A1, A3 o A5. OAxOUT conectado internamente a entrada de ADC A12, A13 o A14. De A12, A13, A14 o pin > 11 conexiones 0 están desconectados de la ADC. 20.2.4 OA Las configuraciones que

los OA se pueden configurar para diferentes funciones del amplificador con el OAFCx bits como se indican en la Tabla 20-2. Tabla 20-2. OA OA OAFCx Selección de modo 000 Modo de propósito general 001 opamp que Unidad de búfer de ganancia de tres opamp que amplificador diferencial 010 Unidad búfer de ganancia 100 011 Comparación de no invertir en Cascada 101 PGA amplificador no inversor amplificador 110 PGA PGA amplificador inversor amplificador diferencial 514 111 OA SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com OA Operación 20.2.4.1 Objetivo General Opamp que Modo de resistencia los comentarios la escalera está aislado de la Oax y el OAxCTL0 bits definir el recorrido de la señal. El Oax las entradas se seleccionan con la OAPx y OANx bits. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. 20.2.4.2 Modo de Ganancia Unidad de Amplificador diferencial en este modo la salida de la Oax está conectado a la entrada de inversión de Oax proporcionando un búfer de ganancia unidad. La no entrada de inversión es seleccionada por el OAPx bits. La conexión externa para la entrada de inversión está inhabilitado y el OANx bits son que no te preocupes. La salida de la Oax también se envía a través de la resistencia como parte de la escalera de tres opamp que amplificador diferencial. Este modo sólo es para la construcción de los tres- opamp que amplificador diferencial. 20.2.4.3 Modo de Ganancia Unidad En este modo la salida de la Oax está conectado a la entrada de inversión de Oax proporcionando un búfer de ganancia unidad. La no entrada de inversión es seleccionada por el OAPx bits. La conexión externa para la entrada de inversión está inhabilitado y el OANx bits son que no te preocupes. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. 20.2.4.4 Modo comparador En este modo la salida de la Oax es aislado de la resistencia la escalera. RLA PARTE SUPERIOR está conectado a la conexión de la resistencia y la escalera AVSS OAxTAP RBOTTOM se conecta una señal está conectado al grupo cuando OARRIP = 0. Cuando OARRIP = 1, es a la inversa. RLA PARTE SUPERIOR está conectado al grupo y RBOTTOM está conectado a AVSS. A la entrada de inversión de la Oax proporcionar un comparador con una tensión umbral programable seleccionada por el OAFBRx bits. La no entrada de inversión es seleccionada por el OAPx bits. La histéresis puede ser añadido por una retroalimentación positiva resistencia externa. La conexión externa para la entrada de inversión está inhabilitado y el OANx bits son que no te preocupes. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. 20.2.4.5 Modo no inversor PGA en este modo la salida de la Oax está conectado a la señal está conectado a la entrada de inversión de la RLA PARTE SUPERIOR y RBOTTOM está conectado a AVSS. La OAxTAP Oax de configuración del amplificador inversor con una ganancia programable [ 1+OAxTAP relación]. La OAxTAP selecciona el índice OAFBRx bits. Si el OAFBRx bits = 0, la ganancia es la unidad. La no entrada de inversión es

seleccionada por el OAPx bits. La conexión externa para la entrada de inversión está inhabilitado y el OANx bits son que no te preocupes. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. 20.2.4.6 En cascada Controlaror PGA Este modo permite enrutamiento interno de la OA las señales para conectar en cascada dos o tres OA en modo no inversor. En este modo, la no entrada de inversión de Oax está conectado a OA2OUT (OA0), OA0 (OA1), u OA1 (OA2) cuando OAPx = 11. El Oax salidas están conectadas a la ADC como canal de entrada seleccionado por el OAxCTL0 bits. 20.2.4.7 Inversión Modo PGA en este modo, la salida de la Oax está conectado y multiplexor que permite multiplexar el OAxI0, OAxI1, OAxIA, o el RLA PARTE SUPERIOR RBOTTOM de salida está conectado a un analógico uno de los restantes Oea, seleccionado con el OANx bits. La OAxTAP señal está conectada a la entrada de inversión de la Oax proporcionando un amplificador inversor con una ganancia de -OAxTAP relación. La OAxTAP selecciona el índice OAFBRx bits. La no entrada de inversión está seleccionada de la OAPx bits. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 515 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

OA Operación www.ti.com NOTA: Utilizando Oax comentarios negativos al mismo tiempo como entrada de ADC cuando el pasador conectado a la entrada del negativo multiplexor se utiliza también como un aporte a la ADC, errores de conversión de hasta 5 mV puede ser observada debido a caídas de tensión cableado interno. 20.2.4.8 Amplificador diferencial Este modo permite enrutamiento interno de la OA las señales de dos opamp que o tres opamp que amplificador de instrumentación. La Figura 20-2 muestra un opamp que configuración de OA0 y OA1. En este modo, la salida de la Oax está conectado a RLA PARTE SUPERIOR mediante el enrutamiento ajeno a través de otro Oax en la inversión modo PGA. RBOTTOM es un búfer de ganancia unidad. Este tampón se combina con uno o dos restantes Oax para formar el amplificador diferencial. El Oax salida está conectada al canal de entrada ADC según lo seleccionado por el OAxCTL0 bits. La Figura 20-2 muestra un ejemplo de un opamp que amplificador diferencial con OA0 y OA1. Los valores del registro de control y se muestran en la Tabla 20-3. La ganancia del amplificador es seleccionada por el OAFBRx bits de OA1 y se muestra en la Tabla 20-4. El Oax las interconexiones se muestran en la Figura 20-3. Tabla 20-3. Control del amplificador diferencial Two-Opamp Registro Registro Ajustes (binario) OA0CTL0 xx xx xx 0 0 OA0CTL1 000 111 0 x0 OA1CTL 11 xx xx x x OA1CTL1 xxx 110 0 x Tabla 20-4. Ganancia del amplificador diferencial Two-Opamp OA1 OAFBRx ganar 000 0 001 1 011 010 1/3 2/3 1 100 3 101 4 110 7 111 1/3 15

V2 + OA1 ! (V2 ! V1) × R2 V1 + Vdiff = R1 OA0 ! R1 R2 Figura 20-2. Amplificador diferencial Two-Opamp OA 516 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com OAxI OAPx0 00 OA0I1 01 10 OAxIA OAxIB 11 0 1 OAxI OAPx0 00 OA0I1 01 10 0 OAxIA OAPMx OAxIB 11 1 + 0 OA0 1 ! 000 000 001 001 010 otra cosa OAxRTOP 011 000 100 101 001 110 010 111 011 100 101 110 111 00 01 10 11 Figura 20-3. OA Funcionamiento Diferencial Two-Opamp OAPMx 0 1 + OA1 ! 000 001 000 001 otra OAFBRx OAxRTOP 010 3 011 000 100 101 001 4R 4R 110 010 111 011 2R 2 2R OAADCx 3 100 000 R 101 R 110 R 001 R 011 010 111 100 101 110 111 Amplificador OAxFB Oax Interconexiones SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated 517 OA

OA Operación www.ti.com La Figura 20-4 muestra un ejemplo de un tres-opamp que amplificador diferencial con OA0, OA1 y OA2 (Tres opamps no están disponibles en todos los dispositivos. Ver datos específicos de cada dispositivo hoja de aplicación. ). Configuración del registro de control se muestran en la Tabla 20-5. La ganancia del amplificador es seleccionada por el OAFBRx bits de OA0 y OA2. La configuración de los OAFBRx OA0 y OA2 deben ser iguales. Los ajustes de ganancia se muestran en la Tabla 20-6. El Oax las interconexiones se muestran en la Figura 20-5. Tabla 20-5. Control del amplificador diferencial Three-Opamp Registro Registro Ajustes (binario) OA0CTL0 xx xx xx 0 0 OA0CTL1 xxx 001 0 x OA1CTL0 xx xx xx 0 0 OA1CTL1 000 111 0 x OA2CTL0 11 11 xx x x OA2CTL1 xxx 110 0 x

Tabla 20-6. Ganancia del amplificador diferencial Three-Opamp OA0/OA2 OAFBRx ganar 000 0 001 1 011 010 1/3 2/3 1 100 3 101 4 110 7 111 1/3 15 V2 + R1 R2 OA0 ! + OA2 ! (V2 ! V1) × Vdiff R2 = V1 + R1 OA1 ! R1 R2 Figura 20-4. Amplificador diferencial Three-Opamp OA 518 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com OAxI OAPx0 00 OA0I1 01 10 OAxIA 0 + OA Operación OAPMx OAxIB 11 OAFBRx 1 000 0 001 ! OA0 1 010 3 000 011 001 000 100 001 otra cosa 4R 4R 101 110 010 111 011 2R 2R 100 R 101 R 000 R 010 110 001 111 011 100 101 R 110 00 111 OAxI OAPx0 00 01 OA0I1 10 01 10 11 OAxIA OAxIB 11 000 0 001 1 0 010 1 OAxRTOP 011 000 100 101 001 + 000 OA1 OAPMx 0 OA0TOCA (OA2) + 1 OA2 ! OAFBRx 000 000 3 001 010 001 011 otra OAxRTOP 000 4R 100 001 101 010 110 4R 2R 2R 111 011 101 000 100 R 110 R 001 R 010 R 100 111 011 101 110 2 111 OAADCx OAxFB OAPMx 110 010 001 ! 111 011 100 101 110 otra 111 Figura 20-5. Amplificador diferencial Three-Opamp Oax Interconexiones SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar la documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated 519 OA

OA OA 20,3 www.ti.com Registros Registros registros La OA se indican en la Tabla 20-7. Tabla 20-7. OA Registros Registro Formulario Registro Dirección de tipo OA0 Estado inicial registro de control 0 OA0CTL0 read/write 0C0h Restablecer con POR OA0 registro de control 1 OA0CTL1 read/write 0C1h Restablecer con POR OA1 registro de control 0 OA1CTL0 read/write 0C2h Restablecer con POR OA1 registro de control 1 OA1CTL1 read/write 0C3h Restablecer con POR OA2 registro de control 0 OA2CTL0 read/write 0C4h Restablecer con POR OA2 control registro 1 OA2CTL1 read/write 0C5h Restablecer con POR 520 OA SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com OA 20.3.1 Registros OAxCTL0, Opamp que Registro de Control 0 7 6 5 4 3 2 1 0 OANx OAPx OAPMx OAADCx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 OANx Bits 7-6 Invertir selección de entrada. Estos bits seleccione la señal de entrada para el OA. 00 OAxI0 01 10 OAxIA OAxI1 (véase el dispositivo de hoja de datos específicos de señal conectado) 11 OAxIB (véase el dispositivo específico de señal) OAPx Bits 5-4 No seleccionar. Estos bits seleccione la señal de entrada para el OA no entrada de inversión. 00 OAxI0 01 OA0I1 10 OAxIA (véase el dispositivo específico de señal) 11 OAxIB (véase el dispositivo específico para señal conectada) OAPMx Bits 3-2 velocidad de rotación. Estos bits seleccione la velocidad de ascenso/descenso frente al consumo de corriente para la OA. 00, Salida 01 Z alta media baja 10 11 Bits 1-0 Rápido OAADCx OA selección de salida. Estos bits, junto con el OAFCx bits, controlar el encaminamiento de la Oax salida cuando OAPMx > 0. Cuando OAFCx = 0:00 OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3, A5 o 01 OAxOUT externo conectado a los pasadores y entrada de ADC A12, A13, A14 o 10 OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3, A5 o OAxOUT 11 pines externo conectado a entrada de ADC y A12, A13, A14 o cuando OAFCx > 0:00 OAxOUT para enrutamiento interno OAxOUT sólo 01 pines externo conectado a entrada de ADC y A12, A13, A14 o 10 OAxOUT externa conectada a los pasadores y entrada de ADC A1, A3, A5 o 11 OAxOUT conectado internamente a entrada de ADC A12, A13 o A14. De A12, A13, A14 o las conexiones de las patillas están desconectados de la ADC. SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 521 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

OA 20.3.2 Registros www.ti.com OAxCTL1, Opamp que Registro de Control 1 7 6 5 4 3 2 1 0 OAFBRx OAFCx OANEXT OARRIP rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-5 Oax OAFBRx resistencia comentarios seleccionar 000 toca 0 - 0R/ 16R 001 (1 - 4R/ 12R 010 toca 2 - 8R/ 8R 011 toca 3 10R/ 6R 100 toca 4 - 12R/ 4R 101 toca 5 - 13R/ 3R 110 toca 6 - 14R/ 2R 111 toca 7 - 15R/ 1R OAFCx Bits 4-2 Oax control de función. Este bit selecciona la función de Oax 000 001 opamp que propósito General Unidad de búfer de ganancia de tres opamp que amplificador diferencial 010 Unidad búfer de ganancia 100 011 Comparación de no invertir en Cascada PGA 101 amplificador no inversor amplificador 110 PGA PGA amplificador inversor amplificador diferencial OANEXT 111 Bit 1 Oax entrada de inversión exterior. Este bit, si se establece, se conecta el inversor Oax entrada externa para el pin cuando el resistencia integrada se utiliza la red. 0 Oax entrada de inversión exterior no disponible 1 Oax entrada de inversión externa disponible OARRIP Oax 0 bits conexión de resistencia inversa en modo comparador 0 RLA PARTE SUPERIOR está conectado a RBOTTOM AVSS y está conectado al grupo cuando OAFCx = 3 1 RLA PARTE SUPERIOR está conectado al grupo y RBOTTOM está conectado a AVSS cuando OAFCx = 3. OA 522 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 21 SLAU144J-diciembre 2004-Revisado 2013 Julio Comparator_A+ Comparator_A+ es un comparador de tensión analógica. Este capítulo describe el funcionamiento del Comparator_A+ de la familia 2xx. Tema ... ... ... . 21,1 Comparator_A+ Página Introducción ... ... ... ... ... ... ... .. 524 21.2 Comparator_A+ Operación ... ... ... ... ... ... 21,3 525 Registros Comparator_A+ ... ... ... ... ... ... 530 SLAU144J entre diciembre de 2004 y revisada 2013 Julio Comparator_A+ 523 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Comparator_A+ Introducción www.ti.com 21,1 Comparator_A+ Introducción

La Comparator_A+ módulo admite precisión pendiente conversión analógica a digital, tensión de alimentación supervisión y control externo de las señales analógicas. Características de Comparator_A+ incluyen: • Inversión y no inversión • multiplexor terminal de entrada seleccionable por software RC-filtro para la comparación de salida • Salida de entrada captura Timer_A • Software de control del puerto de entrada de interrupción • • tensión de referencia seleccionable • generador generador Comparador y referencia se puede apagar el multiplexor de entrada • Comparator_A+ diagrama de bloques se muestra en la Figura 21-1. P2CA4 P2CA0 00 VCC 0V CA0 CA1 10 01 1 0 CANON SE CAEX CA2 11 0 CAF 1 ICC1B CASHORT ++ 0 0 ! ! 1 1 CAOUT 000 001 0 1 CA1 CA2 010 Set_CAIFG Tau ~ 2.0ns CA3 CA4 011 100 0V CA5 101 CA6 CA7 110 111 1 0 CAREFx P2CA3 P2CA2 P2CA1 CARSEL 0,5 xVCC CAREF ofrecieron 0000 V 0 1 0101 1010 1111 0,25 xVCC D G S Figura 21-1. Diagrama de bloques Comparator_A+ NOTA: MSP430G2210: Los canales 2, 5, 6 y 7 están disponibles. Otros canales no debe ser habilitado. 524 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Comparator_A+ funcionamiento 21,2 Comparator_A+ La Operación módulo Comparator_A+ está configurado con software de usuario. La configuración y el funcionamiento del Comparator_A+ está explicado en las siguientes secciones. 21.2.1 La administración pública utilizada en la comparación se compara la tensión analógica en el + y - terminales de entrada. Si el terminal + es más positivo que el terminal, la comparación CAOUT salida es alta. La comparación se puede encender o apagar con bit de control CANON SE. La comparación debe ser apagado cuando no está en uso para reducir el consumo de corriente. Cuando la comparación es apagado, el CAOUT siempre es baja. 21.2.2 La Entrada analógica entrada analógica Interruptores interruptores conectar o desconectar los dos terminales de entrada comparación de patillas del puerto con el P2Cax bits. Comparación tanto entradas de terminal pueden ser controlados en forma individual. La P2Cax bits permiten:

• La aplicación de una señal externa a los terminales + y - de la comparación • El enrutamiento de una tensión de referencia interna de un puerto de salida pin Internamente, el interruptor de entrada se construye como un T-switch para suprimir la distorsión en la ruta de la señal. NOTA: Conexión de entrada utilizada cuando la comparación, los terminales de entrada debe estar conectado a una señal, potencia, o en el suelo. De lo contrario, los niveles flotante puede causar interrupciones inesperadas y aumento del consumo corriente. NOTA: MSP430G2210: comparación los canales 0, 1, 3 y 4 se aplican pero no está disponible en el pin del dispositivo. Para evitar entradas flotantes, estos insumos comparación no debe ser habilitado. La CAEX poco controla la entrada multiplexor, intercambiar que las señales de entrada están conectadas a la base de comparación terminales + y -. Además, cuando la comparación se intercambian los terminales, la señal de salida del comparador se invierte. Esta opción permite que el usuario determine o para compensar la tensión de offset de entrada utilizada. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Comparator_A+ 525 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Comparator_A+ Operación www.ti.com 21.2.3 Cortocircuito de entrada Cambiar El CASHORT poco cortos la comparator_A+ entradas. Esto se puede utilizar para construir una muestra sencilla y mantener pulsado para la comparación, como se muestra en la Figura 21-2. Muestreo Condensador, Cs CASHORT Entradas analógicas Figura 21-2. Sample-And Comparator_A+ -Mantener el tiempo de muestreo es proporcional al tamaño del condensador de entrada muestreo conmutadores en serie con el interruptor y la resistencia interna es típicamente en el (Ri), de 2 de 100 pF. El (RI) constante de tiempo, Tau, para cargar la siguiente ecuación: Tau = (CS), la resistencia de la resistencia de la fuente externa (RS). Un total de 10 k . El muestreo condensador CS debe ser mayor muestreo condensador CS se pueden calcular con el (RI + RS) x CS en función de la precisión requerida 3 a 10 Tau debe utilizarse como un tiempo de muestreo. Con 3 condensadores Tau la toma de muestras se carga a aproximadamente el 95% de las señales de entrada nivel de tensión, con 5 Tau es responsable de más del 99% y con 10 Tau muestra la tensión es suficiente para 12 bits. 21.2.4 Filtro de salida La salida del comparador puede utilizarse con o sin filtro interno. Cuando el control de la CAF se ha establecido, la salida es filtrada con un chip RC-filtro.

Cualquier comparación de salida oscila si la diferencia de tensión en los bornes de entrada es pequeño. Parásitos internos y externos y los efectos de acoplamiento y entre líneas de señal, las líneas de suministro de energía, y otras partes del sistema son responsables de este comportamiento como se muestra en la Figura 21-3. La comparación de oscilación de salida reduce la precisión y la resolución de los resultados de la comparación. Seleccionar el filtro de salida puede reducir los errores asociados a comparación de oscilación. 526 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Comparator_A+ Operación Terminal + ! Terminal de salida Comparación Comparación entradas sin filtrar en comparación CAOUT CAOUT salida filtrada en la Figura 21-3. RC-respuesta de filtro en la salida del comparador de voltaje de referencia 21.2.5 Generador generador La tensión de referencia se utiliza para generar se puede aplicar al terminal de entrada utilizada. La CAREFx bits controlar la salida VCAREF,que de la tensión generador. La CARSEL comparación poco selecciona el terminal al que se aplican a los terminales de entrada utilizada, el interno se aplica VCAREF. Si las señales externas referencia generador debe estar desactivado para reducir el consumo de corriente. La tensión de referencia generator puede generar una fracción del dispositivo de VCC o un transistor tensión de umbral fijo de ~0,55 V. 21.2.6 Comparator_A+, Deshabilitar puerto LA CAPD El Registro de entrada y salida comparación funciones son multiplexados con el asociado puerto de E/S pins, que son las puertas CMOS digitales. Cuando se aplican las señales analógicas a digitales puertas CMOS, parasitarias corriente puede fluir de VCC y GND (tierra). Este parásito se produce corriente si la tensión de entrada está cerca del nivel de transición de la puerta. La desactivación del puerto de amortiguación pin elimina la parasitosis y flujo de corriente, por lo tanto reduce el consumo de corriente. La CAPDx bits, si se establece, desactivar el pin correspondiente búferes de entrada y salida como se muestra en la Figura 21-4. Cuando consumo de corriente es crítica, cualquier pasador puerto conectado a las señales analógicas deben ser personas con discapacidad, con su CAPDx poco. Selección de una patilla de entrada a los sueldos de la administración pública federal con el multiplexor P2Cax bits desactiva automáticamente los búferes de entrada y salida para que la patilla, independientemente del estado del bit CAPDx asociados. VCC VI VO ICC ICC VI 0 VCC VCC LA CAPD.x = 1 VSS

Figura 21-4. Transferencia característica y disipación de potencia en un Inversor CMOS/Buffer NOTA: MSP430G2210:Los canales 0, 1, 3, 4 son ejecutados por no disponibles en las clavijas. Para evitar estas entradas entradas flotantes no deben utilizarse. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Comparator_A+ 527 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Comparator_A+ 21.2.7 Operación www.ti.com Comparator_A+ interrumpe una bandera de interrupción y un vector de interrupción están asociados con el Comparator_A+ como se muestra en la Figura 21-5. La bandera de interrupción CAIFG se establece en el borde de subida o caída de la base de comparación de salida, seleccionados por los CAIES poco. Si tanto el CAIE y el GIE bits son, entonces la bandera CAIFG genera una petición de interrupción. La CAIFG pabellón se restablece automáticamente cuando la petición de interrupción se repara o se puede restablecer con software. VCC CAIE CAIES IRQ, interrumpir el servicio solicitado D Q 0 1 Reset SET_CAIFG IRACC, Interrumpir RequestAccepted POR Figura 21-5. Interrupción Comparator_A+ Sistema 21.2.8 Comparator_A + utilizada para medir elementos resistivos El Comparator_A+ puede ser optimizado para medir de forma precisa mediante elementos resistivos analógico solo pendiente de conversión digital. Por ejemplo, la temperatura se puede convertir en datos digitales mediante un termistor, comparando el termistor de tiempo de descarga del condensador de resistencia de referencia como se muestra en la Figura 21-6. Una referencia resistencia Rref en comparación con Rmeas. Rref Px.x Rmeas Px.y CA0 ICC1B ++ Entradas de Captura! ! De Timer_A 0,25 xVCC Figura 21-6. Sistema de Medición de Temperatura el MSP430 recursos utilizados para calcular la temperatura detectada por Rmeas son: • digital de dos pines de E/S de carga y descarga del condensador. • I/O para fijar la salida alta (VCC) para cargar condensador, restablecer a la aprobación de la gestión. • I/O cambiado a de alta impedancia de entrada CAPDx cuando no está en uso. • Una salida los cargos y las descargas a través del condensador Rref. • Una salida Rmeas vertidos a través de capacitor. • El terminal + se conecta al terminal positivo del condensador. • El terminal está conectado a un nivel de referencia, por ejemplo x 0,25 VCC • El filtro de salida se debe utilizar para reducir al mínimo ruido de conmutación.

• CAOUT utilizado hasta la puerta Timer_A ICC1B, captura tiempo descarga del condensador. Más de un elemento resistivo puede ser medido. Elementos adicionales están conectados a CA0 con pines de E/S y se conecta a alta impedancia cuando no se mide. 528 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com El termistor medición se basa en una operación ratiométrico Comparator_A+ conversión principio. La proporción de dos veces descarga de condensadores se calcula como se muestra en la Figura 21-7. VC VCC 0.25 × VCC Fase I: Fase II: Carga y Descarga tref Figura 21-7. Distribución de Temperatura Rmeas Rref Fase III: Fase IV: Carga y Descarga tmeas t Sistemas de medición del valor del condensador debe permanecer constante durante el proceso de conversión, pero no son críticos y VCC tensión ya que cancelar en la relación: V ref. N !R × C × ln cam cam V CC = N V ref. ref !R × C × ln ref V CC N R cam cam = N R ref ref Nmeas R = R × meas ref Nref SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Comparator_A+ 529 instrumentos incorporan

Comparator_A+ registra 21,3 www.ti.com Comparator_A+ registra el Comparator_A+ registros se enumeran en la Tabla 21-1. Tabla 21-1. Registros Registro Comparator_A+ forma corta Tipo de registro Dirección Estado inicial Comparator_A registro de control+ 1 CACTL1 Lectura/escritura 059h Reset Comparator_A con POR registro de control+ 2 CACTL2 de lectura/escritura 05Ah Restablecer con POR desactivación de puertos Comparator_A+ LA CAPD Lectura/escritura 05Bh Restablecer con POR

530 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Comparator_A+ Registros 21.3.1 CACTL1, Comparator_A+ Registro de Control 1 7 6 5 4 3 2 1 0 CANON SE CAEX CARSEL CAREFx CAIE CAIES CAIFG rw- (0) rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 Bit CAEX Comparator_A+ exchange. Este bit intercambios entradas la comparación comparación e invierte el resultado. Bit 6 CARSEL Comparator_A+ referencia seleccionar. Este bit selecciona qué terminal se aplica en VCAREF. Cuando CAEX = 0:0 VCAREF se aplica a la terminal + 1 VCAREF se aplica al terminal Cuando CAEX = 1:0 VCAREF se aplica al terminal 1 VCAREF se aplica a la terminal + CAREF ofrecieron Bits 5-4 Comparator_A+ referencia. Estos bits seleccione la tensión de referencia VCAREF. 00 Referencia Interna. Una referencia externa puede ser aplicado. 01 0,25 × 0,50 × 10 VCC 11 VCC Diodo referencia CANON se ha seleccionado 3 bits Comparator_A+. Este bit se convierte en la base de comparación. Cuando la comparación está apagado, no consume corriente. Los circuitos de referencia está activado o desactivado independientemente. 0 De 1 en 2 bits CAIES Comparator_A+ interrumpir borde borde ascendente seleccione 0 1 borde de caída CAIE Comparator_A+ 1 Bit enable interrupción 0 Desactivado Activado CAIFG 1 Bit 0 La bandera de interrupción Comparator_A+ 0 1 Interrupción interrupción pendiente pendiente SLAU144J-diciembre de 2004 y revisada 2013 Julio Comparator_A+ 531 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Comparator_A+ Registros 21.3.2 www.ti.com CACTL2, Comparator_A+, Registro de Control 7 6 5 4 3 2 1 0 CASHORT P2CA4 P2CA3 P2CA2 P2CA1 P2CA0 CAF CAOUT rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r- (0) 7 Bit CASHORT cortocircuito de entrada. Este bit cortometrajes el + y - terminales de entrada. 0 Entradas 1 entradas no está en cortocircuito cortocircuito P2CA4 Bit 6 selección de entrada. Este bit junto con P2CA0 selecciona el terminal + entrada al CAEX = 0 y el terminal de entrada al CAEX = 1.

(1) P2CA3 bits 5-3 selección de entrada. Estos bits seleccione el terminal de entrada al CAEX = 0 y el terminal + entrada al CAEX = 1. P2CA2 000 sin conexión P2CA1 CA1 001 010 011 CA2 CA3 CA4 100 101 110 CA5 CA6 CA7 111 P2CA0 Bit 2 selección de entrada. Este bit, junto con P2CA4, selecciona el terminal + entrada al CAEX = 0 y el terminal de entrada al CAEX = 1. No hay conexión 01 00 CA0 10 CA1 CA2 11 Bit 1 CAF Comparator_A+ filtro de salida 0 salida Comparator_A+ no es filtrada salida 1 Comparator_A+ se filtra CAOUT Comparator_A+ 0 bits de salida. Este bit indica el valor de la comparación. Escribir este bit no tiene efecto. (1) MSP430G2210: Sólo los canales 2, 5, 6 y 7 están disponibles. Otros canales no debe estar seleccionada. 21.3.3 LA CAPD, Comparator_A+, Deshabilitar puerto Registro de 7 6 5 4 3 2 1 0 LA CAPD7 LA CAPD6 LA CAPD5 LA CAPD4 LA CAPD3 LA CAPD2 LA CAPD1 LA CAPD0 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) (1) CAPDx Comparator_A+ Bits 7-0 desactivación de puertos. Estos bits deshabilitar individualmente el búfer de entrada para las patas del puerto asociado con Comparator_A+. Por ejemplo, si CA0 es el pin P2.3, el CAPDx bits se puede utilizar para activar o desactivar individualmente cada P2.x pin buffer. LA CAPD0 deshabilita P2.0, P2.11 deshabilita la CAPD, etc. 0 El búfer de entrada está activada. El búfer de entrada 1 se desactiva. (1) MSP430G2210: Los canales 2, 5, 6 y 7 están disponibles. Otros canales no debe estar desactivado. 532 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 22 SLAU144J-diciembre 2004-Revisado ADC 2013 Julio10 El ADC10 es un módulo de alto rendimiento a 10-bit del convertidor analógico-digital. Este capítulo describe el funcionamiento del módulo ADC10 de la familia 2xx en general. Hay dispositivo con menos de ocho canales de entrada externa. Tema ... ... ... . 22,1 ADC10 Página Introducción ... ... ... ... ... ... 22,2 534 ADC10 Operación ... ... ... ... ... ... ... ... 536 ADC10 registra 22,3 ... ... ... ... ... ... ... ... 552 SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 533 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Introducción www.ti.com 22,1 ADC10 Introducción

La ADC10 módulo admite rápido, 10bits conversión analógica a digital. El módulo implementa un 10-bit SAR, muestra control select, referencia generador, transferencia de datos y control (DTC). El DTC permite ADC10 las muestras que se convierte y almacenar en cualquier parte de la memoria sin intervención de la CPU. El módulo puede ser configurado con software de usuario para dar soporte a un gran número de aplicaciones. ADC10 incluye: • Más de 200 ksps máxima tasa de conversión • monotï convertidor de 10 bits sin falta • Muestra los códigos y con periodos de muestreo programables • Conversión por software o iniciación Timer_A • seleccionable por software en el chip de generación tensión de referencia (1,5 V o 2,5 V) • seleccionable por software interno o externo de referencia • hasta ocho canales de entrada externa (doce en MSP430F22xx dispositivos) • Conversión de canales sensor de temperatura interno, VCC y referencias externas • conversión Seleccionable fuente de reloj • canal único, repetido de un canal, secuencia y secuencia repetida • conversión ADC modos básicos y de tensión de referencia se puede apagar por separado • transferencia de datos controlador de almacenamiento automático de los resultados de la conversión del diagrama de bloque de la ADC10 se muestra en la Figura 22-1. 534 ADC SLAU144J10 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Introducción VeREF+ REFBURST ADC REFOUT SREF10SR1 2_5V REFON INCHx= 0Ah 0 VREF+ 1 1 0 1.5V o 2.5V GRUPO Referencia VREF! /VeREF! GRUPO Ref_x INCHx SREF1 4 11 10 01 00 Auto CONSEQx SREF0 AVSS ADC10OSC 0000 SREF2 1 ADC 0 ADC10A10SSELx 0001 0001 0010 ADC10DIVx Muestra VR 0011. VR+ 0000 0100 0101 0101 y el divisor ACLK 10 !poco SAR 0110 espera /1... /8 1010 MCLK A0# A1# A2# A3# A4# A5# A6# A7# 0111 1000 S/H Convertir SMCLK 1111 ADC10CLK 1001 1010 1011 OCUPADO SHSx ISSH 1101 0000 1100 ENC10SC 1110 ADC SAMPCON SHI Temporizador de Ejemplo # 0 A12A13A14# # A15No 1111 0101 TA1 / 4/8/1 16/64 pulgadas Sync 1010 1111 TA0 TA2" GRUPO ADC ADC10DF10SHTx MSC INCHx= 0Bh ADC10MEM Ref_x R n Controlador Transferencia de datos RAM, Flash, cualquier otro periférico ADC10SA R 10CT AVSS ADC ADC ADC10TB10B1 # MSP430F22xx sólo los dispositivos. Canales A12-A15 están disponibles en los canales A12-A15 a11 en canal A otros dispositivos. No todos los canales están disponibles en todos los dispositivos. "TA1 de MSP430F20x2, MSP430G2x31, y MSP430G2x30 dispositivos Figura 22-1. Diagrama de bloques ADC10

SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 535 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación www.ti.com 22,2 ADC10 Funcionamiento del módulo ADC10 está configurado con software de usuario. La configuración y el funcionamiento del ADC10 se discute en las secciones siguientes. 22.2.1 10 Bits ADC ADC El Núcleo núcleo convierte una entrada analógica a la digital de 10 bits representación y almacena el resultado en la ADC10MEM registro. El núcleo utiliza dos programable/seleccionar los niveles de tensión los límites superior e inferior de la conversión. La salida digital está escala completa (VR+ y 03FFh) VR-) para definir si la señal de entrada es igual o superior a cero cuando la señal de entrada (NADC por sus siglas en inglés) señal es igual o inferior al canal de entrada y la referencia VR+, y los niveles de tensión se definen en la conversión de VR-. La memoria. Los resultados de la conversión puede ser en línea recta (VR+ y VR-) formato binario o 2s-complemento formato. La fórmula de la conversión para el ADC resultado cuando se usa el modo de pasadas rectas formato binario es: V ! V EN R! N = 1023 × ADC V ! V R+ R! El ADC10 core está configurado por dos registros de control, ADC10CTL0 y ADC10CTL1. El núcleo está habilitado con el ADC10EN bit. Con pocas excepciones, la ADC10 bits de control sólo puede ser modificado cuando ENC = 0. ENC debe ajustarse a 1 antes de que cualquier conversión puede tener lugar. 22.2.1.1 Selección de reloj La conversión ADC10CLK se utiliza tanto como la conversión y el reloj para generar el período de muestreo. El ADC10 fuente se selecciona el reloj utilizando el ADC10SSELx bits y puede ser dividida de 1 a 8 utilizando el ADC10DIVx bits. Posible ADC10CLK SMCLK fuentes, MCLK, ACLK y oscilador interno ADC10OSC . El ADC10OSC, generado internamente, se encuentra en el rango 5-MHz, sino que varía con cada uno de los dispositivos, la tensión de alimentación, y la temperatura. Ver el dispositivo de hoja de datos específica para la ADC10OSC las especificaciones. El usuario debe asegurarse de que el reloj elegido para ADC10CLK permanece activo hasta el final de la conversión. Si el reloj se retira durante una conversión, la operación no se completa, y cualquier resultado no es válido. 22.2.2 ADC10 entradas y multiplexor externo El ocho y cuatro internos las señales analógicas son seleccionados como el canal en la conversión a la entrada analógica multiplexor. El multiplexor de entrada es una rotura de tipo a fin de reducir de entrada a inyección ruido de entrada que puede ser el resultado de cambiar de canal (ver Figura 22-2). El multiplexor de entrada también es un T-switch para minimizar el acoplamiento entre los canales. Canales a los que no están seleccionados se encuentran aisladas

del A/D, y el nodo intermedio está conectado a tierra analógica (VSS) de modo que la capacitancia de desviación está conectado a tierra para ayudar a eliminar la interferencia. El ADC10 utiliza la carga método de redistribución. Cuando las entradas están internamente, la acción de conmutación puede causar oscilaciones en la señal de entrada. Estos fenómenos transitorios caries y resolver antes de causar andante conversión. R ~ 100Ohm Entrada INCHx Ax protección ESD Figura 22-2. Multiplexor analógico SLAU 536 ADC144J10 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación Puerto analógico 22.2.2.1 Selección el ADC10 insumos externos Ax, con E/S de propósito general, que son digitales CMOS gates (véase el VeREF+ ,y VREF- compartir terminales específicos del dispositivo hoja de datos). Cuando se aplican las señales analógicas a digitales puertas CMOS, parasitarias corriente puede fluir de VCC y GND (tierra). Este parásito se produce corriente si la tensión de entrada está cerca del nivel de transición de la puerta. La desactivación del puerto de amortiguación pin elimina la parasitosis y flujo de corriente, por lo tanto reduce el consumo de corriente. El ADC10AEx bits proporcionan la capacidad de deshabilitar el puerto pin búferes de entrada y salida. P2.3 ADC10 y activar ; P2.3 el MSP430F22xx dispositivo configurado para la entrada analógica BIS.B # 08h, ADC10AE0 ; dispositivos que no tienen todos los ADC10 canales de entrada externa hacha o pin de dispositivos disponibles en no deben alterar el registro de bits predeterminada VeREF+ /VREF+ y VeREF- /VREF- configuración de la no disponible los pasadores. Ver hoja de datos específicos del dispositivo. Generador de tensión de referencia 22.2.3 El ADC10 módulo contiene una referencia de tensión seleccionable con dos niveles de voltaje. Ajuste REFON = 1 permite la referencia interna. Cuando REF2_5V = 1, el número de referencia interna es de 2,5 V. Cuando REF2_5V = 0, la referencia es de 1,5 V. La tensión de referencia interna puede ser utilizada internamente (REFOUT = 0) y, cuando REFOUT = 1, en el exterior en el pin VREF+. REFOUT = 1 sólo debe utilizarse si el pin VREF+y VREF- están disponibles como los pin de los dispositivos. Referencias externas pueden ser suministrados para cuando se utilizan las referencias externas, o cuando VCC es VR+ y se utiliza como VR- a través de los terminales A4 y A3 respectivamente. referencia, el número de referencia interna puede ser apagado para ahorrar energía. Una referencia positiva externa puede ser compensada mediante ajuste SREF0 = 1 y SREF1 = 1 (sólo los dispositivos con VeREF+ permite utilizar una referencia externa con una gran resistencia interna en el costo de la VeREF+ pin). Esta área de influencia actual. Cuando REFBURST = 1 el

aumento del consumo corriente se limita a la muestra y período de conversión. Capacidad almacenamiento externo no es necesario para el ADC10 como fuente de referencia en el ADC12. 22.2.3.1 Características de baja potencia Referencia Interna El ADC10 generador interno de referencia está diseñado para aplicaciones de baja potencia. La referencia incluye una banda generador de tensión de la fuente y una influencia independiente. El consumo de corriente de cada uno de ellos es especificado por separado en el dispositivo específico de hoja de datos. Cuando REFON = 1, ambos están habilitados y cuando REFON = 0 ambos están deshabilitados. El tiempo de asentamiento cuando REFON se puede establecer es de aproximadamente 30 µs. Cuando REFON = 1, pero no hay conversión está activa, el búfer se desactiva automáticamente y automáticamente re- activar cuando sea necesario. Cuando el búfer está desactivado, no consume nada corriente. En este caso, la banda sigue siendo fuente de tensión. Cuando REFOUT = 1, el bit REFBURST controla el funcionamiento de los tampones de referencia interna. Cuando REFBURST = 0, el área de influencia está encendido de forma continua, lo que permite que el voltaje de referencia para estar presentes continuamente fuera del dispositivo. Cuando REFBURST = 1, el área de influencia se desactiva automáticamente cuando el ADC10 no se convertía activamente y se activa automáticamente cuando sea necesario. El búfer interno de referencia también tiene velocidad seleccionable y ajustes de potencia. Cuando el máximo índice de conversión es por debajo de los 50 ksps, ADC10SR = 1, se reduce el consumo de corriente de los buffer aproximadamente el 50 %. 22.2.4 Auto Apagado El ADC10 está diseñado para aplicaciones de baja potencia. Cuando el ADC10 no está activamente la conversión, el núcleo se desactiva automáticamente y se activa automáticamente cuando sea necesario. El ADC10OSC también se activa automáticamente cuando es necesario y los discapacitados cuando no es necesario. Cuando el núcleo o oscilador está desactivado, no consume nada corriente. SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 537 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 22.2.5 Operación www.ti.com muestra Distribución y Conversión una conversión analógica a digital se inicia con un borde de subida de señal de entrada muestra SHI. La fuente de SHI es seleccionado con el SHSx bits e incluye los siguientes: • El ADC10SC poco • El Timer_A Unidad de salida 1 • El Timer_A Unidad de salida 0 • Los Timer_A Unidad de salida 2 La polaridad de la fuente de la señal de SHI puede ser invertida con la ISSH poco. El SHTx bits seleccione el período de la muestra 16 o 64 ciclos ADC10CLK. El temporizador establece muestreo SAMPCON tsample alto para el de 4, 8, muestra seleccionada período después de la sincronización con ADC10CLK.Total tiempo de muestreo es más alta a baja SAMPCON transición

comienza la conversión analógica-digital, que requiere 13 tsync tsample.El ADC10CLK ciclos, tal y como se muestra en la Figura 22-3. Start Stop Iniciar la conversión Conversión muestreo El muestreo completo SHI SAMPCON 13 x ADC10CLKs tsample tconvert tsync ADC10CLK Figura 22-3. 22.2.5.1 Distribución Muestra Muestra consideraciones de oportunidad cuando SAMPCON Ax = 0 todas las entradas son de alta impedancia. Cuando SAMPCON = 1, el seleccionado de entrada Ax se puede modelar como una RC filtro de paso bajo durante el tiempo de muestreo, como se muestra en la Figura 22-4. Un MUX de resistencia de entrada en serie con tsample, el condensador de la fuente. El cargo de CI dentro de media (27 pF) es LSB de la tensión de la fuente para un correcto VS RI (2 k ) tensión condensador CI VC debe ser de 10-bits conversión. MSP430 VI = tensión de entrada en la patilla Ax RS VS = tensión de fuente externa VI RI VS RS= fuente Externa resistencia interna RI = VC MUX de resistencia de entrada CI CI = capacitancia de entrada VC = capacitancia-tensión de carga Figura 22-4. Entrada Analógica circuito equivalente la resistencia de la fuente .Las siguientes ecuaciones se puede utilizar para calcular el mínimo tiempo de muestreo para un RS y RI afectan tsample 10-bit conversion. tsample > (RS + RI) × 11 ln(2) × CI sustituyendo los valores de RI y CI dada anteriormente, la ecuación se convierte en: tsample > (RS + 2 k ) × 7,625 × 27 pF 538 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación Por ejemplo, si R es de 10 k , tsample debe ser superior a 2,47 µs. Cuando el búfer de referencia se utiliza en modo ráfaga, el tiempo de muestreo debe ser mayor que el tiempo de muestreo y el tiempo de asentamiento de la zona de memoria, tREFBURST: t > 11 muestras (R + R ) × ln(2) × C A S I I {tREFBURST Por ejemplo, si V y de 2,47 µs ADC10SR = 0, o 2,5 µs cuando VRef es de 1,5 ADC10SR = 1. RS es de 10 k , tsample debe ser mayor el dispositivo de hoja de datos específicos de los parámetros. Para calcular el área de influencia tiempo de estabilización cuando utilice una referencia externa, la fórmula es la siguiente: tREFBURST = SR × VRef-0,5 µs

Donde: SR = velocidad de ascenso/descenso de amortiguación ( ~1 µs/V ADC10SR = 0 y ~2 µs/V ADC10SR = 1) VRef = tensión de referencia externa Modos 22.2.6 Conversión ADC10 tiene cuatro modos de funcionamiento seleccionado por el CONSEQx bits como se indica en el Cuadro 22-1. Tabla 22-1. Modo de operación en modo Resumen CONSEQx 00 canal único de conversión simple un único canal se convierte una vez. 01 Secuencia de canales una secuencia de canales se convertirá una vez. Un solo canal 10 repetir un solo canal convertido varias veces. 11 Repite la secuencia de canales una secuencia de canales se convertirá repetidamente. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 539 ADC10 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación www.ti.com Single-Conversion 22.2.6.1 Modo de un canal único canal seleccionado por INCHx se muestrea y se convierte una vez. El ADC resultado se escribe en ADC10MEM. La Figura 22-5 muestra el flujo de canal único, único modo de conversión. Cuando ADC10SC desencadena una conversión, las conversiones sucesivas pueden ser desencadenados por la ADC10SC. En el caso de que otra fuente de disparo se utiliza, ENC debe cambiarse entre cada conversión. CONSEQx = 00 ADC10 ENC = ADC10= 1 x = INCHx esperar que ENC = SHS = 0 y ENC = ENC = 1 o y ADC10SC = Esperar a desencadenar SAMPCON = ENC = 0 (4/8/ 16/64) x ADC10CLK Muestra, canal de entrada ENC = 0! 12 X ADC10CLK Convertir ENC = 0! 1 X ADC10CLK conversión finalizó, resultado de ADC10MEM, ADC10IFG es x = canal de entrada Ax ! Conversión resultado es impredecible la Figura 22-5. Modo Canal Único Single-Conversion SLAU 540 ADC144J10 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación 22.2.6.2 Secuencia de modo Canales una secuencia de los canales es convertido y muestra una vez. La secuencia comienza con el canal seleccionado por INCHx y disminuye al canal A0. Cada resultado se escribe ADC a ADC10MEM. La secuencia se detiene después de la conversión del

canal A0. La Figura 22-6 muestra la secuencia de canales. Cuando ADC10SC desencadena una secuencia, secuencias sucesivas puede ser activado por el ADC10SC. En el caso de que otra fuente de disparo se utiliza, ENC debe cambiarse entre cada secuencia. CONSEQx = 01 ADC10 ADC10= 1 = x = ENC INCHx esperar que ENC = SHS = 0 y ENC = ENC = 1 o y ADC10SC = Esperar a desencadenar SAMPCON = x = 0 (4/8/ 16/64) x ADC10CLK Muestra, canal de entrada Ax si x > 0, entonces x = x !1 si x > 0, entonces x = x !1 12 x ADC10CLK MSC = 1 y Convertir MSC = 0 x ! 0 Y x ! 0 1 X10CLK Conversión ADC, resultado de ADC10MEM, ADC10IFG es x = canal de entrada Ax Figura 22-6. Secuencia de modo Canales SLAU144J-diciembre de 2004 y revisada 2013 Julio 541 ADC10 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación 22.2.6.3 www.ti.com Repeat-Single -Modo de canal un único canal seleccionado por INCHx se muestrea y se convierte continuamente. Cada resultado se escribe ADC a ADC10MEM. La Figura 22-7 muestra la repetición de modo de canal único. CONSEQx = 10 ADC10 ADC10= 1 = x = ENC INCHx esperar que ENC = SHS = 0 y ENC = ENC = 1 o y ADC10SC = Esperar a desencadenar SAMPCON = ENC = 0 (4/8/ 16/64) × ADC10CLK muestra, el canal de entrada Ax 12 x ADC10CLK MSC MSC = 1 = 0 Convertir y ENC ENC = 1 = 1 1 x ADC10CLK conversión finalizó, resultado de ADC10MEM, ADC10IFG es x = canal de entrada Ax Figura 22-7. Repeat-Single -Modo de canal 542 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación 22.2.6.4 Repeat-Sequence de modo Canales una secuencia de canales se realiza un muestreo y convertirse repetidamente. La secuencia comienza con el canal seleccionado por INCHx y disminuye al canal A0. Cada resultado se escribe ADC a ADC10MEM. La secuencia termina después de la

conversión del canal A0, y la siguiente señal de disparo comienza de nuevo la secuencia. La Figura 22-8 muestra la repetición de secuencia de canales. CONSEQx = 11 ADC10 ADC10= 1 = x = ENC INCHx esperar que ENC = SHS = 0 y ENC = ENC = 1 o y ADC10SC = Esperar a desencadenar SAMPCON = (4/8/ 16/64) x ADC10CLK Muestra Canal de entrada Ax Si x = 0, entonces x = PULGADAS más x = x !1 Si x = 0, entonces x = PULGADAS más x = x !1 12 x ADC10CLK ENC = 0 y MSC = 0 x = 0 Convertir y MSC = 1 (ENC = 1 y o (ENC = 1 1 x ADC10CLK x ! 0) O x ! 0) Conversión finalizó, resultado de ADC10MEM, ADC10IFG es x = canal de entrada Ax Figura 22-8. Repeat-Sequence -de modo Canales SLAU144J-diciembre 2004-Revisado 2013 Julio 543 ADC10 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación www.ti.com 22.2.6.5 mediante el MSC poco a configurar el conversor para realizar las conversiones sucesivas automáticamente y lo antes posible, un múltiple de la muestra y función de conversión. Cuando MSC CONSEQx = 1 y > 0, el primer flanco ascendente de la señal activa SHI la primera conversión. Las conversiones sucesivas se activan automáticamente en cuanto la conversión previa se ha completado. Un aumento adicional en los bordes SHI se ignoran hasta que la secuencia se completa en un solo modo de secuencia o hasta que el ENC poco se coloca en la repetición de un único canal o repetido de modos de secuencia. La función de la ENC bit es invariable cuando se usa el MSC. 22.2.6.6 Detener Las conversiones ADC10 actividad Parada depende del modo de funcionamiento. Los métodos recomendados para detener una conversión activa o la conversión secuencia son: • Restablecer ENC en un solo canal de conversión simple modo de conversión se detiene inmediatamente y los resultados son impredecibles. Para obtener resultados correctos, sondear la ADC10bit ocupado hasta que reinicie antes de borrar ENC. • Restablecer ENC en la repetición de un único canal se detiene la operación del convertidor al final de la conversión actual. • Restablecer ENC durante una secuencia o modo repetir la secuencia se detiene el convertidor al final de la secuencia. • Puede que el modo de conversión se detiene de inmediato mediante el establecimiento de la CONSEQx = 0 y restablecimiento de la ENC. Datos de conversión es fiable. 22.2.7 Transferencia de datos ADC10 Controlador el ADC10 incluye un controlador transferencia de datos (DTC) para transferir automáticamente los resultados de la conversión de ADC10MEM a otros en posiciones de memoria chip. El DTC se habilita al establecer el ADC10DTC1 registro a un valor distinto de cero.

Cuando el código está activado, cada vez que el ADC10 realiza una conversión y carga el resultado a ADC10MEM, la transferencia de datos está activado. No se requiere intervención de software para administrar el ADC10 hasta la cantidad predefinida de datos de conversión ha sido transferida. Cada DTC transferencia requiere una CPU MCLK. A fin de evitar cualquier contención de bus durante el DTC transferencia, la CPU se detiene, si está activo, para el uno MCLK necesario para la transferencia. UN DTC transferencia no deben iniciarse mientras el ADC10 está ocupado. Software debe asegurarse de que no hay conversión activa o secuencia está en "en curso" cuando el código está configurado: continuar con el proceso de configuración ; Seguro MOV.B #xx, &ADC10DTC1 ; MOV.W #xxx, &ADC10SA ; JNZ busy_test ; busy_test BIT.W #OCUPADO, ADC10CTL1 ; ADC10 prueba de actividad BIC.W #ENC, &ADC10CTL0 ; 544 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación One-Block 22.2.7.1 Modo de transferencia, el modo de bloqueo de uno está seleccionada si el ADC10TB se restablece. El valor de n en ADC10DTC1 define el número total de transferencias de un bloque. La dirección de inicio se define en cualquier parte del MSP430 rango de direcciones mediante el registro de 16 bits ADC10SA. El bloque termina en ADC10SA + 2n - 2. El modo de transferencia de bloque se muestra en la Figura 22-9. TB=0 "n" transferencia de ADC10SA+2n!2 ADC10SA+2n!4 DTC 2ª transferencia ADC10SA+2 1ª transmisión ADC10SA Figura 22-9. One-Block Transferir la dirección interna puntero es inicialmente igual a ADC10SA y la transferencia interna contador es inicialmente igual a "n". El puntero interno y el contador no son visibles para el mercado del software. El DTC transfiere la palabra valor de ADC10MEM puntero a la dirección ADC10SA. Después de cada transferencia DTC, la dirección interna puntero se incrementa en dos y la transferencia interna contador se decrementa en uno. El DTC transferencias continúan con cada carga de ADC10MEM, hasta la transferencia interna contador es igual a cero. Las transferencias adicionales no ocurren hasta que EL CÓDIGO de escritura en ADC10SA. Cuando se utiliza el código de diagnóstico de anomalías en el modo de bloqueo de la ADC10IFG bandera es sólo después de un bloque completo se ha transferido. La Figura 22-10 muestra un diagrama de estado de la modo de bloque. SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 545 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación www.ti.com n=0 (ADC10DTC1) DTC restablecer n ! 0 Esperar para escribir a ADC10SA n = 0 Preparar Inicializar EL DTC init Dirección de inicio inADC10SA DTC Escribir a ADC10SA x = n n es cerrada AD = SA en la lucha contra "x" Escribir toADC10SA o esperar untilADC10MEM n = 0 se escribe EL CÓDIGO Escribir loco toADC10MEM concluyó Escribir toADC10SA Esperar para sincronizar con MCLK CPU ready x > 0 operación DTC Escribir a ADC10SA 1 x ciclo MCLK Transferencia de datos a Dirección AD AD = AD + 2 x = x ! 1 ADC10TB = 0 y x = 0 ADC10CT = 1 ADC10TB = 0 y ADC10IFG=1 ADC10CT = 0 Figura 22-10. Diagrama de estado de Control de transferencia de datos en Modo de Transferencia One-Block 546 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación Two-Block 22.2.7.2 Modo de transferencia, el de dos bloques se ha seleccionado el modo si el ADC10TB bit. El valor de n en ADC10DTC1 define el número de transferencias de la manzana. El rango de direcciones del primer bloque se define en el MSP430 rango de direcciones con el registro de 16 bits ADC10SA. El primer bloque termina en ADC10SA+2n-2. El rango de direcciones para el segundo bloque se define como SA+2n a SA+4n-2. Los dos bloques de modo de transferencia se muestra en la Figura 22-11. TB=1 2 x "n" transferencia de ADC10SA+4n!2 ADC10SA+4n!4 DTC "n" ªtransferencia ADC10SA+2n!2 ADC10SA+2n!4 2ª transferencia ADC10SA+2 1ª transmisión ADC10SA Figura 22-11. Two-Block Transferir la dirección interna puntero es inicialmente igual a ADC10SA y la transferencia interna contador es inicialmente igual a "n". El puntero interno y el contador no son visibles para el mercado del software. El DTC transfiere la palabra valor de ADC10MEM puntero a la dirección

ADC10SA. Después de cada DTC transferencia la dirección interna puntero se incrementa en dos y la transferencia interna contador se decrementa en uno. El DTC transferencias continúan, con cada carga de ADC10MEM, hasta la transferencia interna contador es igual a cero. En este punto, el bloque uno está llena y el ADC10IFG bandera el ADC10B1 bits. El usuario puede probar el ADC10B1 bit para determinar que un bloque está lleno. El DTC sigue con el bloque dos. La transferencia interna contador se vuelve a cargar automáticamente con "n". En la siguiente carga del ADC10MEM, el DTC comienza transferir los resultados de la conversión para bloquear dos. Después de n las transferencias se han completado, el bloque dos está lleno. El ADC10IFG se ha establecido el indicador y el ADC10B1 poco se borra. Software de usuario puede probar la ADC10B1 bit para determinar que bloquear dos está lleno. La Figura 22-12 muestra un diagrama de estado de los dos de modo de bloque. SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 547 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 Operación www.ti.com n=0 (ADC10DTC1) DTC restablecer ADC10B1 = 0 ADC10TB = 1 n ! 0 N = 0 Esperar para escribir a ADC10SA Inicializar Preparar EL DTC init Dirección de inicio inADC10SA EL DTC Escribir a ADC10SA x = n Si ADC10B1 = 0, entonces AD = SA n está enganchada en la "x" Escribir toADC10SA o esperar untilADC10MEM n = 0 se escribe EL CÓDIGO Escribir loco toADC10MEM concluyó Escribir toADC10SA Esperar para sincronizar con CPU ready MCLK x > 0 operación DTC Escribir a ADC10SA 1 x ciclo MCLK Transferencia de datos a Dirección AD AD = AD + 2 x = x ! 1 ADC10B1 = 1 x = 0 o ADC10CT=1 ADC10IFG=1 ADC10CT = 0 y Alternar ADC10B1 = 0 ADC10B1 Figura 22-12. Diagrama de estado de Control de transferencia de datos en Modo de Transferencia Two-Block 548 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 Operación

22.2.7.3 Transferencia Continua una continua transferencia está seleccionado si ADC10CT bit está establecido. El DTC no se detiene después de uno (en uno de modo de bloque) o de dos (en dos de modo bloque) ha sido trasladado. La dirección interna puntero y la transferencia se establece igual a ADC10SA y n respectivamente. Transferencias continúan a partir de un bloque. Si el ADC10CT bit es cero, EL DTC transferencias cesar después de la finalización de las transferencias corrientes en el bloque uno (en un modo de bloqueo de bloque) o dos (en dos de modo de bloque) han sido transferidos. 22.2.7.4 Transferencia CÓDIGO Tiempo de ciclo de cada ADC10MEM transferencia, el DTC requiere MCLK uno o dos ciclos de reloj para sincronizar, uno para la transferencia real (aunque la CPU está detenido), y un ciclo de tiempo de espera. Porque el DTC utiliza MCLK, el DTC ciclo tiempo depende de la MSP430 modo de funcionamiento y configuración del sistema reloj. Si el MCLK fuente está activa, pero el CPU se apaga, el DTC utiliza el MCLK fuente para cada transferencia, sin volver a habilitar la CPU. Si el MCLK fuente está desactivado, el DTC se reinicia MCLK temporalmente, obtenidos con DCOCLK, sólo durante una transferencia. La CPU permanece apagado, y MCLK es de nuevo se desactiva después de que el DTC transferencia. El tiempo de ciclo máximo DTC para todos los modos de funcionamiento se muestran en la Tabla 22-2. Tabla 22-2. El tiempo de ciclo máximo Modo de funcionamiento de la CPU fuente de reloj DTC Tiempo de ciclo máximo modo Activo MCLK = DCOCLK MCLK 3 ciclos modo Activo MCLK = LFXT1CLK MCLK 3 ciclos modo de bajo consumo LPM0/1 = DCOCLK MCLK MCLK 4 ciclos (1) modo de baja potencia LPM3/4 MCLK = DCOCLK MCLK 4 ciclos + 2 µs modo de baja potencia LPM0/1 MCLK = LFXT1CLK MCLK 4 ciclos modo de bajo consumo L/MIN3 MCLK = LFXT1CLK MCLK 4 ciclos (1) modo de baja potencia LPM4 MCLK = LFXT1CLK MCLK 4 ciclos + 2 µs (1) El adicional de 2 µs son necesarios para iniciar la DCOCLK. Ver el dispositivo específico de hoja de datos de los parámetros. 22.2.8 Con el sensor de temperatura integrado para usar el sensor de temperatura del chip, seleccione el canal de entrada analógica INCHx = 1010. Cualquier otra configuración se realiza como si un canal externo fue seleccionado, incluyendo selección de la referencia, la conversión- selección de memoria, etc. El sensor de temperatura típico función de transferencia se muestra en la Figura 22-13. Cuando se utiliza el sensor de temperatura, el periodo de muestreo debe ser mayor de 30 µs. El sensor de temperatura error de desviación es grande. Los valores de la temperatura absoluta derivada de la aplicación requiere calibración. Ver el dispositivo de hoja de datos específica para los parámetros. Consulte la Sección 24.2.2.1 para la calibración las ecuaciones. Seleccionar el sensor de temperatura se enciende automáticamente en el chip de referencia generador como fuente de tensión para el sensor de temperatura. Sin embargo, no permitir que las selecciones para la conversión. La referencia opciones para convertir VREF+ de salida o afectar a la referencia del sensor de temperatura es la misma que con cualquier otro canal. SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 549 ADC presentar documentación comentarios

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ADC10 Operación www.ti.com v 1,300 1,200 1,100 1,000 0,900 VTEMP=0,00355 (TEMPC)+0.986 0,800 0,700 grados Centígrados !50 0 50 100 Figura 22-13. Sensor de temperatura Típico Función de transferencia ADC10 22.2.9 Conexión a tierra y el ruido como con cualquier de alta resolución ADC, circuito impreso de distribución de la placa y las técnicas para conexión a tierra debe ser seguido para eliminar los bucles a tierra, efectos parásitos no deseados, y el ruido. Bucles de masa se forman cuando corriente de retorno de las A/D pasa por caminos que son comunes con otros circuitos analógicos o digitales. Si no se tiene cuidado, esta corriente puede generar pequeñas tensiones offset no deseados, que pueden añadir o restar de la referencia o voltajes de entrada del convertidor A/D. Las conexiones que se indican en la figura Figura 22-14 y 22-15 ayudar a evitar esto. Además de puesta a tierra, rizado y picos de ruido en las líneas de alimentación de conmutación digital debido a fuentes de alimentación de conmutación o puede dañar la conversión. Libre de ruido diseño es importante para lograr una gran precisión. Fuente de Alimentación Digital DVCC disociación DVSS 10uf 100nF Analógico GRUPO Desconexión de Fuente de alimentación (si está disponible) AVSS 10uf 100nF Figura 22-14. ADC10 Tierra Consideraciones y el ruido interno (VREF) 550 ADC10 SLAU144J-diciembre de 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com DVCC ADC10 Operación Desconexión de Fuente de Alimentación Digital DVSS 10uf 100nF GRUPO Analógico Desconexión de Fuente de alimentación (si está disponible) AVSS 10uf 100nF VREF externo mediante un+ /VeREF+ referencia positiva VREF externo mediante un- /VeREF de Referencia Negativo Figura 22-15. ADC10 Tierra Consideraciones y el ruido externo (VREF) 22.2.10 ADC10 interrumpe

una interrupción y un vector de interrupción se asocian con el ADC10 como se muestra en la Figura 22-16. Cuando el código no se utiliza (ADC10DTC1 = 0), el ADC10IFG se establece cuando los resultados de la conversión se cargan en ADC10MEM. Cuando se utiliza EL CÓDIGO (ADC10DTC1 > 0), ADC10IFG se establece cuando se completa una transferencia en bloque y la transferencia interna de n = 0. Si el ADC10IE y el GIE bits se establecen, a continuación, el ADC10IFG bandera genera una petición de interrupción. El ADC10IFG pabellón se restablece automáticamente cuando la petición de interrupción se realiza un servicio, o bien se puede restablecer mediante software. ADC10IE Conjunto ADC10IFG IRQ, interrumpir el servicio solicitado D Q !n! = 0 ADC10CLK Reset IRACC, Interrumpir RequestAccepted POR Figura 22-16. Sistema ADC10 Interrupción SLAU144J entre diciembre de 2004 y revisada 2013 Julio 551 ADC10 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 registra 22,3 ADC10 registra la ADC10 registros se muestran en la Tabla 22-3. Tabla 22-3. Breve Formulario Registro ADC10 entrada habilitar registro 0 ADC10AE0 ADC10 entrada habilitar registro 1 ADC10AE1 ADC10 0 registro de control ADC10CTL0 ADC10 1 registro de control ADC10CTL1 ADC10 memoria ADC ADC10MEM10 transferencia de datos 0 registro de control ADC10DTC0 ADC10 transferencia de datos 1 registro de control ADC10DTC1 ADC10 transferencia de datos dirección de inicio ADC10SA 552 ADC10 Copyright © 2004-2013, Texas www.ti.com ADC10 registra Tipo de registro Dirección Estado inicial Lectura/escritura 04Ah Restablecer con POR Lectura/escritura 04Bh Restablecer con POR Lectura/escritura 01B0h Restablecer con POR Lectura/escritura 01B2h Restablecer con POR Leer 01B4h Cambiado Lectura/escritura 048h Restablecer con POR Lectura/escritura 049h Restablecer con POR Lectura/escritura 01BCh 0200h con POR SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com ADC10 22.3.1 Registros ADC10CTL0, Registro de Control ADC10 0 15 14 13 12 11 10 9 8 ADC10SHTx SREFx ADC10SR REFOUT REFBURST

rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 MSC REF2_5V REFON ADC10A10IE ADC ADC ADC10IFG ENC10SC rw- (0) rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) solo puede ser modificado si ENC = 0 bits 15-13 SREFx Seleccione referencia. 000 VR+ = VCC y VR- = VSS 001 VR+ = VREF+ y VR- = VSS 010 VR+ = VeREF+ y VR- = VSS. Los dispositivos con VeREF+ sólo. 011 VR+ = Buffer VeREF+ y VR- = VSS. Los dispositivos con VeREF+ sólo pin. 100 VR+ = VCC y VR- = VREF-/ VeREF-. Los dispositivos con VeREF- sólo el pasador. 101 VR+ = VREF+ y VR- = VREF-/ VeREF-. Los dispositivos con VeREF+ /patillas. 110 VR+ = VeREF+ y VR- = VREF-/ VeREF-. Los dispositivos con VeREF+ /patillas. 111 VR+ = Buffer VeREF+ y VR- = VREF-/ VeREF-. Los dispositivos con VeREF+ /- patillas. ADC10SHTx Bits 12-11 ADC10 muestra y tiempo de espera 4 × 00 ADC10CLKs 01 8 × 10 ADC10CLKs 16 × 11 ADC10CLKs 64 × ADC10CLKs ADC10SR 10 Bits ADC10 frecuencia de muestreo. Este bit selecciona el búfer de referencia capacidad de transmisión de la velocidad de muestreo máxima. Ajuste ADC10SR reduce el consumo de corriente de los tampones de referencia. 0 Tampones de Referencia admite hasta ~200 ksps 1 tampones de Referencia admite hasta ~50 ksps REFOUT Bit 9 salida de referencia 0 Referencia 1 salida salida de referencia. Los dispositivos con VeREF+ / VREF+ sólo pin. Bit 8 Referencia REFBURST ráfaga. 0 Tampones de referencia de manera continua 1 tampones de Referencia muestra sólo durante y conversión MSC 7 bits múltiples muestras y la conversión. Válido sólo para la secuencia o se repiten los modos. 0 La toma de muestras requiere un borde de subida de la SHI señal para activar cada una de las muestras y conversión. 1 El primer flanco ascendente de la señal SHI temporizador activa el muestreo, pero muestra más y las conversiones se realizan de forma automática tan pronto como la conversión previa se completa REF2_5V 6 Bit Referencia de tensión del generador. REFON también debe establecerse. 0 1.5 V 2.5 V REFON 1 Bit 5 generador de referencia 0 Referencia 1 Referencia en ADC10EN 4 bits ADC10 en 0 ADC 1 ADC1010 de ADC10IE 3 bits ADC10 0 enable interrupción Interrupción Interrupción activada desactivada 1 SLAU144J-diciembre 2004-Revisado 2013 Julio10 553 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 registra www.ti.com ADC10IFG Bit 2 ADC10 bandera de interrupción. Este bit se configura si ADC10MEM está cargado con una conversión. Se restablece automáticamente cuando la petición de interrupción es aceptado, o que se puede restablecer mediante software. Cuando se utiliza el CÓDIGO este indicador se establece cuando un bloque de transferencias se ha completado. 0 Sin interrupción Interrupción pendiente pendiente 1 bits ENC 1 0 Activar la conversión ADC10 1 ADC ADC10 activado10SC Bit 0 Iniciar la conversión. Controlado por software de la muestra y de la conversión. ADC10SC y ENC puede establecerse, junto con una sola instrucción. ADC10SC se restablece automáticamente. 0 Ninguna muestra de conversión inicio 1 Inicio de la muestra y de la conversión ADC10 554 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 22.3.2 Registros ADC10CTL1, ADC10 Registro de Control 1 15 14 13 12 11 10 9 8 INCHx SHSx ADC10DF ISSH rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 CC10DIVx ADC10SSELx CONSEQx ADC10OCUPADO rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r-0 solo puede ser modificado si ENC = 0 bits 15-12 Entrada INCHx selección de canales. Estos bits seleccione el canal para una sola conversión o el más alto del canal para una secuencia de conversiones. Sólo disponible ADC canales deben ser seleccionados. Ver hoja de datos específicos del dispositivo. 0000 A0 0001 A1 0010 A2 0011 A3 0100 A4 0101 A5 0110 A6 0111 A7 1000 1001 VeREF+ VREF- /VeREF1010 1011 sensor de temperatura (VCC - VSS) / 2 1100 (VCC - VSS) / 2, A12 de MSP430F22xx 1101 dispositivos (VCC - VSS) / 2, A13 de MSP430F22xx 1110 dispositivos (VCC - VSS) / 2, A14 de MSP430F22xx 1111 dispositivos (VCC VSS) / 2, A15 de MSP430F22xx dispositivos Muestra SHSx Bits 11-10 y mantener pulsado selección de la fuente. 00 Bits ADC10SC (1) 01 Timer_A.A1 (1) 10 Timer_A.A0 (1) 11 Timer_A.A2 (Timer_A.A1 de MSP430F20x0, MSP430G2x31, y MSP430G2x30 dispositivos) ADC10DF Bit 9 ADC10 formato de datos binarios directamente 0 1 2 complemento 8 bits ISSH señal invertida muestra-y0, la muestra de señal de entrada no se invierte. 1 La muestra de señal de entrada está invertida. ADC10DIVx Bits 7-5 ADC10 divisor de reloj

000 /1 001 /2 010 /3 011 /4 100 /101 5 /6 /7 110 111 /8 ADC10SSELx Bits 4-3 ADC10 selección de fuente reloj 00 ADC10OSC 01 10 MCLK ACLK SMCLK 11 (1) Temporizador Temporizador de los activadores son0_Ax si más de un módulo de temporizador existe en el dispositivo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 555 ADC10 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 registra www.ti.com CONSEQx Bits 2-1 Conversión modo de secuencia seleccionar 00 Un solo canal de conversión simple 01 Secuencia de canales 10 Repetición de un solo canal 11 Repetición de secuencia de canales ADC10Bit ocupado 0 ADC10 ocupado. Este bit indica que está activa una muestra o 0 operación de conversión no es activo. 1 Una secuencia, muestra, o conversión está activa. 22.3.3 ADC10AE0, Analógico (Entrada) permiten el control Registro 0 7 6 5 4 3 2 1 0 CC10AE0x rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC10AE0x Bits 7-0 ADC10 de activar. Estos bits activar el pin correspondiente para la entrada analógica. BIT0 corresponde a A0, el BIT1 corresponde a la A1, etc. El analógico de habilitación de canales no se aplican no debe programarse para 1. 0 Entrada analógica entrada analógica 1 desactivado activado 22.3.4 ADC10AE1, Analógico (Entrada) permiten el control Registro 1 (MSP430F22xx) 7 6 5 4 3 2 1 0 CC10AE1x, Reservado rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC10AE1x Bits 7-4 ADC10 de activar. Estos bits activar el pin correspondiente para la entrada analógica. BIT4 corresponde a A12, BIT5 corresponde a A13, el BIT6 se corresponde con A14, y BIT7 corresponde a A15. El bit de habilitación de analógico no aplican los canales no debe programarse a 1. 0 Entrada analógica entrada analógica 1 desactivado activado reservado reservado Bits 3-0 22.3.5 ADC10MEM, Conversion-Memory Registro, formato binario 15 14 13 12 11 10 9 8 0 0 0 0 0 0 Los resultados de la conversión r0 r0 r0 r0 r0 r0 r r 7 6 5 4 3 2 1 0 Los resultados de la conversión r r r r r r r r la conversión Bits 15-0 10-bit los resultados de la conversión se justifican a la derecha, recto en formato binario. Bit 9 es el MSB. 15-10 Bits son resultados siempre 0. 556 ADC SLAU144J10 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC10 22.3.6 Registros ADC10MEM, Conversion-Memory Registro, 2 Complemento Formato 15 14 13 12 11 10 9 8 Los resultados de la conversión r r r r r r r r 7 6 5 4 3 2 1 0 Los resultados de la Conversión 0 0 0 0 0 0 r r r0 r0 r0 r0 r0 r0 Bits 15-0 la conversión 10 bits son resultados de conversión justificado a la izquierda, 2 complemento formato. 15 Bits es el MSB. 5-0 Bits son siempre los resultados 0. 22.3.7 ADC10DTC0, la transferencia de datos Registro de Control 0 7 6 5 4 3 2 1 0 Reservado ADC ADC10TB10CT10B1 ADC ADC10BUSCAR r0 r0 r0 r0 rw- (0) rw- (0) r- (0) rw- (0) Reservado Bits 7-4 Reserved. Siempre lea como 0. ADC10TB 3 bits ADC10 dos modo de bloqueo de 0 cuadra 1 modo de transferencia de dos bloques modo de transferencia ADC10CT 2 bits ADC10 continua transferencia 0 transferencia de datos se detiene cuando un bloque (de un modo de bloque) o dos bloques (dos de modo de bloque) han terminado. 1 Los datos se transfieren permanentemente. EL DTC se detiene sólo si ADC10CT, o ADC10SA es escrito. ADC10B1 bits ADC10 bloque 1. Este bit indica que dos modo de bloqueo de bloque que se llena con ADC10 los resultados de la conversión. ADC10B1 es válido sólo después ADC10IFG se ha establecido la primera vez durante operación DTC. ADC10TB se debe ajustar también. 0 Bloque 2 Bloque 1 1 llena está lleno ADC10BUSCAR Bit 0 Este bit normalmente se restablezca. 22.3.8 ADC10DTC1, la transferencia de datos Registro de Control 1 7 6 5 4 3 2 1 0 Transferencias DTC rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) bits 7-0 Transferencias DTC DTC transferencias. Estos bits definir el número de transferencias de fondos en cada bloque. 0 DTC está desactivado 01h-0FFh Número de transferencias por bloque SLAU144J-diciembre de 2004 y revisada 2013 Julio 557 ADC10 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC10 22.3.9 Registros www.ti.com ADC10SA, Dirección de inicio Registro para la transferencia de datos 15 14 13 12 11 10 9 8 ADC10Sax rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 0 CC10Sax

rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r0 ADC10Sax Bits 15-1 ADC10 dirección de inicio. Estos bits son la dirección de inicio para el diagnóstico. Una escritura en registro ADC10SA es necesario para iniciar el DTC transferencias. 0 Bit sin usar sin usar, de sólo lectura. Siempre lea como 0. 558 ADC10 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 23 SLAU144J-diciembre 2004-Revisado ADC 2013 Julio12 El ADC12 es un módulo de alto rendimiento de 12 bits del convertidor analógico-digital. Este capítulo describe el ADC12 del MSP430x2xx familia de dispositivos. Tema ... ... ... . 23,1 ADC12 Página Introducción ... ... ... ... ... ... 23,2 560 ADC12 Operación ... ... ... ... ... ... ... ... 562 ADC12 registra 23,3 ... ... ... ... ... ... ... ... 574 SLAU144J entre diciembre de 2004 y revisada 2013 Julio12 559 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 Introducción www.ti.com 23,1 ADC12 Introducción La ADC12 módulo admite 12 bits conversión analógica a digital. El módulo implementa un 12-bit núcleo SAR, muestra control select, generador referencia y el 16-palabra conversión y control de búfer. La conversión y control de búfer permite hasta 16 ADC muestras independientes que se convierte y almacena sin intervención de la CPU. ADC12 incluye: • Más de 200 ksps máxima tasa de conversión • monotï 12-bit convertidor con no faltan códigos • Muestra y con periodos de muestreo programable controlado por software o temporizadores • Conversión inicio por software, Timer_A o Timer_B • seleccionable por software en el chip de generación tensión de referencia (1,5 V o 2,5 V) • seleccionable por software interno o externo de referencia configurables individualmente • ocho canales de entrada externa canales • Conversión de sensor de temperatura interno, GRUPO y referencias externas • canal independiente de las fuentes de referencia para seleccionar tanto positivas como negativas referencias • conversión Seleccionable fuente de reloj • canal único, repetición de un solo canal, secuencia, y repetición de secuencia • conversión ADC modos básicos y tensión de referencia se puede apagar por separado • registro de vectores de interrupción rápida decodificación de interrupciones 18 ADC • 16 Conversión de registros de almacenamiento El diagrama de bloques de la ADC12 se muestra en la Figura 23-1. 560 ADC SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios

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www.ti.com VeREF VREF+ V+ / REF. REF! INCHx 11 10 01 ADC12 Introducción REF2_5V REFON INCHx= 0Ah de 1,5 V o 2,5 V GRUPO GRUPO Ref_x Referencia SREF1 00 4 A0 AVSS 0000 SREF2 1 0 ADC12DE SREF0 ADC12OSC A1 0001 A2 0010 A3 0011 muestra VR! VR+ A4 y A5 0100 0101 espera SAR 12bits A6 0110 A7 0111 1000 S/H Convertir 1001 1010 1011 OCUPADO SSELx ADC12 ADC12DIVx ACLK 0101 divisor 0000 /1 ... /8 1010 MCLK SMCLK 1111 ADC12CLK Flotante Flotante 1100 1101 HOJAS0x SHSx SHP Flotante ISSH ENC 1110 4 1111 muestra flotante Temporizador 0000 ADC12SC SHI 1 /4... / 1024 0101 0 0 4 GRUPO SAMPCON TA1 1 Sync 1010 TB0 HOJAS1x 1111 TB1 INCHx= 0Bh R CSTARTADDx Ref_x CONSEQx R AVSS Figura 23-1. ADC12 MSC ADC12MEM0 ADC12MCTL0 ! ! 16 X 12 16 x 8 memoria búfer de memoria Control ! ! ADC12ADC12MEM15 MCTL15 Diagrama de bloque SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, ADC12 Texas Instruments Incorporated 561

ADC12 Operación www.ti.com 23,2 ADC12 Funcionamiento del módulo ADC12 está configurado con software de usuario. La configuración y el funcionamiento del ADC12 en las siguientes secciones se describe. 23.2.1 12 Bits ADC ADC El Núcleo núcleo convierte una entrada analógica a la digital de 12 bits representación y almacena el resultado en la conversión. El núcleo utiliza dos programable y puede seleccionar los niveles de tensión definir los límites superior e inferior de la conversión. La salida digital está escala completa (VR+ y VR-) a (0FFFh) cuando la señal de entrada es igual o mayor que el de la producción (NADC por sus siglas en inglés) es igual a cero cuando la señal de entrada sea igual o inferior a VR+, y el canal digital y la tensión de referencia y los niveles se definen en la VR-. La conversión de entrada control de memoria. La fórmula de conversión de la ADC (VR+ resultado PVDNA VR-) es: V - V EN R- N = 4095 × ADC V - V R+ Rel ADC12 core está configurado por dos registros de control, ADC12CTL0 y ADC12CTL1. El núcleo está habilitado con el ADC12EN bit. El ADC12 se pueden apagar cuando no estén en uso, para ahorrar energía. Con pocas excepciones, la ADC12 bits de control sólo puede ser modificado cuando ENC = 0. ENC debe ajustarse a 1 antes de que cualquier conversión puede tener lugar. 23.2.1.1 Selección de reloj La conversión ADC12CLK se utiliza tanto como la conversión y el reloj para generar el periodo de muestreo cuando el pulso modo de muestreo está seleccionada. El ADC12 fuente se selecciona el reloj utilizando el ADC12SSELx bits y se pueden dividir de 1 a 8 con el Divx ADC12bits. Posible ADC12CLK SMCLK fuentes, MCLK, ACLK y un oscilador interno ADC12OSC. El ADC12OSC es generado internamente, que se encuentra en el rango 5-MHz, pero la frecuencia varía con cada uno de los dispositivos, la tensión de alimentación, y la temperatura. Ver el dispositivo de hoja de datos específica para la ADC12OSC las especificaciones. La aplicación debe asegurarse de que el reloj elegido para ADC12CLK permanece activo hasta el final de la conversión. Si el reloj se retira durante una conversión, la operación no se completa y el resultado no es válido. 23.2.2 ADC12 entradas y multiplexor externo El ocho y cuatro internos las señales analógicas son seleccionados como el canal en la conversión a la entrada analógica multiplexor. El multiplexor de entrada es una rotura de tipo a fin de reducir de entrada a inyección ruido de entrada que puede ser el resultado de cambiar de canal (ver Figura 23-2). El multiplexor de entrada también es un T-switch para minimizar el acoplamiento entre los canales. Canales a los que no están seleccionados se encuentran aisladas del A/D, y el nodo intermedio está conectado a tierra analógica (AVSS) de modo que la capacitancia dispersa está conectado a tierra para ayudar a eliminar la interferencia. El ADC12 utiliza la carga método de redistribución. Cuando las entradas están internamente, la acción de conmutación puede causar oscilaciones en la señal de entrada. Estos fenómenos transitorios caries y resolver antes de causar andante conversión.

R ~ 100 Ohmios ADC12MCTLx.0 !3 entrada Ax protección ESD Figura 23-2. Multiplexor analógico 562 ADC SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 Operación Puerto analógico 23.2.2.1 Selección el ADC12 entradas son multiplexados en el puerto P6 pins, que son puertas CMOS digitales. Cuando se aplican las señales analógicas a digitales puertas CMOS, parasitarias corriente puede fluir de VCC y GND (tierra). Este parásito se produce corriente si la tensión de entrada está cerca del nivel de transición de la puerta. La desactivación del puerto de amortiguación pin elimina la parasitosis y flujo de corriente, por lo tanto, reduce el consumo de corriente. La P6SELx bits proporcionan la capacidad de deshabilitar el puerto pin búferes de entrada y salida. P6.1 y P6.0 ADC12 función ; P6.0 y P6.1 configurado para la entrada analógica BIS.B # 3h, &P6SEL ; 23.2.3 El Generador de tensión de referencia ADC12 contiene un módulo de referencia de tensión con dos niveles de voltaje seleccionable 1,5 V y 2,5 V. Cualquiera de estas tensiones de referencia pueden ser utilizadas internamente y externamente en el terminal VREF+. Ajuste REFON = 1 permite la referencia interna. Cuando REF2_5V = 1, el número de referencia interna es de 2,5 V. Cuando REF2_5V = 0, la referencia es de 1,5 V. La referencia puede ser apagado para ahorrar energía cuando no está en uso. Para un correcto funcionamiento, la tensión de referencia interna generador deberá ser suministrado con capacidad de almacenamiento en combinación paralela de 10- µF y 0.1 - para el generador de tensión de referencia VREF+ y AVSS. La capacidad de almacenamiento es un µF condensadores. A su vez, un máximo de 17 ms se debe desvirtuar los condensadores de almacenamiento recomendada. Si el número de referencia interna generador no se utiliza para la conversión, la de los condensadores no son necesarios. NOTA: La referencia El desacoplamiento aproximadamente 200 µA es necesario de cualquier referencia utilizada por la ADC12 mientras que los dos STPS se resuelven durante la conversión. La combinación paralela de 10- µF y 0,1 µF condensadores se recomienda para cualquier referencia, tal y como se muestra en la Figura 23-11. Referencias externas pueden ser suministrados para VR+ y VR- a través de las patillas VeREF+ y VREF- /VeREF- respectivamente. 23.2.4 Ejemplo de Distribución y Conversión conversión analógica-digital se inicia con un flanco ascendente de la señal de entrada muestra SHI. La fuente de SHI es seleccionado con el SHSx bits e incluye los siguientes: • El ADC12SC poco • El Timer_A Unidad de salida 1 • El Timer_B Unidad de salida 0 • Los Timer_B 1 Unidad de salida La polaridad de la fuente de la señal de SHI puede ser invertida con la ISSH poco. La señal SAMPCON

controla el período de muestreo y el inicio de conversión. Cuando SAMPCON es alta, el muestreo está activo. La alta-baja SAMPCON transición comienza la conversión analógica-digital, que requiere 13 ADC12CLK ciclos. Muestra dos diferentes métodos de distribución se definen por bit de control SHP, muestra y modo modo de pulso. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 563 ADC12 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 Operación www.ti.com 23.2.4.1 Modo extendido muestra la amplia muestra cuando se selecciona el modo SHP = 0. El SHI señal controla directamente SAMPCON y define la duración del período de muestra SAMPCON es alta, el muestreo está activo. El alto-bajo SAMPCON tsample inicia la transición. Cuando después de la sincronización con conversión ADC12CLK (ver Figura 23-3). Start Stop Iniciar la conversión Conversión muestreo El muestreo completo SHI SAMPCON 13 x ADC12CLK tsample tconvert ADC12t sincronización CLK Figura 23-3. 23.2.4.2 Modo extendido muestra Modo Pulso muestra el pulso se selecciona el modo muestra cuando SHP = 1. La señal se usa para activar el muestreo temporizador. Las hojas0x y HOJAS1x bits de ADC12CTL0 control del intervalo de muestreo temporizador que define el período de muestreo muestreo SAMPCON temporizador SAMPCON mantiene alta tras la sincronización con AD12CLK de tsample. El intervalo programado tsample. El tiempo de muestreo es tsample tsync plus (ver Figura 23-4). La SHTx bits seleccionar el tiempo de muestreo en múltiplos de 4x ADC12CLK. HOJAS0x selecciona el tiempo de muestreo de ADC12MCTL0 a 7 y HOJAS1x selecciona el tiempo de muestreo de ADC12MCTL8 a 15. Start Stop Iniciar la conversión Conversión muestreo El muestreo completo SHI SAMPCON 13 x ADC12CLK tsample tconvert tsync ADC12CLK Figura 23-4. Modo Pulso muestra 564 ADC SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 Operación 23.2.4.3 muestra las consideraciones relativas a los plazos

cuando SAMPCON = 0, todas las entradas son Ax alta impedancia. Cuando SAMPCON = 1, el seleccionado de entrada Ax se puede modelar como una RC filtro de paso bajo durante el tiempo de muestreo se muestra en la Figura 23-5. Un MULTIPLEXOR interno de resistencia de entrada de 2 k ) en serie con tsample, como condensador pF) es visto por la fuente. debe estar cargada de 1/2 CI (máximo de 40 LSB de la tensión de la fuente (VS) para una correcta RI (máximo de tensión del condensador CI (VC) de 12 bits. MSP430 VI = tensión de entrada en la patilla Ax RS VS = tensión de fuente externa VI RI VS RS= fuente Externa resistencia interna RI = VC MUX de resistencia de entrada CI CI = capacitancia de entrada VC = capacitancia-tensión de carga Figura 23-5. Entrada Analógica circuito equivalente la resistencia de la fuente siguiente ecuación puede ser usado para calcular el tiempo mínimo de muestreo tsample > (RS + RI) × 13 ln(2) RS y RI afectan tsample. La tsample de 12bits conversión: × CI + 800 ns sustituyendo los valores de RI y CI dada anteriormente, la ecuación se convierte en: tsample > (RS + 2 k ) × 9,011 × 40 pF + 800 ns por ejemplo, si R es de 10 k , tsample debe ser mayor que 5.13 µs. 23.2.5 Conversión Memoria hay 16 ADC12MEMx conversión registros de memoria para almacenar los resultados de la conversión. Cada ADC12MEMx está configurado con un ADC12MCTLx registro de control. La SREFx bits definir la tensión de referencia y la INCHx bits seleccionar el canal de entrada. La EOS poco define el final de una secuencia secuencial cuando se utiliza el modo conversión. Una secuencia los rodillos de ADC12MEM15 a ADC12MEM0 cuando el EOS en ADC12MCTL15 no está establecido. La CSTARTADDx bits definir el primer ADC12MCTLx utilizados para ningún tipo de conversión. Si la conversión modo de un solo canal o repetición de un solo canal de la CSTARTADDx puntos a la ADC12MCTLx que se va a utilizar. Si la conversión modo seleccionado es cualquier secuencia de canales o repetición de secuencia de canales, CSTARTADDx puntos a la primera ADC12MCTLx ubicación para ser utilizados en una secuencia. Un puntero, no visibles a software, se incrementa automáticamente a la siguiente ADC12MCTLx en una secuencia cuando cada conversión completa. La secuencia continúa hasta una EOS poco en ADC12MCTLx es procesada; este es el último byte de control. Cuando los resultados de la conversión se escriben en un seleccionado ADC12MEMx, el pabellón correspondiente en la ADC12IFGx registro. 23.2.6 Conversión ADC12 Modos El ADC12 tiene cuatro modos de operación seleccionada por el CONSEQx bits tal como se muestra en la Tabla 23-1. Cuadro 23-1. Modo de operación en modo Resumen CONSEQx 00 canal único de conversión simple un único canal se convierte una vez. 01 Secuencia de canales una secuencia de canales se convertirá una vez. 10 Repetición de un solo canal con un solo canal se convierte varias veces. 11 Repetición de secuencia de canales una secuencia de canales se convertirá repetidamente.

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ADC12 Operación www.ti.com Single-Conversion 23.2.6.1 Modo Canal Único un solo canal se muestrea y se convierte una vez. El ADC resultado se escribe en la ADC12MEMx CSTARTADDx definida por la bits. La Figura 23-6 muestra el flujo de canal único, único modo de conversión. Cuando ADC12SC desencadena una conversión, las conversiones sucesivas pueden ser desencadenados por la ADC12SC. En el caso de que otra fuente de disparo se utiliza, ENC debe cambiarse entre cada conversión. CONSEQx12 = 00 ADC ADC12= 1 = x = ENC CSTARTADDx esperar que ENC = SHSx = 0 ENC ENC = y = 1 o y ADC12SC = Esperar a desencadenar SAMPCON = ENC = 0 SAMPCON = 1 muestra, el canal de entrada definidos en ADC12MCTLx ENC = 0! SAMPCON = 12 x ADC12CLK Convertir ENC = 0! 1 X ADC12CLK conversión finalizó, Resultado almacenado en ADC12MEMx, ADC12IFG.x es x = puntero a MCTLx ADC12! Conversión resultado es impredecible la Figura 23-6. Un canal , Single-Conversion Modo SLAU 566 ADC144J12 de diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 Operación 23.2.6.2 Secuencia de modo Canales una secuencia de canales se realiza un muestreo y se convierte una vez. El ADC los resultados se escriben en la conversión a partir de los recuerdos ADCMEMx CSTARTADDx definida por la bits. La secuencia se detiene después de la medición de la canal con una serie EOS. La Figura 23-7 muestra la secuencia de canales. Cuando ADC12SC desencadena una secuencia, las sucesivas secuencias pueden ser desencadenados por la ADC12SC. En el caso de que otra fuente de disparo se utiliza, ENC debe cambiarse entre cada secuencia. CONSEQx = 01 ADC12 de ADC12= 1 = x = ENC CSTARTADDx esperar que ENC = SHSx = 0 y ENC = ENC = 1 o y ADC12SC = Esperar a desencadenar SAMPCON = EOS.x = 1

= 1 Muestra SAMPCON, el canal de entrada definido en si x < 15 entonces x = x + 1 ADC12MCTLx si x < 15 entonces x = x + 1 o x = 0 x = 0 else SAMPCON = 12 x ADC12CLK MSC = 1 y (MSC = 0 Convertir SHP = 1 o y SHP = 0) EOS.x = 0 y 1 x ADC12CLK EOS.x = 0 Conversión finalizó, Resultado almacenado en ADC12MEMx, ADC12IFG.x es x = puntero a ADC12MCTLx Figura 23-7. Secuencia de modo Canales SLAU144J-diciembre de 2004 y revisada 2013 Julio 567 ADC12 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 Operación 23.2.6.3 www.ti.com Repeat-Single -Modo de canal un único canal es muestreado y convertirse continuamente. El ADC los resultados se escriben en la ADC12MEMx CSTARTADDx definida por la bits. Es necesario leer el resultado tras la completó la conversión, debido a que sólo un ADC12MEMx se utiliza la memoria y es reemplazado por la siguiente conversión. La Figura 23-8 muestra repetir de modo de canal único. CONSEQx = 10 ADC12 de ADC12= 1 = x = ENC CSTARTADDx esperar que ENC = SHSx = 0 y ENC = ENC = 1 o y ADC12SC = Esperar a desencadenar SAMPCON = ENC = 0 SAMPCON = 1 muestra, el canal de entrada definidos en ADC12MCTLx SAMPCON = 12 x ADC12CLK MSC = 1 y (MSC = 0 Convertir SHP = 1 o y SHP = 0) ENC = 1 y 1 x ADC12CLK ENC = 1 Conversión finalizó, Resultado almacenado en ADC12MEMx, ADC12IFG.x es x = puntero a ADC12MCTLx Figura 23-8. Repeat-Single -Modo de canal 568 ADC12 SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 Operación 23.2.6.4 Repeat-Sequence -de modo Canales una secuencia de canales se realiza un muestreo y convertido varias veces. El ADC los resultados se escriben en la conversión recuerdos a partir de la ADC12MEMx CSTARTADDx definidos por los bits. La secuencia termina después de la medición de la canal con una serie EOS poco, y la siguiente señal de disparo comienza de nuevo la secuencia. La Figura 23-9 muestra la repetición de secuencia de canales. CONSEQx = 11 ADC12 de

ADC12= 1 = x = ENC CSTARTADDx esperar que ENC = SHSx = 0 y ENC = ENC = 1 o y ADC12SC = Esperar a desencadenar SAMPCON = ENC = 0 y 1 = SAMPCON EOS.x = 1 muestra, el canal de entrada definida en Si EOS.x = 1 y x = ADC12MCTLx CSTARTADDx else {si x < 15 entonces x = x + 1 else SAMPCON = x = 0} Si EOS.x = 1 y x = 12 x ADC12CLK CSTARTADDx else {si x < 15 Entonces x = x + 1 persona (MSC = 0 Convert x = 0} o SHP = 0) = 1 y MSC y SHP = 1 1 x ADC12CLK (ENC = 1 Conversión o y EOS.x = 0) (ENC = 1, o el resultado almacenado en EOS.x = 0) ADC12MEMx, ADC12IFG.x es x = puntero a ADC12MCTLx Figura 23-9. Repeat-Sequence -de modo Canales SLAU144J-diciembre 2004-Revisado 2013 Julio 569 ADC12 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 Operación www.ti.com 23.2.6.5 mediante el múltiple de la muestra y convertir (MSC) configurar el conversor para realizar las conversiones sucesivas automáticamente y lo antes posible, un múltiple de la muestra y convertir función está disponible. Cuando MSC = 1, CONSEQx > 0, y el temporizador de ejemplo se utiliza, el primer flanco ascendente de la señal activa SHI la primera conversión. Las conversiones sucesivas se activan automáticamente en cuanto la conversión previa se ha completado. Un aumento adicional en los bordes SHI se ignoran hasta que la secuencia se completa en un solo modo de secuencia o hasta que el ENC poco se coloca en la repetición de un único canal o repetido de modos de secuencia. La función de la ENC bit es invariable cuando se usa el MSC. 23.2.6.6 Detener Las conversiones ADC12 actividad Parada depende del modo de funcionamiento. Los métodos recomendados para detener una conversión activa o la conversión secuencia son: • Restablecer ENC en un solo canal de conversión simple modo de conversión se detiene inmediatamente y los resultados son impredecibles. Para obtener resultados correctos, sondear el bit ocupado hasta que se restablece antes de ENC. • Restablecer ENC en la repetición de un único canal se detiene la operación del convertidor al final de la conversión actual. • Restablecer ENC durante una secuencia o repetición de modo de secuencia se detiene el convertidor al final de la secuencia. • Puede que el modo de conversión se detiene inmediatamente mediante el establecimiento de la CONSEQx = 0 y el restablecimiento de la ENC. En este caso, la conversión de datos son fiables. NOTA: No hay juego de EOS para la secuencia si no EOS bit está establecido y modo de secuencia está seleccionada, el restablecimiento de la ENC poco no se detiene la secuencia. Para detener la secuencia, en primer lugar, seleccione un modo de canal único y, a continuación, restablezca la ENC. 23.2.7 Con el sensor de temperatura integrado

para usar el sensor de temperatura del chip, seleccione el canal de entrada analógica INCHx = 1010. Cualquier otra configuración se realiza como si un canal externo fue seleccionado, incluyendo selección de la referencia, la conversión- selección de memoria, etc. El sensor de temperatura típico función de transferencia se muestra en la Figura 23-10. Cuando se utiliza el sensor de temperatura, el periodo de muestreo debe ser mayor de 30 µs. El sensor de temperatura error de desviación puede ser grande y necesita ser calibrado para la mayoría de las aplicaciones. Ver el dispositivo específico de hoja de datos de los parámetros. Consulte la Sección 24.2.2.1 para la calibración las ecuaciones. Seleccionar el sensor de temperatura se enciende automáticamente en el chip de referencia generador como fuente de tensión para el sensor de temperatura. Sin embargo, no permitir que las selecciones para la conversión. La referencia opciones para convertir VREF+ de salida o afectar a la referencia del sensor de temperatura es la misma que con cualquier otro canal. 570 ADC SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Operación v ADC12 1,300 1,200 1,100 1,000 0,900 VTEMP=0,00355 (TEMPC)+0.986 0,800 0,700 grados Centígrados !50 0 50 100 Figura 23-10. Sensor de temperatura Típico Función de transferencia ADC12 23.2.8 Conexión a tierra y el ruido como con cualquier de alta resolución ADC, circuito impreso de distribución de la placa y las técnicas para conexión a tierra debe ser seguido para eliminar los bucles a tierra, efectos parásitos no deseados, y el ruido. Bucles de masa se forman cuando corriente de retorno de las A/D pasa por caminos que son comunes con otros circuitos analógicos o digitales. Si no se tiene cuidado, esta corriente puede generar pequeñas tensiones offset no deseados que pueden añadir o restar de la referencia o voltajes de entrada del convertidor A/D. Las conexiones que se muestran en la Figura 23-11 ayudar a evitar esto. Además de puesta a tierra, rizado y picos de ruido en las líneas de alimentación de conmutación digital debido a fuentes de alimentación de conmutación o puede dañar la conversión. Libre de ruido con diseño analógico y digital independiente tierra aviones con un solo punto de conexión se recomienda para lograr una gran precisión.

SLAU144J entre diciembre de 2004 y revisada 2013 Julio12 571 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 Operación www.ti.com DVCC Digital + Fuente de Alimentación DVSS disociación 10 uF 100 nF AV analógica + CC Desconexión de Fuente de Alimentación AVSS 10 uF 100 nF con un exterior Ve + REP+ referencia positiva 10 uF 100 nF con el interno V + REP+ Referencia Generador 10 uF 100 nF con un exterior V + REP. / VeREF! Negativos de Referencia 10 uF 100 nF Figura 23-11. Puesta a tierra y ADC12 23.2.9 Consideraciones Ruido ADC12 interrumpe la ADC12 tiene 18 fuentes de interrupción: • ADC12IFG0 a ADC12IFG15 • ADC12OV, ADC12MEMx desbordamiento • ADC12TOV, ADC12 tiempo de conversión El desbordamiento IFGx ADC12bits se establecen cuando sus correspondientes ADC12MEMx registro de memoria está cargada con una conversión. Una petición de interrupción se genera si la correspondiente iex ADC12bit bit GIE y la están establecidos. El ADC12OV condición ocurre cuando una conversión resultado se escribe en cualquier ADC12MEMx anterior antes de su conversión fue leído. El ADC12TOV estado se genera cuando otra muestra de conversión sea solicitada antes de la conversión actual se ha completado. El DMA se activa después de la conversión de un solo canal modos o después de la finalización de una secuencia de modos de canal. 23.2.9.1 ADC12IV, vector de interrupción Generador Todos ADC12 fuentes de interrupción y combinado se da prioridad a la fuente un único vector de interrupción. El vector de interrupción registro ADC12IV se utiliza para determinar lo que permitió ADC12 fuente de interrupción pidió una interrupción. La más alta prioridad habilitada ADC12 interrupción genera un número en el ADC12IV registro (consulte la sección 23.3.7 ). Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Personas con Discapacidad ADC12 interrumpe no afectan a la ADC12valor IV. Cualquier acceso (lectura o escritura) de la ADC12IV registro se restablece automáticamente la ADC12OV o el ADC12TOV estado en caso de que una fue la mayor interrupción pendiente. Ni interrumpir condición tiene un accesible bandera de interrupción. El ADC12IFGx banderas no se restablecen con el ADC12acceso IV. ADC12bits IFGx se restablecen automáticamente accediendo a sus asociados ADC12MEMx registro o se puede poner a cero con el software. Si interrumpir otro está pendiente después de la revisión de una petición de interrupción, se genera una interrupción. Por ejemplo, si el ADC12OV y ADC12IFG3 interrupciones están pendientes cuando la rutina de servicio de interrupción accede a la ADC12IV registro, la ADC12OV interrumpir estado se restablece automáticamente. Después de la RETI instrucción de la rutina de servicio de interrupción se ejecuta, la ADC12IFG3 genera una interrupción.

572 ADC12 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 Operación 23.2.9.2 ADC12 Gestión de interrupciones Software Ejemplo Ejemplo 23-1 muestra el uso recomendado de ADC12IV y el manejo de gastos generales. El ADC12IV se agrega valor a la PC para ir directamente a la rutina. Los números que se encuentran en la margen derecha se muestre ciclos de CPU para cada instrucción. Los gastos de software para diferentes fuentes de interrupción incluye latencia por interrupción y volver de interrumpir ciclos, pero no la gestión de tareas. Las latencias son: • ADC12IFG0 a ADC12IFG14, ADC12TOV, y ADC12OV: • 16 ciclos ADC1215:14 ciclos, el controlador de interrupciones de ADC12IFG15 muestra un modo de comprobar inmediatamente si una interrupción mayor prioridad se produjo durante el procesamiento de ADC12IFG15. Esto ahorra nueve ciclos si otro ADC12 interrupción está pendiente. Ejemplo 23-1. Manejo de interrupciones para ADC12 controlador de interrupción. ; Vectores 8-32 2 ; Vector 6: ADC12IFG0 2... ; Vector 4: ADC desbordamiento de distribución 2 JMP ADM0 ; 2 vectores: ADC 2 JMP ADTOV desbordamiento ; Vector 0: No interrumpir 5 JMP ADOV ; Agregar a PC 3 RETI ; Introducir Rutina de servicio de interrupción 6 AGREGAR &ADC12IV,PC ; INT_ADC12 ; Vector 34: ADC12IFG14 2 ; Controlador para ADC12IFG15 comienza aquí. JMP No es necesario. JMP ADM14 ; otros necesitan instrucciones? ; Avanzar como resultado, la bandera se restablece... ; ADM15 MOV &ADC12MEM15,xxx ; comprobar otros int pendiente ; JMP INT_ADC12 ; ADC12FFD14-ADC12IFG1 controladores ir aquí ; otros necesitan instrucciones? ; Avanzar como resultado, la bandera se restablece... ; ADM0 MOV &ADC12MEM0,xxx ; Return 5 ; RETI ; Return 5 ; Conv. tiempo de desbordamiento de RETI ; Return 5 ADTOV... , Asa ADCMEMx desbordamiento RETI ; ADOV... SLAU144J entre diciembre de 2004 y revisada 2013 Julio 573 ADC12 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 registra 23,3 www.ti.com ADC12 registra la ADC12 registros se muestran en la Tabla 23-2. Tabla 23-2. ADC12 Registros corto formulario Registro Tipo de registro Dirección Estado inicial ADC12 0 registro de control ADC12CTL0 read/write 01A0h Restablecer con POR registro de control ADC12 1 ADC12CTL1 read/write 01A2h Restablecer con POR ADC12 bandera de interrupción registro ADC12IFG Lectura/escritura 01A4h Restablecer con POR ADC12 enable interrupción registro ADC12IE read/write 01A6h Restablecer con POR ADC12 vector de interrupción palabra ADC12IV Leer 01A8h Reset POR ADC12 con memoria 0 ADC12MEM0

Lectura/escritura ha cambiado ADC 0140h12 memoria 1 ADC12MEM1 Lectura/escritura 0142h ha cambiado ADC12 memoria 2 ADC12MEM2 de lectura/escritura 0144h ha cambiado ADC12 memoria 3 ADC12MEM 3 lectura/escritura 0146h Cambiado ADC12 memoria 4 ADC12MEM4 Lectura/escritura 0148h ha cambiado ADC12 memoria 5 ADC12MEM5 Lectura/escritura 014Ah Cambiado ADC12 memoria 6 ADC12MEM6 Lectura/escritura 014Ch ha cambiado ADC12 memoria 7 ADC12MEM7 Lectura/escritura 014Eh Cambiado ADC12 memoria 8 ADC12MEM8 Lectura/escritura ha cambiado ADC 0150h12 memoria 9 ADC12MEM9 Lectura/escritura 0152h12 memoria inalterable ADC 10 ADC12MEM10 Lectura/escritura 0154h ha cambiado ADC12 memoria 11 ADC12MEM11 Lectura/escritura 0156h ha cambiado ADC12 memoria 12 ADC12MEM12 Lectura/escritura 0158h12 memoria inalterable ADC 13 ADC12MEM13 Lectura/escritura 015Ah Cambiado ADC12 memoria 14 ADC12MEM14 Lectura/escritura 015Ch ha cambiado ADC12 memoria 15 ADC12MEM15 Lectura/escritura 015Eh Cambiado ADC12 memoria 0 control ADC12MCTL0 Lectura/escritura 080h Reset POR ADC12 con memoria 1 control ADC12MCTL1 Lectura/escritura 081h Reset POR ADC12 con memoria 2 control ADC12MCTL2 de lectura/escritura 082h Reset POR ADC12 con memoria 3 control ADC12MCTL 3 lectura/escritura 083h Reset POR ADC12 con memoria 4 control ADC12MCTL4 Lectura/escritura 084h Reset POR ADC12 con memoria 5 control ADC12MCTL5 Leer /Escritura 085h Reset POR ADC12 con memoria 6 control ADC12MCTL6 Lectura/escritura 086h Reset POR ADC12 con memoria 7 control ADC12MCTL7 Lectura/escritura 087h Reset POR ADC12 con memoria 8 control ADC12MCTL8 Lectura/escritura 088h Reset POR ADC12 con memoria 9 control ADC12MCTL9 Lectura/escritura 089h Reset POR ADC12 con memoria 10 control ADC12MCTL10 Lectura/escritura 08Ah Restablecer con POR ADC12 control de memoria 11 ADC12MCTL11 Lectura/escritura 08Bh Restablecer con POR ADC12 control de memoria 12 ADC12MCTL12 Lectura/escritura 08Ch Restablecer con POR ADC12 control de memoria 13 ADC12MCTL13 Lectura/escritura 08Dh Restablecer con POR ADC12 control de memoria 14 ADC12MCTL14 Lectura/escritura 08Eh Restablecer con POR ADC12 control de memoria 15 ADC12MCTL15 Lectura/escritura 08Fh Restablecer con POR 574 ADC12 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 23.3.1 Registros ADC12CTL0, ADC12 Registro de Control 0 15 14 13 12 11 10 9 8 HOJAS1x HOJAS0x rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 MSC REF2_5V120N REFON ADC ADC12OVIE ADC12TOVIE ENC ADC12SC rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) solo puede ser modificado si LA ENC = 0 HOJAS1x Bits 15-12 Muestra de tiempo de espera. Estos bits definir el número de ciclos ADC12CLK en el período de muestreo para los registros ADC12MEM8 a ADC12MEM15. 0000 ADC12CLK 4 ciclos 8 0001 ADC12CLK 16 ciclos 0010 ciclos ADC12CLK 32 0011 ADC12CLK 0100 ciclos 64 ciclos ADC12CLK 96 0101 ADC12CLK 128 ciclos 0110 ciclos ADC12CLK 192 0111 ADC12CLK 256 ciclos 1000 ciclos ADC12CLK

384 1001 ADC12CLK 512 ciclos 1010 ciclos ADC12CLK 768 1011 ADC12CLK 1100 ciclos 1024 ciclos ADC12CLK 1101 1024 ADC12CLK 1110 ciclos 1024 ciclos ADC12CLK 1111 1024 ADC12CLK ciclos HOJAS0x Bits 11-8 muestra y tiempo de espera. Estos bits definir el número de ciclos ADC12CLK en el período de muestreo para los registros ADC12MEM0 a ADC12MEM7. 0000 ADC12CLK 4 ciclos 8 0001 ADC12CLK 16 ciclos 0010 ciclos ADC12CLK 32 0011 ADC12CLK 0100 ciclos 64 ciclos ADC12CLK 96 0101 ADC12CLK 128 ciclos 0110 ciclos ADC12CLK 192 0111 ADC12CLK 256 ciclos 1000 ciclos ADC12CLK 384 1001 ADC12CLK 512 ciclos 1010 ciclos ADC12CLK 768 1011 ADC12CLK 1100 ciclos 1024 ADC12CLK 1101 ciclos 1024 ciclos ADC12CLK 1110 1024 ADC12CLK 1111 ciclos 1024 ciclos ADC12CLK MSC Bit 7 Varias muestras y conversión. Válido sólo para la secuencia o se repiten los modos. El muestreo 0 timer requiere un flanco ascendente de la señal para activar SHI cada una de las muestras y conversión. 1 El primer flanco ascendente de la señal SHI temporizador activa el muestreo, pero muestra más y las conversiones se realizan de forma automática tan pronto como la conversión anterior ha terminado. REF2_5V 6 Bit Referencia tensión del generador. REFON también debe establecerse. 0 1,5 1 2,5 V V SLAU144J-diciembre de 2004 y revisada 2013 Julio 575 ADC12 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 registra www.ti.com REFON 5 bits generador de referencia 0 Referencia 1 Referencia en ADC12EN Bit 4 ADC12 en 0 ADC12 1 ADC12 en OVIE ADC12Bit 3 ADC12MEMx de rebose enable interrupción. La AIE poco también debe estar configurado para permitir la interrupción. Interrupción de desbordamiento 0 discapacitados 1 desbordamiento habilitado interrupción TOVIE ADC12Bit 2 ADC12 conversión de enable interrupción de desbordamiento. La AIE poco también debe estar configurado para permitir la interrupción. Tiempo de conversión 0 interrupción de desbordamiento 1 tiempo de conversión interrupción de desbordamiento activado ENC Bit 1 0 habilitar conversión ADC12 desactivada activada 1 ADC12 ADC12SC Bit 0 Iniciar la conversión. Controlado por software de la muestra y de la conversión. ADC12SC y ENC puede establecerse, junto con una sola instrucción. ADC12SC se restablece automáticamente. 0 Ninguna muestra de conversión de 1 Inicio de la muestra y de la conversión ADC12 576 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com ADC12 23.3.2 Registros ADC12CTL1, ADC12 Registro de Control 1 15 14 13 12 11 10 9 8 CSTARTADDx SHSx SHP ISSH rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 DIVx ADC12ADC12SSELx CONSEQx OCUPADO ADC12 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) solo puede ser modificado si ENC = 0 bits 15-12 Conversión CSTARTADDx dirección de inicio. Estos bits seleccione conversión ADC12 de registro de memoria se utiliza para una sola conversión o para la primera conversión de una secuencia. El valor de CSTARTADDx es de 0 a 0Fh, correspondiente a ADC12MEM0 a ADC12MEM15. 11-10 Bits SHSx Muestra-y-fuente seleccione 00 bits ADC12SC 01 Timer_A.OUT Timer_B1 10.DE0 11.DE1 Timer_B SHP Bit 9 Muestra-y-pulso de selección de modo. Este bit selecciona el origen de la señal de muestreo (SAMPCON) para que sea el resultado de la toma de muestras la muestra o temporizador de señal de entrada directamente. 0 SAMPCON señal proviene de la muestra de señal de entrada. 1 SAMPCON señal proviene de la toma de muestras del temporizador. ISSH 8 bits señal invertida muestra-y0 La muestra de señal de entrada no se invierte. 1 La muestra de señal de entrada está invertida. DIVx ADC12Bits 7-5 ADC12 divisor de reloj 000 /1 001 /2 010 /3 011 /4 100 /5 101 /6 110 /7 111 ADC12/8 bits 4-3 SSELx ADC12 reloj 00 selección de fuente ADC12OSC 01 10 MCLK ACLK SMCLK CONSEQx 11 Bits 2-1 Conversión modo de secuencia seleccionar 00 canal único, de conversión simple 01 Secuencia de canales 10 Repetición de un solo canal 11 Repetición de secuencia de canales ADC12Bit ocupado 0 ADC12 ocupado. Este bit indica que está activa una muestra o operación de conversión. 0 Ninguna operación está activo. 1 Una secuencia, muestra, o conversión está activa. SLAU144J entre diciembre de 2004 y revisada 2013 Julio12 577 ADC presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 23.3.3 Registros ADC12MEMx, Conversión ADC12 www.ti.com memoria registra 15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 11 10 9 Conversión 8 Los resultados de la conversión rw rw rw rw 3 2 1 0

rw rw rw rw Conversión Bits 15-0 12-bit los resultados de la conversión se justificado a la derecha. rw rw rw rw Bit 11 es el MSB. 15-12 Bits son siempre 0. Por escrito de los resultados de registros de memoria daña los resultados. 23.3.4 ADC12MCTLx, Conversión ADC12 registros de control Memoria 7 6 5 4 EOS SREFx rw- (0) rw- (0) rw- (0) rw- (0) solo puede ser modificado si ENC = 0 EOS 7 bits final de la secuencia. Indica la última conversión 3 2 1 0 rw INCHx- (0) rw- (0) rw-rw (0) de (0) en una secuencia. 0 No 1 fin de la secuencia final de la secuencia SREFx Bits 6-4 Seleccione referencia 000 VR+ = GRUPO y VR- = AVSS 001 VR+ = VREF+ y VR- = AVSS 010 VR+ = VeREF+ y VR- = AVSS 011 VR+ = VeREF+ y VR- = AVSS 100 VR+ = GRUPO y VR- = VREF-/ VeREF 101 VR+ = VREF+ y VR- = VREF-/ VeREF110 VR+ = VeREF+ y VR- = VREF-/ VeREF111 VR+ = VeREF+ y VR- = VREF-/ VeREFINCHx Bits 3-0 canal de entrada seleccionar 0000 A0 0001 A1 0010 A2 0011 A3 0100 A4 0101 A5 0110 A6 0111 A7 1000 1001 VeREF+ VREF- /VeREF de diodo temperatura 1010 1011 GRUPO - AVSS) / 2 1100 GND 1101 1110 GND GND GND 578 1111 ADC12 Copyright © 2004-2013, Texas SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com ADC12 23.3.5 Registros ADC12IE, ADC12 Enable Interrupción Registro 15 14 13 12 11 10 9 8 ADC12IE15 ADC12IE14 ADC12IE13 ADC12IE12 ADC12IE11 ADC12IE10 ADC12IFG9 ADC12IE8 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 ADC12ADC12IE7 IE6 IE5 ADC12ADC12ADC12IE4 IE3 IE2 ADC12ADC12IE1 ADC12IE0 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0 ) Rw- (0) ADC12Bits 15-0 iex enable interrupción. Estos bits activar o desactivar la petición de interrupción de la ADC12IFGx bits. 0 Interrupción Interrupción activada desactivada 1 23.3.6 ADC12IFG, ADC12 Registro bandera de interrupción 15 14 13 12 11 10 9 8 ADC12IFG15 ADC12IFG14 ADC12IFG13 ADC12IFG12 ADC12IFG11 ADC12IFG10 ADC12IFG9 ADC12IFG8 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0

ADC12IFG7 ADC12IFG6 ADC12IFG5 ADC12IFG4 ADC12IFG3 ADC12IFG2 ADC12IFG1 ADC12IFG0 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC12Bits 15-0 IFGx ADC12MEMx bandera de interrupción. Estos bits se establecen cuando ADC12MEMx correspondiente se carga con una conversión. El ADC12IFGx bits son cero si el ADC12MEMx correspondiente se puede acceder, o se puede restablecer con software. 0 Sin interrupción Interrupción pendiente pendiente 1 SLAU144J-diciembre 2004-Revisado 2013 Julio 579 ADC12 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

ADC12 23.3.7 Registros www.ti.com ADC12IV ADC12 Registro vector de interrupción 15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 0 0 ADC12ivx 0 r0 r0 r- (0) r (0) r (0) r (0) r (0) r0 ADC12Bits 15-0 ivx ADC12 vector de interrupción valor ADC12IV Fuente de interrupción Interrupción bandera de interrupción Prioridad contenido 000h sin interrupción pendiente: 002h ADC12MEMx desbordamiento (Mayor tiempo de conversión 004h desbordamiento (006h ADC12MEM0 bandera de interrupción ADC12IFG0 008h ADC12MEM1 bandera de interrupción ADC12IFG1 00Ah ADC12MEM2 bandera de interrupción ADC12IFG2 00Ch ADC12MEM3 bandera de interrupción IFG ADC12Eh3 00ADC12MEM4 bandera de interrupción ADC12IFG4 010h ADC12MEM5 bandera de interrupción ADC12IFG5 012h ADC12MEM6 bandera de interrupción ADC12IFG6 014h ADC12MEM7 bandera de interrupción ADC12IFG7 016h ADC12MEM8 bandera de interrupción ADC12IFG8 018h ADC12MEM9 bandera de interrupción ADC12IFG9 01Ah ADC12MEM10 bandera de interrupción ADC12IFG10 01Ch ADC12MEM11 bandera de interrupción IFG ADC12Eh11 01ADC12MEM12 bandera de interrupción ADC12IFG12 020h ADC12MEM13 bandera de interrupción ADC12IFG13 022h ADC12MEM14 bandera de interrupción ADC12IFG14 024h ADC12MEM15 bandera de interrupción ADC12IFG15 menor 580 ADC12 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 24 SLAU144J-diciembre 2004-Revisado TLV 2013 JULIO La Estructura Tag-Length - Valor (TLV) estructura se utiliza en determinadas MSP430x2xx los dispositivos para proporcionar información específica del dispositivo de la memoria flash del dispositivo segmenta, tales como los datos de calibración. Para los dependientes de un dispositivo, consulte los datos específicos de cada dispositivo. Tema ... ... ... . 24.1 TLV Página Introducción ... ... ... ... ... ... ... 24,2 582 Etiquetas compatibles ... ... ... ... ... ... ... 583 24.3 Comprobación

de integridad de segmenta ... ... ... ... ... ... ... ... TLV 586 24.4 Análisis Estructura del segmento A ... ... ... ... ... ... ... . 586 SLAU144J entre diciembre de 2004 y revisada 2013 Julio 581 TLV Estructura presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

TLV www.ti.com 24,1 Introducción Introducción El TLV TLV estructura almacena datos específicos de cada dispositivo en segmenta. Segmenta el contenido de un dispositivo de ejemplo se muestra en la Tabla 24-1. Tabla 24-1. Ejemplo Estructura segmenta palabra Dirección Byte Superior Etiqueta Byte inferior dirección y desplazamiento 0x10FE CALBC1_1MHZ CALDCO_1MHZ 0x10F6 + 0x0008 0x10FC CALBC1_8MHZ CALDCO_8MHZ 0x10F6 + 0x0006 0x10FA CALBC1_12MHZ CALDCO_ 12MHZ 0x10F6 + 0x0004 0x10F8 CALBC1_16MHZ CALDCO_ 16MHZ 0x10F6 + 0x0002 0x10F6 0x08 (longitud) TAG_DCO_30 0x10F6 0x10F4 0xFF 0xFF 0x10F2 0xFF 0xFF 0x10F0 0xFF 0xFF 0x10EE 0xFF 0xFF 0x10CE 0x08 (longitud) TAG_EMPTY 0x10CE 0x10EA CAL_ADC_25T85 0x10DA + 0x0010 0x10E8 CAL_ADC_25T30 0x10DA + 0x000 E 0x10E6 CAL_ADC_25VREF_FACTOR 0x10DA + 0x000C 0x10E4 CAL_ADC_15T85 0x10DA + 0x000A 0x10E2 CAL_ADC_15T30 0x10DA + 0x0008 0x10E0 CAL_ADC_15VREF_FACTOR 0x10DA + 0x0006 0x10DE CAL_ADC_OFFSET 0x10DA + 0x0004 0x10DC CAL_ADC_GAIN_FACTOR 0x10DA + 0x0002 0x10DA 0x10 (longitud) TAG_ADC12_1 0x10DA 0x10D8 0xFF 0xFF 0x10D6 0xFF 0xFF 0x10D4 0xFF 0xFF 0x10D2 0xFF 0xFF 0x10D0 0xFF 0xFF 0x10CE 0Xff 0xFF 0x10CC 0xFF 0xFF 0x10CA 0xFF 0xFF 0x10C8 0xFF 0xFF 0x10C6 0xFF 0xFF 0x10C4 0xFF 0xFF 0x10C2 0x16 (longitud) TAG_EMPTY 0x10C2 0x10C0 2 complemento del bit a bit XOR 0x10C0 Los dos primeros bytes de segmenta (0x10C0 y 0x10C1) la suma del resto del segmento (las direcciones 0x10C2 a 0x10FF). La primera etiqueta se encuentra en la dirección 0x10C2 y, en este ejemplo, es el TAG_EMPTY etiqueta. El siguiente byte (0x10C3) es la longitud de la siguiente estructura. La longitud de esta estructura TAG_EMPTY es 0x16 y, por lo tanto, la siguiente etiqueta, TAG_ADC12_1, se encuentra en la dirección 0x10DA. Una vez más, el siguiente byte contiene la longitud del TAG_ADC12_1 estructura. El TLV mapas estructura todo el rango de direcciones 0x10C2 a 0x10FF de la segmenta. Un programa de rutina a partir de etiquetas segmenta la dirección 0x10C2 puede extraer toda la información incluso si está almacenado en un dispositivo dirección absoluta. 582 TLV Estructura SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 24,2 Etiquetas compatibles Etiquetas compatibles

Cada dispositivo contiene un subconjunto de las etiquetas se muestran en la Tabla 24-2. Ver el dispositivo específico de hoja de datos para obtener más información. Tabla 24-2. Etiquetas compatibles (dispositivo específico) Descripción de la etiqueta TAG_EMPTY Valor identifica un área de la memoria sin usar 0xFE TAG_DCO_30 los valores de calibración de la Contraloría a temperatura ambiente y DVCC = 3 V 0x01 TAG_ADC12_1 los valores de calibración de la ADC12 módulo 0x08 TAG_ADC10_1 los valores de calibración para el módulo ADC10 0x08 24.2.1 Calibración LA CONTRALORÍA TLV Estructura de calibración la contraloría el BCS+ registros (BCSCTL1 y DCOCTL) se utilizan. Los valores almacenados en la memoria flash se segmenta por escrito a la BCS+ registros (ver tabla 24-3). Cuadro 24-3. La contraloría Los datos de calibración (dispositivo específico) Descripción de la etiqueta CALBC Offset1_1MHZ Valor BCSCTL1 para el registro de 1 MHz, TA = 25 °C 0x07 CALDCO_1MHZ DCOCTL Valor para el registro de 1 MHz, TA = 25 °C 0x06 CALBC1_8MHZ Valor para el BCSCTL1 registro de 8 MHz, TA = 25 °C 0x05 CALDCO_8MHZ DCOCTL Valor para el registro de 8 MHz, TA = 25 °C 0x04 CALBC1_12MHZ Valor para el BCSCTL1 registro de 12 MHz, TA = 25 °C 0x03 CALDCO_12MHZ DCOCTL Valor para el registro de 12 MHz, TA = 25 °C 0x02 CALBC1_16MHZ Valor para el BCSCTL1 registro de 16 MHz, TA = 25 °C 0x01 CALDCO_16MHZ DCOCTL Valor para el registro de 16 MHz, TA = 25 °C 0x00 Los datos de calibración para la Contraloría está disponible 2XX en todos los dispositivos y se almacena en el mismo direcciones absolutas. El dispositivo específico de contenido segmenta se aplica mediante el modo de direccionamiento absoluto si el código de ejemplo se muestra en el Ejemplo 24-1 se utiliza. Ejemplo 24-1. Ejemplo de código usando direcciones absolutas Modo DCOx y MODx ; Set RSELx MOV.B &CALDCO_1MHZ, &DCOCTL ; y MODx configuración MOV.B &CALBC1_1MHZ, &BCSCTL1 ; Seleccione menor DCOx y calibrar la contraloría a 1 MHz CLR.B &DCOCTL ; El TLV estructura permite el uso de la dirección de la etiqueta TAG_DCO_30 la contraloría dirección de registros. Ejemplo 24-2 muestra cómo abordar la contraloría los datos de calibración con el TAG_DCO_30 etiqueta. Ejemplo 24-2. Ejemplo de código con el TLV DCOx Estructura y MODx ; Set MAYO ANTES MOV.B 6 (R10), DCOCTL ; MODx configuración MOV.B 7 (R10), BCSCTL1 ; Seleccione menor DCOx y ; se supone que R10 contiene la dirección de la etiqueta TAG_DCO_30 CLR.B &DCOCTL y calibrar la contraloría a 8 MHz ; SLAU144J-diciembre 2004-Revisado 2013 Julio 583 TLV Estructura presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Etiquetas compatibles www.ti.com 24.2.2 TAG_ADC12_1 Calibración TLV Estructura Los datos de calibración correspondientes al módulo ADC12 consta de ocho palabras (ver tabla 24-4).

Tabla 24-4. TAG_ADC12_1 Datos de calibración (dispositivo específico) Descripción de la etiqueta Compensar CAL_ADC_25T85 VREF2_5 = 1, TA = 85 °C ± 2 °C, 12-bits conversión resultado 0x0E25T30 CAL_ADC_ VREF2_5 = 1, TA = 30 °C ± 2 °C, 12-bits conversión resultado 0x0C 25VREF_FACTOR CAL_ADC_ VREF2_5 = 1, TA = 30 °C ± 2 °C 0x0A 15T85 CAL_ADC_ VREF2_5 = 0, TA = 85 °C ± 2 °C, 12-bits conversión resultado 0x08 CAL_ADC_15T30 VREF2_5 = 0, TA = 30 °C ± 2 °C, 12-bits conversión resultado 0x06 CAL_ADC_15VREF_FACTOR VREF2_5 = 0, TA = 30 °C ± 2 °C 0x04 CAL_ADC_OFFSET VeREF = 2,5 V, TA = 85 °C ± 2 °C, fADC12CLK = 5 MHz 0 X02 CAL_ADC_GAIN_FACTOR VeREF = 2,5 V, TA = 85 °C ± 2 °C, fADC12CLK = 5 MHz 0x00 24.2.2.1 Datos de calibración del sensor de temperatura del sensor de temperatura está calibrado La tensión interna con referencias. Cada tensión de referencia (1,5 V y 2,5 V) contiene un valor medido de dos temperaturas, 30 °C ± 2 °C y 85 °C ± 2 °C y son almacenados en el TLV estructura segmenta en la respectiva ubicación (ver tabla 24-4). La ecuación característica de la tensión del sensor de temperatura, en mV, es: VSENSE = TCSENSOR × Temperatura + VSENSOR REPRESENTA LA (1) el coeficiente de temperatura, la ecuación. , En mV, representa la intersección y de TCSENSORin mV/ °C, representa la pendiente de la ecuación. Temp, en °C, es la temperatura de VSENSOR REPRESENTA LA interés. La temperatura (temperatura, °C) puede ser calculado de la siguiente manera para cada uno de los voltajes de referencia utilizados en la medición ADC: 85! 30 Temp= (ADC (raw). CAL_ADC_15T30) ×30 æ çç èCAL_ADC_15T85! CAL_ADC_15T30 ö ÷÷+ ø 85! 30 Temp= (ADC (raw). CAL_ADC_25T30) ×30 æ çç èCAL_ADC_25T85! CAL_ADC_25T30 ö ÷÷+ ø (2) 24.2.2.2 Referencia de tensión integrado Datos de calibración Los voltajes de referencia (VREF2_5 = 0 y 1) se midieron a temperatura ambiente. El valor medido es normalizados por 1,5 V o 2,5 V antes almacenados en la memoria flash segmenta. CAL_ADC_15VREF_FACTOR = (VeREF / 1,5 V) × 152 La conversión resultado es corregido por el coeficiente con el CAL_ADC_15VREF_FACTOR (o CAL_ADC_25VREF_FACTOR) y dividiendo el resultado por 152. ADC(corregido) = ADC(raw) × CAL_ADC_15VREF_FACTOR × (1 / 152 ) 24.2.2.3 Ejemplo de uso de la calibración de referencia en el siguiente ejemplo, el integrado 1.5 -V tensión de referencia se utiliza durante una conversión. • Conversión resultado: 0x0100 • tensión de referencia factor de calibración (CAL_ADC_15VREF_FACTOR): 0x7BBB los pasos siguientes muestran un ejemplo de cómo la conversión ADC12 resultado se puede corregir mediante el multiplicador de hardware: 1. Multiplicar el resultado por conversión 2 (este paso simplifica la división final). 2. Multiplicar el resultado por CAL_ADC_15VREF_FACTOR. 3. Dividir el resultado por 162 (utilice la parte superior palabra de 32 bits resultado RESHI multiplicación).

584 TLV Estructura SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Etiquetas compatibles en el ejemplo: 1. × 0X0100 0x0002 = 0x0200 2. 0X0200 × 0x7BBB = 0x00F7_7600 3. 0X00F7_7600 ÷ 0x0001_0000 = 0x0000_00F7 (= 247) El código de ejemplo utilizando el multiplicador de hardware. TAG_ADC12_1. ; Se supone que R9 contiene la dirección de la conversión del ADC, el resultado se almacena en ADC12MEM0 ; resultado: 16 bits superior ICNEDIATCK ; valor de calibración OP2 MOV.W &RESHI, &ADC_COR ; unsigned multiplicar OP1 MOV.W CAL_ADC_15VREF_FACTOR(R9) , &OP2 ; R10 x 2 MOV.W R10, &ICNEDIATCK ; mover resultado de R10 RLA.W R10 ; el valor corregido está disponible en ADC_COR MOV.W &ADC12MEM0,R10 ; 24.2.2.4 Offset y datos de la calibración de ganancia El desplazamiento del ADC12 se determina y se almacena como un complemento a dos segmenta en número. Corrección de errores del offset se hace agregando la CAL_ADC_OFFSET a la conversión. ADC(offset_corrected) = ADC(raw) + CAL_ADC_OFFSET la ganancia del ADC12, almacenados en el desplazamiento 0x00, se calcula mediante la siguiente ecuación. CAL_ADC_GAIN_FACTOR = (1 / GANANCIA) × 152 La conversión resultado es ganar corregido multiplicando con el CAL_ADC_GAIN_FACTOR y dividiendo el resultado por 152. ADC(gain_corrected) = ADC(raw) × CAL_ADC_GAIN_FACTOR × (1 / 152 ) si ambos ganancia y desviación corregida, la corrección de ganancia se realiza primero. ADC(gain_corrected) = ADC(raw) × CAL_ADC_GAIN_FACTOR × (1 / 152 ) ADC(final) = ADC(gain_corrected) + CAL_ADC_OFFSET 24.2.2.5 Ejemplo de uso y calibración de offset Ganancia En el ejemplo siguiente, una tensión de referencia externa se utiliza durante una conversión. • Conversión resultado: 0x0800 (= 2048) • factor de calibración: 0x7FE0 (error de ganancia: +2 LSB) • calibración de offset: 0xFFFE (2 complemento de -2) Los pasos siguientes, se muestra un ejemplo de cómo la conversión ADC12 resultado se corrige mediante el multiplicador de hardware: 1. Multiplicar el resultado por conversión 2 (este paso simplifica la división final). 2. Multiplicar el resultado por CAL_ADC_GAIN_FACTOR. 3. Dividir el resultado por 162 (utilice la parte superior palabra de 32 bits resultado multiplicación RESHI) 4. Agregar CAL_ADC_OFFSET al resultado. En el ejemplo: 1. × 0X0800 0x0002 = 0x1000 2. × 0X1000 0x8010 = 0x0801_0000 3. 0X0801_0000 ÷ 0x0001_0000 = 0x0000_0801 (= 2049) 4. 0X801 + 0xFFFE = 0x07FF (= 2047) El ejemplo de código utilizando el multiplicador de hardware.

Se supone que R9 contiene la dirección de la TAG_ADC12_1. ; La conversión del ADC resultado se almacena en ADC12MEM0 ; SLAU144J-diciembre de 2004 y revisada 2013 Julio 585 TLV Estructura presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Comprobación de integridad de segmenta www.ti.com agregar corrección de la desviación y uso 16 bits superior ICNEDIATCK ADD.W CAL_ADC_OFFSET(R9) , &ADC_COR ; valor de calibración OP2 MOV.W &RESHI, &ADC_COR ; unsigned multiplicar OP1 MOV.W CAL_ADC_GAIN_FACTOR(R9) , &OP2 ; 2 MOV.W R10, &ICNEDIATCK ‫ ٭‬R10 ; mover a R10 RLA.W R10 ; el valor corregido está disponible en ADC_COR MOV.W &ADC12MEM0,R10 ; 24.3 Comprobación de integridad de segmenta el 64 bytes segmenta contiene un 2-byte suma de comprobación de los datos almacenados a 0x10C2 hasta 0x10FF en las direcciones 0x10C0 y 0x10C1. La suma de verificación es un bit a bit XOR de 31 palabras almacenadas en la pareja: formato de datos. Un ejemplo de código para calcular la suma de comprobación siguiente complemento de las 31 palabras en 0x10C2 - 0x10FE. ; Comprobación de la integridad segmenta por calcular el 2; en R10. R11 se inicializa con 0x00. ; Se supone que segmenta la Dirección de inicio es almacenada y la etiqueta TLV_CHKSUM está establecido en el 0x10C0. ; Última palabra incluye? ; Añadir una palabra a suma CMP.W # 0x10FF,R10 ; Saltar la suma LP0 XOR.W @R10+R11 ; ADD.W #2,R10 Uso segmenta los datos ; suma no es correcto... ; Añadir suma JNZ CSNOK ; No, agregar más datos ADD.W TLV_CHKSUM,R11 ; JN LP0 no utilice segmenta los datos ; CSNOK... 24.4 Analizar TLV Estructura del segmento de código de ejemplo para analizar segmenta sigue. se almacena en R10. ; Se supone que segmenta la dirección de inicio y segmenta final? ; Vaya dos bytes CMP.W # 0x10FF,R10 ; LP1 ADD.W #2,R10 TAG_EMPTY? ; Sí, hecho CMP.B #TAG_EMPTY,0 (R10); JGE HECHO Sí, hecho con TAG_EMPTY ; No, seguir JMP LP2 ; T1 JNZ TAG_ADC12_1? ; T1 CMP.B #TAG_ADC12_1,0 (R10) Sí, TAG_ADC12_1 ; No, continuar... ; JNZ T2 hecho con TAG_ADC12_1 ; LP2 JMP TAG_DCO_30? ; T2 CMP.B #DCO_30,0 (R10) hecho con TAG_DCO_30 ; set DCOx y MODx JMP LP2 ; Sí, utilizar, por ejemplo 8MHz datos y MOV.B 6 (R10), DCOCTL ; Seleccione menor DCOx MOV.B 7 (R10), BCSCTL1 ; No, continuar CLR.B DCOCTL ; JNZ T3 ; Prueba de etiqueta "next"... ; T3 ... Hecho con "next tag" ; JMP LP2 586 TLV Estructura SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com TLV Estructura Análisis del segmento A y saltar para continuar con el análisis hecho ; Añadir longitud a R10 JMP LP1 ; Tienda de LONGITUD R11 ADD.W R11,R10 ; LP2 MOV.B 1 (R10), R11 SLAU144J-diciembre 2004-Revisado 2013 Julio 587 TLV Estructura presentar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 25 SLAU144J-diciembre 2004-Revisado CAD 2013 Julio12 El DAC12 módulo es un 12-bit tensión de salida convertidor de digital a analógico (DAC). Este capítulo describe el funcionamiento del módulo CAD12 del MSP430x2xx familia de dispositivos. Tema ... ... ... . 25,1 CAD12 Página Introducción ... ... ... ... ... ... 589 25,2 CAD12 Operación ... ... ... ... ... ... ... ... DAC12 591 25,3 registros ... ... ... ... ... ... ... ... 595 CAD 588 SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com DAC12 Introducción 25,1 CAD12 Introducción El módulo CAD12 es un 12-bit tensión de salida DAC. El DAC12 puede ser configurado en 8 bits o modo de 12 bits y puede utilizarse en combinación con el controlador de DMA. Cuando hay varios módulos CAD12 están presentes, pueden ser agrupados para operación de actualización sincrónica. Características de la DAC12 incluyen: • • • • • 12 bits salida monotï • 8-bit o 12-bit salida de tensión programables resolución • tiempo de asentamiento vs consumo de energía interna o externa • selección de referencia • binarios directamente o 2s felicitar al formato de datos • opción de auto calibración de corrección de la desviación • capacidad de actualización sincronizada de múltiples módulos CAD12 NOTA: múltiples módulos CAD12 Algunos dispositivos pueden integrar más de un DAC12 módulo. Si más de un DAC12 está presente en un dispositivo, y los múltiples módulos CAD12 funcionan de manera idéntica. A lo largo de este capítulo, la nomenclatura aparece como DAC12_xDAT o DAC12_xCTL para describir nombres de registro. Cuando esto ocurre, la x se utiliza para indicar qué módulo CAD12 se está discutiendo. En los casos donde la operación es idéntica, el registro sólo se hace alusión a CAD12_xCTL. El diagrama de bloques de la DAC12 módulo se muestra en la Figura 25-1. SLAU144J entre diciembre de 2004 y revisada 2013 Julio DAC12 589 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

DAC12 Introducción VeREF+ a ADC12 VREF+ módulo 2,5 V o 1,5 V referencia fromADC12 DAC12SREFx CAD CAD12IR12AMPx www.ti.com 00 01 /3 3 10 11 DAC12LSELx Derivación del pestillo 0000 0101 1010 0 TA1 TB2 1 1 1111 0 CAD12GRP CAD CAD12ENC12_0DAT actualizado Grupo Lógica de Carga DAC DAC12SREFx AVSS VR12IR! VR+ DAC12_0DE CAD12_0 x3 CAD12RES DAC12_0Pestillo CAD CAD12DF12_0DAT DAC12AMPx 00 01 /3 3 10 11 DAC12LSELx Derivación Pestillo 0000 0101 0 TA1 1010 1 1 1111 0 TB2 CAD12GRP CAD CAD12ENC12_1DAT actualizado Figura 25-1. DAC12 AVSS VR! VR+ DAC12_1DE CAD12_1 x3 CAD12RES DAC12_1Pestillo CAD CAD12DF12_1DAT 590 Diagrama de bloques CAD12 Copyright © 2004-2013, Texas SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com CAD12 Operación Operación 25,2 CAD12

El DAC12 módulo está configurado con software de usuario. La configuración y el funcionamiento de la DAC12 se discute en las secciones siguientes. 25.2.1 DAC12 Core El DAC12 se puede configurar para funcionar en 8 bits o modo de 12 bits con el bit DAC12RES. La salida de escala es programable a 1x o 3x, el voltaje de referencia seleccionado mediante el DAC12IR poco. Esta característica le permite al usuario controlar el rango dinámico del DAC12. El DAC12DF bit permite al usuario seleccionar entre datos binarios directamente y 2s de datos para complementar el DAC. Cuando se utiliza formato de datos binarios directamente, así como la fórmula de la tensión de salida se presenta en la Tabla 25-1. Tabla 25-1. DAC12 Escala completa gama (VREF = VeREF+ o VREF+) Resolución DAC12RES DAC12IR Fórmula Tensión de salida DAC12_xDAT 12 bits 0 0 V = V × 3 × DE REF 4096 DAC12_xDAT 12 bits 0 1 V = V × DE REF 4096 DAC12_xDAT 8 bits 1 0 V = V × 3 × DE REF 256 CAD12_xDAT 8 bits 1 1 V = V × DE REF 256 En el modo de 8 bits, el valor máximo utilizable para el CAD12_xDAT es 0FFh. En modo de 12 bits, el máximo valor utilizable para el CAD12_xDAT es 0FFFh. Los valores mayores que pueden ser escritos en el registro, pero todos los principales se pasan por alto. 25.2.1.1 DAC12 Selección de puerto El DAC12 salidas son multiplexados en el puerto P6 los pasadores y ADC12 entradas analógicas, y también las patas. Cuando CAD12AMPx > 0, la función DAC12 se selecciona automáticamente para los números pin, independientemente VeREF+ del estado de los asociados y PxDIRx PxSELx bits. El DAC12PO poco selecciona entre las clavijas P6 y el DAC salidas. Por ejemplo, cuando CAD12PO = 0, DAC12_0 salidas de P6.6 y VeREF+ pasadores para el DAC12_1 en salidas P6.7. Cuando CAD12PO = 1, DAC12_0 en salidas DAC12_1 salidas de P6.5. Consulte el esquema de contactos del puerto del dispositivo específico VeREF hoja de datos+ y más detalles. DAC12 25.2.2 referencia La referencia en el DAC12 está configurado para utilizar una tensión de referencia externa o interna de 1,5 - V/2,5 V referencia del ADC12 módulo con el DAC12SREFx bits. Cuando CAD12SREFx = {0,1 } se utiliza como referencia y al DAC12SREFx = {2,3 } la VeREF+ señal se utiliza como la señal VREF+ referencia. Para utilizar el ADC12 referencia interna, debe ser activado y configurado mediante el ADC12 bits de control. 25.2.2.1 DAC12 Referencia de entrada y salida de tensión almacena la entrada de referencia buffers y tensión de salida del DAC12 puede ser configurado para optimizar tiempo de asentamiento vs consumo de energía. Ocho combinaciones son seleccionados mediante el DAC12AMPx bits. En el bajo/bajo, el tiempo de asentamiento es el más lento, y el consumo de corriente de los buffers es el más bajo. El medio y alto tienen más rápida solución, pero el consumo de corriente aumenta. Ver el dispositivo específico de hoja de datos de los parámetros. 25.2.3 Actualización del DAC12 Salida de tensión El DAC12_xDAT registro puede ser conectado directamente a la DAC12 core o con búfer doble. El disparador para actualizar el DAC12 salida de tensión se ha seleccionado con el DAC12LSELx bits. SLAU144J entre diciembre de 2004 y revisada 2013 Julio DAC12 591 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

DAC12 Operación www.ti.com Cuando CAD12LSELx = 0 los datos seguro es transparente y la DAC12_xDAT registro se aplica directamente en el DAC12 core. el DAC12 salida inmediatamente las actualizaciones al nuevo DAC12 los datos se graban en el DAC12_xDAT registro, independientemente del estado del bit DAC12ENC. Cuando CAD12LSELx = 1, DAC12 datos está bloqueado y aplica en el DAC12 core después se escribe el dato nuevo en CAD12_xDAT. Cuando CAD12LSELx = 2 o 3, los datos está bloqueada en el borde de subida de la Timer_A CCR1 salida o salida Timer_B CCR2 respectivamente. DAC12ENC debe estar configurado para bloquear los nuevos datos cuando CAD12LSELx > 0. 25.2.4 DAC12_xDAT Formato de Datos del DAC12 admite tanto binarios directamente felicitar y 2s formatos de datos. Cuando se utiliza formato de datos binarios directamente, la escala completa valor de salida es 0FFFh en modo de 12 bits (0FFh en el modo de 8 bits) como se muestra en la Figura 25-2. Tensión de salida 0 salida Gran Escala Datos CAD 0 0FFFh Figura 25-2. Tensión de salida vs DAC12 Los datos, 12-Bit, recto modo Binario cuando se utiliza 2s de felicitar al formato de los datos, la gama se desplaza tal que un DAC12_xDAT valor de 0800h (0080h en modo de 8 bits) resultado cero tensión de salida, 0000h es el de escala media tensión de salida, y 07FFh (007Fh para modo de 8 bits) es la escala completa salida de tensión (véase la Figura 25-3 25-3 25-3 25-3). Tensión de salida de gran escala Mid-Scale Salida datos CAD 0 0800h ( ! 2048) 07FFh (+2047) 0 Figura 25-3. Tensión de salida vs DAC12 Datos, 12-bits, 2s25.2.5 Modo Complemento Amplificador de salida DAC12 Calibración de Offset La tensión de compensación del DAC12 amplificador de salida puede ser positivo o negativo. Cuando el desplazamiento es negativo, el amplificador de salida los intentos de la tensión negativa pero no puede hacerlo. La tensión de salida permanece en cero hasta que el DAC12 entrada digital produce un voltaje de salida positiva suficiente para superar la tensión de desplazamiento negativo, con el resultado de la función de transferencia se muestra en la Figura 25-4. 592 CAD SLAU144J12 de diciembre de 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com DAC12 0 Operación Tensión de salida DAC datos negativos Figura 25-4. Desplazamiento negativo cuando el amplificador de salida tiene un desplazamiento positivo, entrada digital de cero no da como resultado una tensión de salida El DAC12 tensión de salida alcanza el nivel máximo de salida antes DAC12 datos alcanza el máximo código. Esto se muestra en la Figura

una cero. de la 25-5.

Tensión de salida 0 Vcc Datos CAD Código gran escala Figura 25-5. Desplazamiento positivo el DAC12 tiene la capacidad de calibrar la tensión de compensación del amplificador de salida. Ajuste de la DAC12CALON poco inicia la calibración de offset. La calibración debe completar antes de utilizar el DAC12. Cuando se completa la calibración, la DAC12CALON poco se restablece automáticamente. El DAC12AMPx bits debe estar configurado antes de la calibración. Para obtener los mejores resultados de la calibración, puerto y actividad de la CPU debe ser minimizado durante la calibración. 25.2.6 Agrupar varios módulos CAD12 múltiples DAC12s pueden agruparse en la bit DAC12GRP para sincronizar la actualización de cada salida DAC12. Hardware garantiza que todos los módulos de CAD12 actualización simultáneamente un grupo independiente de cualquier interrupción o NMI. DAC12_0 y DAC12_1 se agrupan mediante el establecimiento de la DAC12GRP poco de CAD12_0. El DAC12GRP poco de CAD12_1 es que no te preocupes. Cuando CAD12_0 y DAC12_1 se agrupan: • El DAC12_1 CAD12LSELx bits seleccione la actualización tanto de los DACs • El DAC12LSELx bits tanto para cda debe ser > 0 • El DAC12ENC bits de ambos DACs debe ajustarse a 1 Cuando CAD12_0 y DAC12_1 se agrupan, tanto DAC12_xDAT registros deben estar por escrito antes de la salida de actualización, incluso si los datos de uno o ambos de los DACs no cambia. La Figura 25-6 muestra un pestillo de tiempo de actualización ejemplo para agrupar DAC12_0 y DAC12_1. Cuando CAD12_0 CAD12GRP = 1 y tanto CAD CAD12_X12LSELx > 0 y DAC12ENC = 0, ni DAC12 actualizaciones. SLAU144J entre diciembre de 2004 y revisada 2013 Julio DAC12 593 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

DAC12 Operación www.ti.com DAC12_0 CAD12_0 y DAC12_1 CAD12GRP actualizan simultáneamente DAC12_0 CAD12ENC TimerA_OUT1 CAD12_0DAT Nuevos Datos CAD12_1DAT DAC12_0 actualizado nuevos datos CAD12_0 Gatillo de cerrojo DAC12_0 CAD12LSELx = 2 CAD12_0 CAD12LSELx > 0Y12_1 CAD CAD12LSELx = 2

Figura 25-6. DAC12 Actualización del Grupo Ejemplo, Timer_A3 Gatillo NOTA: CAD12 Tiempo de asentamiento El controlador DMA es capaz de transferir datos en el DAC12 más rápido que el DAC12 salida puede resolver. El usuario debe asegurar el DAC12 tiempo de estabilización no es violado cuando se usa el controlador de DMA. Ver el dispositivo específico de hoja de datos de los parámetros. 25.2.7 EL CAD12 interrumpe el DAC12 vector de interrupción se comparte con el controlador de DMA en algunos dispositivos (ver datos específicos de cada dispositivo hoja de asignación de interrupciones). En este caso, el software debe verificar el DAC12IFG y DMAIFG banderas para determinar el origen de la interrupción. El DAC12IFG poco se define al CAD12LSELx > 0 y DAC12 los datos se trabada desde el DAC12_xDAT datos registro en el pestillo. Cuando CAD12LSELx = 0, el DAC12IFG bandera no está establecido. Un conjunto DAC12IFG bit indica que el DAC12 está listo para los nuevos datos. Si tanto el DAC12IE y los GIE bits se establecen, el DAC12IFG genera una petición de interrupción. El DAC12IFG bandera no se restablecerá automáticamente. Debe ser restablecido por software. 594 CAD SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 25,3 CAD12 registra el DAC12 registros se enumeran en la Tabla 25-2. Tabla 25-2. Breve Formulario Registro DAC12_0 CAD12_0CTL12_0 CAD datos CAD12_0DAT DAC12_1 control DAC12_1CTL12_1 CAD datos CAD12_1DAT SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas DAC12 Registros Registros DAC12 Tipo de registro Dirección Estado inicial Lectura/escritura 01C0h Restablecer con POR Lectura/escritura 01C8h Restablecer con POR Lectura/escritura 01C2h Restablecer con POR Lectura/escritura 01Cah Restablecer con POR DAC12 595 instrumentos incorporan

Registros DAC12 25.3.1 www.ti.com DAC12_xCTL, DAC12 Registro de Control 15 14 13 12 11 10 9 8 CAD CAD12PO12SREFx DAC12RES DAC12LSELx CALON CAD CAD12 rw12IR- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0

CAD12AMPx CAD CAD12DF12IE DAC12IFG CAD CAD12ENC12GRP rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) solo puede ser modificado si DAC12ENC = 0 CAD12PO 15 Bit DAC12 0 selección de salida DAC12_0 salida P6.6, DAC12_1 salida de P 6,7 1 CAD12_0 salida VeREF+, DAC12_1 P6.5 salida de DAC12SREFx 14-13 bits DAC12 seleccionar tensión de referencia VREF+ 00 01 10 VREF+VeREF+ 11 VeREF+ CAD12RES 12 Bits DAC12 resolución 0 resolución de 12 bits 1 8-bit DAC12LSELx resolución 11-10 bits DAC12 selección de carga. Selecciona la carga detonante de la DAC12 pestillo. DAC12ENC se debe establecer en el DAC para actualizar, excepto cuando CAD12LSELx = 0. 00 DAC12 pestillo las cargas cuando CAD12_xDAT escrito (CAD12ENC se omite) 01 DAC12 pestillo las cargas cuando CAD12_xDAT escrito, o, cuando se agrupan, cuando todos CAD12_xDAT registra en el grupo se han escrito. Borde de subida de 10 Timer_A.A1 (TA1) 11 borde de subida de Timer_B.A2 (TB2) CAD12CALON 9 Bit DAC12 de calibración. Este bit DAC12 inicia la secuencia de calibración y compensación se restablece automáticamente cuando la calibración se completa. Calibración 0 1 no está activo Inicio de la calibración/calibración en curso CAD12IR 8 Bit DAC12 rango de entrada. Este bit establece la referencia de entrada y salida de tensión. DAC12 0 de salida de escala = 3x 1 de tensión de referencia DAC12 de salida de escala = 1x tensión de referencia DAC12AMPx Bits 7-5 CAD12 amplificador. Estos bits seleccione tiempo de asentamiento vs consumo de corriente del DAC12 amplificadores de entrada y de salida. DAC12AMPx Buffer de Entrada de búfer de salida DAC12 000, salida de alta Z 001 CAD12 off, salida 0 V 010 baja velocidad/baja velocidad actual/actual 011 baja velocidad/velocidad media actual/actual 100 baja velocidad/Alta velocidad de corriente/corriente 101 velocidad media velocidad media/actual/actual 110 velocidad Media/Alta velocidad de corriente/corriente 111 Alta velocidad/Alta velocidad de corriente/ DAC actual12DF Bit DAC12 4 formato de datos binarios directamente 0 1 2 complemento DAC12IE 3 Bit DAC12 enable interrupción 0 desactivado 1 habilitado 596 CAD12 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Registros DAC12 Bit DAC12IFG DAC12 2 0 bandera de interrupción interrupción Interrupción pendiente pendiente 1

CAD12ENC 1 Bit DAC12 activar la conversión. Este bit permite que el DAC12 módulo CAD12LSELx > 0. cuando CAD12LSELx = 0, DAC12ENC se ignora. 0 DAC12 desactivada 1 CAD CAD12 activado12GRP 0 Bit DAC12 grupo. Grupos CAD12_X con el siguiente mayor CAD12_X. No se usa para el CAD12_1. 1 0 No agrupados agrupados 25.3.2 CAD12_xDAT, Registro de datos CAD12 15 14 13 12 11 10 9 8 0 0 0 0 Datos CAD12 r(0) r(0) r(0) r(0) rw- (0) rw(0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0 Datos CAD12 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 15-12 bits no utilizados no utilizados. Estos bits son siempre 0 y no afectan a la DAC12 core. DAC12 Bits de datos CAD12 11-0 11-0 11-0 datos CAD12 Formato de Datos Datos CAD12 12-bit DAC12 binario Los datos son justificado a la derecha. 11 Bits es el MSB. 12-Bit 2 complemento del DAC12 los datos son justificado a la derecha. 11 Bits es el MSB (signo). Binario de 8 bits El DAC12 los datos son justificado a la derecha. Bit 7 es el MSB. Bits 11-8 son no le importa y no afectan a la DAC12 core. 8-Bit 2 complemento del DAC12 los datos son justificado a la derecha. Bit 7 es el MSB (sign). Bits 11-8 son no le importa y no afectan a la DAC12 core. SLAU144J entre diciembre de 2004 y revisada 2013 Julio DAC12 597 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 26 SLAU144J-diciembre 2004-Revisado 2013 Julio SD16_A la SD16_A módulo es un único convertidor de 16-bit sigma-delta conversión analógica-digital módulo con una alta impedancia de entrada. Este capítulo describe la SD16_A. La SD16_A módulo se implementa en el MSP430x20x3 dispositivos. Tema ... ... ... . Página 26,1 SD16_A Introducción ... ... ... ... ... ... ... ... 599 26,2 SD16_A Operación ... ... ... ... ... ... ... ... 601 26,3 SD16_A registros ... ... ... ... ... ... 611 598 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A Introducción 26,1 SD16_A Introducción La SD16_A módulo consta de una sigma-delta del convertidor analógicodigital con una alta impedancia de entrada y una tensión interna. Tiene un máximo de ocho diferencial completo entrada analógica multiplexada

pares incluyendo un sensor de temperatura incorporado y un dividido tensión de alimentación. El convertidor está basada en un segundo orden de modulador sigma-delta y aniquilación del filtro digital. La matanza es un filtro tipo peine filtro seleccionable con sobremuestreo ratios de hasta 1024. Adicional de filtrado se puede realizar en el software. La entrada de alta impedancia búfer no está implementado en MSP430x20x3 dispositivos. Características de la SD16_A incluyen: • • • • • 16-bit sigma-delta • arquitectura multiplexada hasta ocho entradas analógicas del diferencial por canal(El número de entradas es dependiente del dispositivo, consulte el dispositivo de hoja de datos específicos.) • seleccionable por software en el chip de generación tensión de referencia (1,2 V) • seleccionable por software interno o externo de referencia • sensor de temperatura incorporado • hasta 1,1 MHz frecuencia de entrada modulador • entrada de alta impedancia buffer(no está implementada en todos los dispositivos, el dispositivo de hoja de datos específicos) • bajo seleccionable modo conversión de potencia el diagrama de bloques de la SD16_A módulo se muestra en la Figura 26-1. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 599 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Introducción SD16REFON www.ti.com 0 Referencia VREF AVSS 1,2 V 1 Referencia SD16VMIDON INCHx SD16 A0 000 SD16BUFx! A1 001 SD16GAINx A2 010 A3 011 PGA 2 segundo orden GRUPO SD16SSELx SD16XDIVx DIVx SD16 MCLK 0000 divisor 0101 Divisor SMCLK f 1/3/16/48 1/2/4/8 M 1010 1111 ACLK TACLK Iniciar la conversión SD16SC Logic SD16SNGL SD16OSRx BUF 15 0 A4 32 100 1.. !" Modulador A5 101 A6 110 SD16LP7 Referencia + " + " + " + " + " + " + " + " GRUPO 1 111 sensor de temp. SD16INCHx=101 SD16MEM SD16UNI0 SD16DF SD16XOSR 5R R 5R ! No se ha llevado a cabo en MSP430x20x3 dispositivos Figura 26-1. SD16_A Diagrama de bloque 600 SD16_A

Copyright © 2004-2013, Texas SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com SD16_A funcionamiento 26,2 SD16_A la SD16_A módulo está configurado con software de usuario. La configuración y el funcionamiento de la SD16_A se discute en las secciones siguientes. 26.2.1 Núcleo ADC la conversión analógica-digital se realiza por un 1-bit de segundo orden modulador sigma-delta. Un solo bit en el modulador comparación cuantiza la señal de entrada con el modulador fm frecuencia El resultado 1-bit data stream es el promedio por el filtro digital para la conversión. 26.2.2 Entrada Analógica y PGA la gama completa de rango de tensión de entrada para cada entrada analógica par depende de el valor de la ganancia del amplificador de ganancia programable de cada canal. El máximo rango de escala completa es de ±VFSR VFSR donde se define como: V = VREF 2 FSR GANAR PGA para un 1.2 -V de referencia, la máxima escala de gama de entrada para una ganancia de 1 es: 2 ±1,2 V V = = ±0,6 V FSR 1 ver el dispositivo específico de hoja de datos de gran escala especificaciones de entrada. 26.2.3 El Generador de tensión de referencia SD16_A módulo tiene una integrada de 1,2 -V. Que es habilitado por el SD16REFON poco. Cuando se utiliza la referencia interna externa 100-nF condensador conectado de ruido. La tensión de referencia interna se puede utilizar fuera del chip cuando VREF a AVSS se recomienda reducir SD16VMIDON = 1. La salida de búfer puede proporcionar hasta 1 mA de la unidad. Cuando se utiliza la referencia interna de chip, un 470-nF condensador conectado de VREF a AVSS es obligatorio. Ver el dispositivo específico de hoja de datos de los parámetros. Una referencia de tensión externa puede ser aplicado a la entrada cuando VREF SD16REFON y SD16VMIDON ambos se restablecen. 26.2.4 Auto Apagado El SD16_A está diseñado para aplicaciones de baja potencia. Cuando la tarjeta SD16_A no está activamente la conversión, se desactiva automáticamente y activa automáticamente cuando se inicia una conversión. La referencia no se desactiva automáticamente, pero se puede desactivar en la configuración SD16REFON = 0. Cuando la tarjeta SD16_A o referencia son discapacitados, que consumen sin corriente. 26.2.5 Selección de Pares Entrada Analógica la SD16_A puede convertir hasta 8 pares de entrada diferencial multiplexado en la PGA. Hasta cinco pares entrada analógica (A0-A4) están disponibles en la parte exterior del dispositivo. UN divisor resistivo para medir la tensión de alimentación está disponible mediante el uso de

la A5 entrada de multiplexor. Un sensor interno de temperatura está disponible mediante el A6 entrada de multiplexor. Entrada A7 es un cortocircuito conexión entre el + y - par de entrada y se puede utilizar para calibrar el desplazamiento de los SD16_A etapa de entrada. Tenga en cuenta que la desviación medida depende de la impedancia de la circuitería externa; por lo tanto, el desplazamiento real visto en cualquiera de las entradas analógicas pueden ser diferentes. 26.2.5.1 Configuración de entrada analógica entrada analógica La está configurado con el SD16INCTL0 y la SD16AE registros. La SD16INCHx bits seleccione uno de los ocho pares de entrada del diferencial del multiplexor analógico. La ganancia de la PGA es seleccionada por el SD16GAINx bits. Un total de seis ajustes de ganancia están disponibles. La SD16AEx bits activar o desactivar la entrada analógica. La SD16AEx poco desactiva el multiplexado circuitos digitales para el asociado. Ver el dispositivo específico de hoja de datos diagramas de pin. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 601 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Funcionamiento www.ti.com durante la conversión cualquier modificación a la SD16INCHx y SD16GAINx bits será efectiva con la siguiente matazón paso del filtro digital. Después de estos bits se modifica, la siguiente tres conversiones pueden ser válidos, debido a el tiempo de asentamiento del filtro digital. Este puede realizarse automáticamente con el SD16INTDLYx bits. Cuando SD16INTDLY = 00h, la conversión solicitud de interrupción no comenzará hasta la cuarta conversión después de una condición de arranque. Aplicación de los dispositivos de entrada de alta impedancia búfer que se pueden activar mediante la SD16BUFx bits. La configuración de la velocidad se seleccionan en función de los SD16_A modulador de frecuencia como se muestra en la Tabla 26-1. Tabla 26-1. Alta impedancia de entrada SD16BUFx Buffer Buffer SD16 Modulador FM Frecuencia 00 01 discapacitados de Amortiguación baja velocidad/fm actual < 200 kHz 10 velocidad media/actual fM 200 kHz < < 700 kHz 11 Alta velocidad/actual fM 700 kHz < < 1,1 MHz externo RC el filtro de suavizado se recomienda para el SD16_A para evitar "aliasing" de la señal de entrada. La frecuencia de corte debe ser < 10 kHz de 1MHz reloj modulación y OSR = 256. La frecuencia de corte puede ajustarse a una menor frecuencia en las aplicaciones que tienen una menor necesidad de ancho de banda. 26.2.6 Características de la entrada analógica la SD16_A utiliza un conector de entrada del condensador que aparece como una impedancia en circuitos externos como se muestra en la Figura 26-2. MSP430 VS+ = tensión de fuente externa positiva RS 1 k VS" = tensión de fuente externa negativa VS+ ! RS = resistencia de origen externo Muestreo CS = capacitancia CS GRUPO/ 2

CS RS 1 k VS" ! ! No se ha llevado a cabo en MSP430x20x3 dispositivos Figura 26-2. Entrada Analógica circuito equivalente cuando los amortiguadores son utilizados, no afecta a la frecuencia de muestreo en las áreas de influencia no se utilicen o no están presentes Gérson el dispositivo, la máxima de muestreo se calculará a partir del mínimo tiempo de asentamiento tSettling del circuito de muestreo dado por: fs. Sin embargo, la frecuencia fS puede t (R + 1 k ) × C × ln Resolver S ³ W æ ö 17 GANAR × 2 × V ÷Ax ç ç ÷ è ø REF V donde 1 æ ö AV AV f = y V = max ! V , ! V CC CC S Ax S+ S! Ç ÷ 2 × t 2 2 ç ÷ è ø con solución VS+ y VS de referencia a AVSS. CS varía de acuerdo con el valor de la ganancia, como se muestra en la Tabla 26-2. 602 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A operación Tabla 26-2. Muestreo Muestreo Capacitancia Capacitancia PGA Ganancia, CS 1 1,25 pF 2, 4 2,5 pF 8 pF 5 16, 32 10 pF 26.2.7 Filtro Digital El filtro digital procesa los 1 bits de la secuencia de datos mediante un modulador SINC 3 filtro de peine. La función de transferencia se describe en el z-Dominio: 3 æ ö -OSR 1 1 ! Z H(z) = × ÷ ç ç ÷ è ø OSR -1 1 ! Z y en el dominio de la frecuencia por: 3 M donde 3 é ù é ù æ ö æ ö f f ê ú ê ú sinc OSR OSR × × sin × × ç ÷ ç ÷ p p ç ÷ ç ÷ ê ú ê ú è ø è ø f f M 1 H(f) = = × ê ú ê ú æ ö æ ö ê ú ê ú f OSR sinc × sin × ç ÷ ç ÷ p p ê ú ê ú ç ÷ ç ÷ ë û ë û è ø è ø f f M M la tasa de sobremuestreo, OSR, es la relación entre la frecuencia de modulación la frecuencia de muestreo figura 26-3 Muestra la respuesta en frecuencia del filtro de la OSR de 32. La fM primer filtro notch es a fs. /OSR. La muesca de frecuencia se puede ajustar cambiando la frecuencia del modulador, utilizando fs = fM SD16SSELx y SD16DIVx y la tasa de sobremuestreo usando la SD16OSRx y SD16XOSR fm, bits. El filtro digital de cada canal ADC completa diezmar a los digital y los productos nuevos resultados de la conversión a la SD16MEM0 registrarse en la frecuencia de muestreo. 0 ! 20 ! 40

! 60 !80 GANANCIA [dB] ! 100 !120 !140 fs Frecuencia fM Figura 26-3. Respuesta de frecuencia Filtro de peine con OSR = 32 Figura 26-4 muestra el filtro digital paso respuesta y puntos de cambio. De paso los cambios en la entrada tras el inicio de la conversión a tiempo de asentamiento deben estar permitidos antes de que un resultado válido conversión está disponible. La SD16INTDLYx bits pueden proporcionar la suficiente tiempo de asentamiento del filtro para un cambio en la entrada de ADC. Si este paso se realiza sincrónicamente al debilitamiento del filtro digital los datos válidos estará disponible en la tercera conversión. Una devolución de datos asincrónica paso requerirá una conversión adicional antes datos válidos disponibles. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 603 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A operación asincrónica www.ti.com Síncrono Paso 4 3 1 1 3 2 0,8 0,8 0,6 0,6 0,4 2 V0.4 % FSR 0,2 0,2 1 1 0 0 Conversión conversión Figura 26-4. Filtro Digital Paso Respuesta y puntos de cambio de Salida 26.2.7.1 Filtro Digital El número de bits de salida del filtro digital depende de la relación de sobremuestreo y oscila de los 15 a los 30 bits. La Figura 26-5 muestra la salida del filtro digital y su relación con SD16MEM0 para cada OSR, LSBACC y SD16UNI. Por ejemplo, en el caso de OSR = 1024, LSBACC = 0 y SD16UNI = 1, la SD16MEM0 registro contiene bits 28 a 13 de la salida del filtro digital. Cuando OSR = 32, (SD16UNI = 0) o dos (SD16UNI= 1) STPS son siempre iguales a cero. La SD16LSBACC y SD16LSBTOG bits dan acceso a los bits menos significativos de la salida del filtro digital. Cuando SD16LSBACC = 1 los 16 bits menos significativos de la salida del filtro digital se leen de SD16MEM0 utilizando word instrucciones. La SD16MEM0 registro también se puede acceder con el byte instrucciones sólo devuelve los 8 bits menos significativos de la salida del filtro digital. Cuando SD16LSBTOG = 1 el SD16LSBACC bit es automáticamente cambia cada vez SD16MEM0 es leer. Esto permite que el filtro digital de una resultado hay que leer con dos lecturas de SD16MEM0. Ajuste o compensación SD16LSBTOG no cambia SD16LSBACC hasta la próxima SD16MEM0 acceso.

604 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A Operación OSR=1024, LSBACC=0, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=1024, LSBACC=1, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=1024, LSBACC=0, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=1024, LSBACC=1, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=512, LSBACC=0, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=512, LSBACC=1, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=512, LSBACC=0, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 OSR=512, LSBACC=1, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 4 1 0 SLAU144J entre diciembre de 2004 y revisada 2013 Julio 605 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Operación www.ti.com OSR=256, LSBACC=0, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 4 1 0 OSR=256, LSBACC=1, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 4 1 0 OSR=256, LSBACC=0, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 4 1 0 OSR=256, LSBACC=1, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 4 1 0

6 5 3 2 6 5 3 2 6 5 3 2 6 5 3 2 6 5 3 2 6 5 3 2 6 5 3 2 6 5 3 2

18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2

OSR=128, LSBACC=0, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=1, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=0, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=1, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=0, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=1, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=0, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=1, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=32, LSBACC=x, SD16UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=32, LSBACC=x, SD16UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 Figura 26-5. Utiliza Bits de salida del filtro Digital 606 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 Julio

www.ti.com SD16_A Operación 26.2.8 Conversión Registro de memoria: SD16MEM0 la SD16MEM0 registro está asociado con la SD16_A canal. Los resultados de la conversión se trasladan a la SD16MEM0 registro con cada paso de diezmar el filtro digital. La tarjeta SD16IFG bit se configura cuando se escriben nuevos datos a la SD16MEM0. SD16IFG se borran automáticamente cuando SD16MEM0 es leído por el CPU o pueden ser eliminados con el software. 26.2.8.1 Formato de datos El formato de datos de salida es configurable en complemento a dos, binario o modo unipolar como se muestra en la Tabla 26-3. El formato de datos es seleccionado por el SD16DF y SD16UNI bits. Tabla 26-3. Formato de los datos (1) Filtro Digital SD16UNI Salida SD16DF Formato Entrada Analógica SD16MEM0 (OSR = 256) +FSR FFFF FFFFFF

0 0 Bipolar 8000 Offset cero binario 800000 -FSR 0000 000000 +FSR 7FFF 7FFFFF Pareja Bipolar 0 1 0000 000000 Complemento CERO -FSR FSR 8000 800000 + FFFF FFFFFF 1 0 0000 800000 CERO Unipolar -FSR 0000 000000 (1) Independiente de SD16OSRx y SD16XOSR; SD16LSBACC = 0. NOTA: Las mediciones del descentramiento y el formato de datos Cualquier desplazamiento medición externa o interna mediante el par diferencial A7 sólo es apropiado cuando el canal está funcionando en modo bipolar con SD16UNI = 0. La Figura 26-6 muestra la relación entre la escala completa rango de tensión de entrada de -VFSR a +VFSR y la conversión. Los formatos de datos se ilustra. Salida Bipolar: el desplazamiento binario de Salida Bipolar: 2 "complemento de Salida Unipolar SD16MEMx SD16MEMx SD16MEMx FFFFh 7FFFh FFFFh Entrada !V 8000h FSR Tensión Tensión de entrada 0000h 0000h +V FSR !V +V FSR FSR Tensión de entrada 0000h 8000h !V +V FSR FSR Figura 26-6. Tensión de entrada vs Salida Digital SLAU144J entre diciembre de 2004 y revisada 2013 Julio 607 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Operación www.ti.com 26.2.9 Conversión Modos El módulo SD16_A se puede configurar para dos modos de funcionamiento que se indican en la Tabla 26-4. La SD16SNGL poco selecciona el modo conversión. Tabla 26-4. Resumen Modo Conversión SD16SNGL 1 Modo de funcionamiento simple conversión del canal se convierte una vez. 0 Conversión continua el canal se convierte continuamente. 26.2.9.1 La Conversión simple SD16SC bit del canal inicia una conversión de canal cuando SD16SNGL = 1. La SD16SC poco se borrará automáticamente después de la conversión. Centro SD16SC antes de la conversión se ha completado se detiene inmediatamente conversión del canal, el canal está apagado y el correspondiente filtro digital se apaga. El valor de SD16MEM0 puede cambiar cuando SD16SC se borra. Se recomienda que los datos de conversión en SD16MEM0 leer antes de borrar SD16SC para evitar leer un resultado inválido. 26.2.9.2 Cuando continua conversión SD16SNGL = 0 continua conversión modo está seleccionado. Conversión de la canal se iniciará cuando SD16SC es establecer y continuar hasta que el SD16SC poco se borra por el software.

Centro SD16SC se detiene inmediatamente conversión del canal seleccionado, el canal está apagado y el correspondiente filtro digital está apagado. El valor de SD16MEM0 puede cambiar cuando SD16SC se borra. Se recomienda que los datos de conversión en SD16MEM0 leer antes de borrar SD16SC para evitar leer un resultado inválido. La Figura 26-7 muestra la conversión. Conversión SD16SNGL = 1 SD16SC de SW Auto!claro Conv Conversión Conversión Conversión SD16SNGL = 0 SD16SC de SW por SW = Resultado escrito a SD16MEM0 Tiempo Figura 26-7. Funcionamiento de un canal 26.2.10 mediante el sensor de temperatura integrado para usar el sensor de temperatura del chip, el usuario selecciona la entrada analógica SD16INCHx par = 110 y juegos SD16REFON = 1. Cualquier otra configuración se realiza como si una entrada analógica externa par fue seleccionada, incluyendo SD16INTDLYx y SD16GAINx configuración. Debido a que la referencia interna debe estar activada para utilizar el sensor de temperatura, que no es posible utilizar una referencia externa de la conversión de el voltaje del sensor de temperatura. Además, el número de referencia interna estará en disputa con los referencia externa. En este caso, el SD16VMIDON poco puede ser ajustada para minimizar los efectos de la contención en la conversión. El sensor de temperatura típico función de transferencia se muestra en la Figura 26-8. Cuando entradas de conmutación de un SD16_A canal con el sensor de temperatura adecuada, retardo debe ser suministrada mediante SD16INTDLYx para permitir que el filtro digital para resolver y para asegurar que los resultados de la conversión son válidos. El error de desviación del sensor de temperatura pueden ser muy grandes, y puede ser necesario calibrar para la mayoría de las aplicaciones. Ver datos específicos de cada dispositivo sensor de temperatura hoja de parámetros. 608 SD16_A SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A Operación v 0,500 0,450 0,400 0,350 0,300 Vsensor representa la,tipo= TCSensor(273 + T[ao]) + VOffset, sensor[mV] 0,250 0,200 grados Centígrados !50 0 50 100 Figura 26-8. Sensor de temperatura típico 26.2.11 Función de Transferencia Gestión de interrupciones la SD16_A tiene 2 fuentes de interrupción de su canal ADC:

• SD16IFG • SD16OVIFG El SD16IFG poco se define cuando la SD16MEM0 registro de memoria se escribe con una conversión. Una petición de interrupción se genera si la correspondiente tarjeta SD16IE bit bit GIE y se han generado. La SD16_A condición de desbordamiento se produce cuando una conversión resultado se escribe a SD16MEM0 ubicación anterior antes de la conversión se leer. 26.2.11.1 SD16IV, vector de interrupción Generador Todos SD16_A fuentes de interrupción y se da prioridad a un único vector de interrupción. SD16IV se utiliza para determinar lo que permitió SD16_A fuente de interrupción pidió una interrupción. La más alta prioridad SD16_A petición de interrupción que se activa genera un número en la SD16IV registrarse (ver registro descripción). Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Personas con Discapacidad SD16_A interrumpe no afectan a la SD16valor IV. Cualquier acceso, leer o escribir, de la SD16IV registro no tiene efecto sobre el SD16OVIFG o SD16IFG banderas. La SD16IFG banderas se ponen a cero mediante la lectura de la SD16MEM0 registrarse o por compensación las banderas en el software. SD16OVIFG bits sólo se pueden restaurar con el software. Si interrumpir otro está pendiente después de la revisión de una petición de interrupción, se genera una interrupción. Por ejemplo, si el SD16OVIFG y uno o más SD16IFG interrupciones están pendiente de resolución cuando la rutina de servicio de interrupción accede a la SD16IV registro, el SD16OVIFG interrumpir condición es brindar servicio en primer lugar y el pabellón correspondiente(s) deben ser borrados en el software. Después de la RETI instrucción de la rutina de servicio de interrupción se ejecuta, la prioridad más alta SD16IFG pendiente genera otra petición de interrupción. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 609 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Operación www.ti.com 26.2.11.2 interrumpir la operación demora SD16INTDLYx bits controlar la sincronización de la primera interrupción petición de servicio para el canal correspondiente. Esta función retrasa la petición de interrupción de un completó la conversión de un máximo de cuatro ciclos conversión permite que el filtro digital de resolver antes de generar una petición de interrupción. La demora se aplica cada vez que la SD16SC bit está establecido o cuando la tarjeta SD16GAINx o SD16INCHx bits para el canal se han modificado. SD16INTDLYx deshabilita interrupción de desbordamiento generación para el canal de la cantidad seleccionada de ciclos retardo. Solicitud de Interrupción por el retraso no se generan conversiones durante el retardo. 610 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A registra 26,3 SD16_A registra el SD16_A registros se enumeran en la Tabla 26-5. Tabla 26-5. SD16_A Registros corto formulario Registro Tipo de registro Dirección Estado inicial SD SD16_A16CTL control Lectura/escritura 0100h Restablecer con PUC SD16_A vector de interrupción SD16IV Lectura/escritura 0110h Restablecer con PUC SD16_A canal 0 SD16CCTL control0 Lectura/escritura 0102h Restablecer con PUC SD16_A conversión memoria SD16MEM0 Lectura/escritura 0112h Restablecer con PUC SD16_A control de entrada SD16INCTL0 read/write 0B0h Restablecer con PUC SD16_A analógico SD16AE permiten Lectura/escritura 0B7h Restablecer con PUC SLAU144J-diciembre 2004-Revisado 2013 Julio 611 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Registros 26.3.1 SD16CTL, SD16_A Registro de Control 15 14 13 12 reservado r0 r0 r0 r0 7 6 5 4 SD16DIVx SD16SSELx rw-0 rw-0 rw-0 rw-0 15-12 bits Reservados Reservados SD16XDIVx Bits 11-9 SD16_A reloj Divisor 000 /1 001 /3 010 /16 011 /48 1xx Reservados SD16LP Bit 8 modo de bajo consumo. Este bit selecciona un reducido www.ti.com 11 10 9 8 SD16XDIVx SD16LP -0 rw-0 rw rw rw-0 3 0 2 1 0 SD16VMIDON SD16REFON SD16OVIE Reservados rw-0 rw-0 rw-0 r0 velocidad, modo de ahorro de energía 0 modo de bajo consumo de potencia está desactivado 1 modo de bajo consumo de energía está activado. La máxima frecuencia de reloj para el SD16_A es reducida. DIVx SD16Bits 7-6 SD16_A divisor de reloj 00 /1 01 /2 10 /4 11 /8 SD16SSELx Bits 5-4 SD16_A reloj 00 selección de fuente MCLK SMCLK 01 10 11 ACLK TACLK externa SD16VMIDON VMID buffer 3 bits en 0 de 1 en la SD16REFON 2 bits generador de referencia 0 Referencia 1 Referencia en SD16OVIE Bit 1 SD16_A enable interrupción de desbordamiento. La AIE poco también debe estar configurado para permitir la interrupción. Interrupción de desbordamiento 0 discapacitados 1 desbordamiento habilitado interrupción reservado reservado Bit 0 612 SD16_A

Copyright © 2004-2013, Texas SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación Comentarios instrumentos incorporan

www.ti.com SD16_A Registros 26.3.2 SD16CCTL0, SD16_A Registro de Control 0 15 14 13 12 11 10 9 8 (1) Reservados SD16BUFx SD SD16UNI16XOSR SD16SNGL SD16OSRx r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 7 6 5 4 3 2 1 0 SD16LSBTOG SD16LSBACC SD16OVIFG SD16DF SD16IE SD16IFG SD16SC Reservados rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0 15 Bits Reservados Reservados SD16BUFx 14-13 bits de alta impedancia de entrada 00 Buffer buffer de 01 discapacitados baja velocidad/actual de 10 velocidad media/actuales 11 Alta velocidad/ SD16UNI 12 Bits modo Unipolar Bipolar 0 seleccione modo 1 modo Unipolar SD16XOSR poco 11 Relación de sobremuestreo ampliado. Este bit, junto con el SD16OSRx bits, seleccione el sobremuestreo. Ver SD16OSRx poco descripción de los ajustes. SD16SNGL Bit 10 modo simple conversión seleccione 0 conversión continua conversión simple modo 1 modo SD16OSRx Bits 9-8 Cuando El sobremuestreo relación SD16XOSR = 0 00 256 01 128 10 64 11 32 SD16XOSR = 1 00 512 01 11 1024 10 reservado reservado SD16LSBTOG 7 bits LSB alternar. Este bit, cuando establece, hace SD16LSBACC para alternar cada vez que la SD16MEM0 registro es leer. 0 SD16LSBACC no alternar con cada SD16MEM0 leer 1 SD16LSBACC cambia con cada SD16MEM0 leer SD16LSBACC Bit 6 LSB. Este bit permite acceder a la parte superior o inferior 16-bits de la SD16_A conversión. 0 SD16MEMx contiene los más importantes 16-bits de la conversión. 1 SD16MEMx contiene el menos significativo 16-bits de la conversión. SD16OVIFG poco 5 SD16_A 0 bandera de interrupción de desbordamiento desbordamiento No interrupción interrupción pendiente pendiente 1 Desbordamiento SD16DF Bit 4 SD16_A 0 formato de datos binario Offset 1 2 complemento de SD16IE Bit 3 SD16_A enable interrupción 1 0 Desactivado Activado SD16IFG Bit 2 SD16_A bandera de interrupción. SD16IFG se establece cuando los nuevos resultados de la conversión. SD16IFG se restablece automáticamente cuando el correspondiente registro SD16MEMx es leer, o pueden ser eliminados con el software. 0 Sin interrupción Interrupción pendiente 1 pendiente (1) reservada en MSP430x20x3 dispositivos SLAU144J-diciembre de 2004-Revisado 2013 Julio 613 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD16_A Registros www.ti.com SD16SC Bit 1 SD16_A iniciar la conversión 0 1 inicio inicio conversión conversión 0 bits Reservados Reservados 26.3.3 SD16INCTL0, SD16_A Entrada Registro de Control 7 6 5 4 3 2 1 0 SD16INTDLYx SD16GAINx SD16INCHx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD16INTDLYx Bits 7-6 Interrupción demorar la generación después de la conversión. Estos bits seleccione el retraso de la primera interrupción después de la conversión. 00 Cuarto muestra hace 01 interrupción interrupción tercera muestra hace 10 segundos muestra hace 11 interrupción interrupción Primera muestra hace SD16GAINx Bits 5-3 SD16_A preamplificador ganar 000 001 x1 x2 x4 010 011 x8 x16 100 101 110 x32 reservado reservado 111 SD16INCHx Bits 2-0 SD16_A canal par diferencial entrada 000 A0 001 A1 010 A2 011 A3 100 A4 101 A5 - GRUPO - AVSS) / 11 110 A6 Sensor de temperatura 111 A7 - Corto en el PGA de descentramiento 614 SD16_A SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD16_A Registros 26.3.4 SD16MEM0, SD16_A Conversión Registro de memoria 15 14 13 12 11 10 9 8 Los resultados de la conversión r r r r r R r r 7 6 5 4 3 2 1 0 Los resultados de la conversión r r r r r r r r Conversión Bits 15-0 Los resultados de la conversión. La SD16MEMx registro contiene la parte superior o inferior 16-bits del filtro digital resultados en función de la SD16LSBACC poco. 26.3.5 SD16AE, SD16_A entrada analógica permiten registrar 7 6 5 4 3 2 1 0 SD16AE7 SD16AE6 SD16AE5 SD16AE4 SD16AE3 SD16AE2 SD16AE1 SD16AE0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD16AEx Bits 7-0 SD16_A analógico habilitar 0 entrada externa. Entradas negativas están conectados internamente a VSS. 1 Entrada externa. 26.3.6 SD16IV, SD16_A vector de interrupción Registro 15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0 0 0 0 SD16ivx 0 r0 r0 r0 r0 SD16ivx Bits 15-0 SD16_A vector de interrupción SD16IV valor Fuente de interrupción Interrupción bandera de interrupción Prioridad contenido 000h en espera sin interrupción SD16CCTLx 002h SD16MEMx desbordamiento mayor SD16OVIFG SD16CCTL0 004h SD16_A interrumpir SD16IFG

006h Reservados - 008h Reservados - 00Ah Reservados - 00Ch Reservados 00Eh reservado - 010h Reservados - Menor SLAU144J-diciembre 2004-Revisado 2013 Julio 615 SD16_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

Capítulo 27 SLAU144J-diciembre 2004-Revisado 2013 Julio SD24_A La Módulo SD24_A multicanal es un 24-bit sigma-delta del convertidor analógico-digital (ADC). Este capítulo describe los SD24_A del MSP430x2xx familia. Tema ... ... ... . Página 27,1 SD24_A Introducción ... ... ... ... ... ... ... ... 617 27,2 SD24_A Operación ... ... ... ... ... ... ... ... 619 27,3 SD24_A registros ... ... ... ... ... ... 632 616 SD24_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Introducción 27,1 SD24_A Introducción La SD24_A módulo consta de siete independientes sigma-delta convertidores analógico-digital, que se conoce como canales y una tensión interna. Cada canal tiene un máximo de ocho diferencial completo entrada analógica multiplexada pares incluyendo un sensor de temperatura incorporado y un dividido tensión de alimentación. Los convertidores se basan en segundo orden sobremuestreo moduladores sigma-delta y diezmar los filtros digitales. La destrucción de los filtros se peine con la posibilidad de seleccionar los filtros de tipo relaciones sobremuestreo de hasta 1024. Adicional de filtrado se puede realizar en el software. El filtro digital de salida SD24_A puede variar de 15 bits a 30 bits, basada en la relación de sobremuestreo. La relación de sobremuestreo predeterminado es de 256, lo que se traduce en 24 bits salida del filtro digital. Los 16 bits más significativos del filtro son capturados en la SD24_A conversión registro de memoria y, por valor SD24LSBACC = 1, los 16 bits menos significativos de la salida del filtro se puede leer (consulte la Sección 27.2.7 para más detalles). Características de la SD24_A incluyen: • Hasta un máximo de siete independientes, al mismo tiempo de muestreo canales ADC (el número de canales es dependiente del dispositivo, consulte los datos específicos de cada dispositivo hoja) • hasta ocho entradas analógicas diferenciales multiplexadas por canal (el número de entradas es dependiente del dispositivo, consulte los datos específicos de cada dispositivo hoja) • seleccionable por software en el chip de generación tensión de referencia (1,2 V) • seleccionable por software interno o externo de referencia • sensor de temperatura integrado

accesible por todos los canales • hasta 1,1 MHz frecuencia de entrada modulador • entrada de alta impedancia (búfer no está implementada en todos los dispositivos, consulte el dispositivo de hoja de datos específicos) • bajo seleccionable modo conversión de potencia el diagrama de bloques de la SD24_A módulo se muestra en la Figura 27-1. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 617 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Introducción SD24REFON www.ti.com Referencia VREF 0 SD24_A Bloque de control 1 1,2 V AVSS Referencia SD24VMIDON SD24INCHx A1.0 A1.1 001 000 SD24GAINx A1.2 A1.3 011 010 PGA 2 segundo orden GRUPO SD24SSELx SD24XDIVx DIVx SD24 MCLK 0000 divisor 0101 Divisor SMCLK fM 1/3/16/48 1/2/4/8 1010 1111 ACLK TACLK Canal 0 Canal 1 Control de conversión (antes canal) SD24GRP/Grupo SD24SC Inicio lógica de conversión SD24CONMUTADOR Control de conversión (a partir del siguiente canal) SD24OSRx 15 0 A1.4 100 32 1.. !" Modulador A1.5 A1.6 110 101 SD24LP A1.7 + ! +! + !+ ! + ! +! + !+ ! Referencia 111 GRUPO 1 sensor de temp. SD24INCHx=101 SD24MEM SD24UNI1 SD24DF SD24XOSR SD24PRE1 Canal 2 Canal 3 ( hasta el canal 6) Temperatura . y Vcc sentido 5R R 5R NOTA: Este es1 a4 Este es no está disponible en todos los dispositivos. Ver datos específicos de cada dispositivo. Figura 27-1. Diagrama de bloques de la SD 618 SD24_A24_A Copyright © 2004-2013, Texas

SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporan

www.ti.com SD24_A funcionamiento 27,2 SD24_A la SD24_A módulo está configurado con software de usuario. La configuración y el funcionamiento de la SD24_A está explicado en las siguientes secciones. 27.2.1 Núcleo ADC la conversión analógica-digital se realiza por un 1-bit de segundo orden modulador sigma-delta. Un solo bit en el modulador comparación cuantiza la señal de entrada con el modulador fm frecuencia El resultado 1-bit data stream es el promedio por el filtro digital para la conversión. 27.2.2 Entrada Analógica y PGA la gama completa de rango de tensión de entrada para cada entrada analógica par depende de el valor de la ganancia del amplificador de ganancia programable de cada canal. El máximo rango de escala completa es de ±VFSR VFSR donde se define como: V = VREF 2 FSR GANAR PGA para un 1.2 -V de referencia, la máxima escala de gama de entrada para una ganancia de 1 es: 2 ±1,2 V V = = ±0,6 V FSR 1 ver el dispositivo específico de hoja de datos de gran escala especificaciones de entrada. 27.2.3 El Generador de tensión de referencia SD24_A módulo tiene una integrada de 1,2 -V. Puede ser utilizado para cada SD24_A canal y está habilitado por el SD24REFON poco. Cuando se utiliza el número de referencia interna externa 100-nF condensador conectado de se recomienda para reducir el ruido. La tensión de referencia interna se puede utilizar fuera del chip cuando VREF a AVSS SD24VMIDON = 1. La salida de búfer puede proporcionar hasta 1 mA de la unidad. Cuando se utiliza la referencia interna de chip, un 470-nF condensador conectado de VREF a AVSS es obligatorio. Ver dispositivo de hoja de datos específicos de los parámetros. Una referencia de tensión externa puede ser aplicado a la entrada cuando VREF SD24REFON y SD24VMIDON ambos se restablecen. 27.2.4 Auto Apagado El SD24_A está diseñado para aplicaciones de baja potencia. Cuando la tarjeta SD24_A no está activamente la conversión, se desactiva automáticamente y activa automáticamente cuando se inicia una conversión. La referencia no se desactiva automáticamente, pero se puede desactivar en la configuración SD24REFON = 0. Cuando la tarjeta SD24_A o referencia son discapacitados, que consumen sin corriente. 27.2.5 Selección de Pares Entrada Analógica la SD24_A puede convertir hasta ocho pares de entrada diferencial multiplexado en la PGA. Hasta cinco pares entrada analógica (A0 a A4) están disponibles en la parte exterior del dispositivo. UN divisor resistivo para medir la tensión de alimentación está disponible mediante

el uso de la A5 entrada de multiplexor. Un sensor interno de temperatura está disponible mediante el A6 entrada de multiplexor. Entrada A7 es un cortocircuito conexión entre el + y - par de entrada y se puede utilizar para calibrar el desplazamiento de los SD24_A etapa de entrada. Tenga en cuenta que la desviación medida depende de la impedancia de la circuitería externa; por lo tanto, el desplazamiento real visto en cualquiera de las entradas analógicas pueden ser diferentes. 27.2.5.1 Configuración de entrada analógica La entrada analógica de cada canal se configura mediante la SD24INCTLx registro. Estos parámetros se pueden configurar de forma independiente para cada canal SD24_A. SLAU144J entre diciembre de 2004 y revisada 2013 Julio 619 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com El SD24INCHx bits seleccione uno de los ocho pares de entrada del diferencial del multiplexor analógico. La ganancia de cada PGA es seleccionado por el SD24GAINx bits. Un total de seis ajustes de ganancia están disponibles. En algunos dispositivos SD24AEx bits están disponibles para activar o desactivar la entrada analógica. La SD24AEx poco desactiva el multiplexado circuitos digitales para el asociado. Ver el dispositivo específico de hoja de datos diagramas de pin. Durante la conversión cualquier modificación a la SD y SD24INCHx24GAINx bits será efectiva con la siguiente matazón paso del filtro digital. Después de estos bits se modifica, la siguiente tres conversiones pueden ser válidos, debido a el tiempo de asentamiento del filtro digital. Este puede realizarse automáticamente con el SD24INTDLYx bits. Cuando SD24INTDLY = 00h, la conversión solicitud de interrupción no comenzará hasta la cuarta conversión después de una condición de arranque. Aplicación de los dispositivos de entrada de alta impedancia búfer que se pueden activar mediante la SD24BUFx bits. La configuración de la velocidad se seleccionan en función de los SD24_A modulador de frecuencia como se muestra en la Tabla 27-1. Tabla 27-1. Alta impedancia de entrada SD24BUFx Buffer Buffer Modulador SD24 Frecuencia, fM 00 01 discapacitados de Amortiguación baja velocidad/fm actual < 200 kHz 10 velocidad media/actual fM 200 kHz < < 700 kHz 11 Alta velocidad/actual < fM 700 kHz < 1,1 MHz externo RC el filtro de suavizado se recomienda para el SD24_A para evitar "aliasing" de la señal de entrada. La frecuencia de corte debe ser inferior a 10 kHz de 1MHz reloj modulación y OSR = 256. La frecuencia de corte puede ajustarse a una menor frecuencia en las aplicaciones que tienen una menor necesidad de ancho de banda. 27.2.6 Características de la entrada analógica la SD24_A utiliza un conector de entrada del condensador que aparece como una impedancia en circuitos externos como se muestra en la Figura 27-2. MSP430 VS+ = tensión de fuente externa positiva

RS 1 k VS" = tensión de fuente externa negativa VS+ ! RS = resistencia de origen externo Muestreo CS = capacitancia CS GRUPO/ 2 CS RS 1 k VS" ! ! No se han aplicado en todos los dispositivos " ver los datos específicos de cada dispositivo de la Figura 27-2. Entrada Analógica circuito equivalente 620 SD24_A SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Operación cuando los amortiguadores son utilizados, no afecta a la frecuencia de muestreo no se usa o no se presente Gérson el dispositivo, la modulación máxima el mínimo tiempo de asentamiento tSettling del circuito de muestreo dado por: fs. Sin embargo, cuando los amortiguadores son frecuencia fM puede calcularse a partir de t (R + 1 k ) × C × ln Resolver S ³ W æ ö 17 GANAR × 2 × V ÷Ax ç ç ÷ è ø REF V donde, 1 æ ö AV AV f = y V = max ! V , ! V CC CC M Ax S+ S! Ç ÷ 2 × t 2 2 ç ÷ è ø con solución VS+ y VS de referencia a AVSS. CS varía de acuerdo con el valor de la ganancia, como se muestra en la Tabla 27-2. Tabla 27-2. Muestreo Muestreo Capacitancia Capacitancia PGA Ganancia (CS) 1,25 1 pF 2, 4 2,5 pF 8 pF 5 16, 32 10 pF 27.2.7 Filtro Digital El filtro digital procesa los 1 bits de la secuencia de datos mediante un modulador SINC 3 filtro de peine. La función de transferencia se describe en el z-Dominio: 3 æ ö -OSR 1 1 ! Z H(z) = × ÷ ç ç ÷ è ø OSR -1 1 ! Z y en el dominio de la frecuencia por: 3 M M M M donde 3 é ù é ù æ ö æ ö f f ê ú ê ú sinc OSR OSR × × sin × × ç ÷ ç ÷ p p ç ÷ ç ÷ ê ú ê ú è ø è ø f f 1 H(f) = = × ê ú ê ú æ ö æ ö f f OSR ê ú ê ú sinc × sin × ç ÷ ç ÷ p p ê ú ê ú ç ÷ ç ÷ ë û ë û è ø è ø f f la tasa de sobremuestreo, OSR, es la relación entre la frecuencia de modulación la frecuencia de muestreo figura 27-3 Muestra la respuesta en frecuencia del filtro de la OSR de 32. La fM primer filtro notch es a fs. /OSR. La muesca frecuencia se puede ajustar cambiando la frecuencia modulador fm, fs =

SD24SSELx y SD24DIVx y la tasa de sobremuestreo usando la SD24OSRx y fm, utilizando SD24XOSR bits. El filtro digital de cada canal ADC completa diezmar a los digital productos nuevos y los resultados de la conversión SD24MEMx correspondiente registro en la frecuencia de muestreo. SLAU144J entre diciembre de 2004 y revisada 2013 Julio SD24_A 621 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com 0 ! 20 ! 40 ! 60 !80 GANANCIA [dB] ! 100 !120 !140 fs Frecuencia fM Figura 27-3. Respuesta de frecuencia Filtro de peine con OSR = 32 Figura 27-4 muestra el filtro digital paso respuesta y puntos de cambio. De paso los cambios en la entrada tras el inicio de la conversión a tiempo de asentamiento deben estar permitidos antes de que un resultado válido conversión está disponible. La SD24INTDLYx bits pueden proporcionar la suficiente tiempo de asentamiento del filtro para un cambio en la entrada de ADC. Si este paso se realiza sincrónicamente al debilitamiento del filtro digital los datos válidos estará disponible en la tercera conversión. Una devolución de datos asincrónica paso requerirá una conversión adicional antes datos válidos disponibles. Synchronous Asynchronous Paso Paso 4 3 1 1 3 2 0,8 0,8 0,6 0,6 0,4 2 V0.4 % FSR 0,2 0,2 1 1 0 0 Conversión conversión Figura 27-4. Filtro Digital Paso Respuesta y puntos de cambio 622 SD24_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Operación Salida 27.2.7.1 Filtro Digital El número de bits de salida por el filtro digital depende de la relación de sobremuestreo y oscila de los 15 a los 30 bits. La Figura 27-5 muestra la salida del filtro digital y su

relación con SD24MEMx para cada OSR, LSBACC y SD24UNI. Por ejemplo, en el caso de OSR = 1024, LSBACC = 0 y SD24UNI = 1, la SD24MEMx registro contiene bits 28 a 13 del filtro digital. Cuando OSR = 32, (SD24UNI = 0) o dos (SD24UNI = 1) STPS son siempre iguales a cero. La SD24LSBACC y SD24LSBTOG bits dan acceso a los bits menos significativos de la salida del filtro digital. Cuando SD24LSBACC = 1 los 16 bits menos significativos de la salida del filtro digital se leen de SD24MEMx utilizando word instrucciones. La SD24MEMx registro también se puede acceder con el byte instrucciones sólo devuelve los 8 bits menos significativos de la salida del filtro digital. Cuando SD24LSBTOG = 1 el SD24LSBACC bit es automáticamente cambia cada vez SD24MEMx es leer. Esto permite que el filtro digital de una resultado hay que leer con dos lecturas de SD24MEMx. Ajuste o compensación SD24LSBTOG no cambia SD24LSBACC hasta la próxima SD24MEMx acceso. OSR=1024, LSBACC=0, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=1024, LSBACC=1, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=1024, LSBACC=0, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=1024, LSBACC=1, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=512, LSBACC=0, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=512, LSBACC=1, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=512, LSBACC=0, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=512, LSBACC=1, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 SLAU144J entre diciembre de 2004 y revisada 2013 Julio 623 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com OSR=256, LSBACC=0, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0 OSR=256, LSBACC=1, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2 4 1 0

OSR=256, LSBACC=0, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=256, LSBACC=1, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=0, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=1, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=0, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=128, LSBACC=1, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=0, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=1, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=0, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=64, LSBACC=1, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=32, LSBACC=x, SD24UNI=1 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 OSR=32, LSBACC=x, SD24UNI=0 29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 4 1 0 Figura 27-5. Utiliza Bits de salida del filtro Digital 624 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 9 7 8 6 5 3 2 presentar

www.ti.com SD24_A Operación 27.2.8 Conversión Registro de memoria: SD24MEMx una SD24MEMx registro está asociada con cada SD24_A canal. Los resultados de la conversión se trasladan a la SD24MEMx correspondiente registro con cada paso de diezmar el filtro digital. La tarjeta SD24IFG bit se configura cuando se escriben nuevos datos a la SD24MEMx. SD24IFG se borran automáticamente cuando SD24MEMx es leído por la CPU o pueden ser eliminados con el software.

Formato de datos de salida 27.2.8.1 El formato de datos de salida es configurable en pareja complementar, offset o binario modo unipolar como se muestra en la Tabla 27-3. El formato de datos es seleccionado por el SD24DF y SD24UNI bits. Tabla 27-3. Formato de datos de salida del filtro SD24UNI SD24DF Formato Entrada Analógica SD24MEMx (1) Digital (OSR = 256) +FSR FFFF FFFFFF 0 0 Bipolar 8000 offset cero binario 800000 -FSR 0000 000000 +FSR 7FFF 7FFFFF pareja Bipolar 0 1 0000 000000 complemento CERO -FSR FSR 8000 800000 + FFFF FFFFFF 1 0 0000 800000 CERO Unipolar -FSR 0000 000000 (1) Independiente de SD24OSRx y SD24XOSR; SD24LSBACC = 0. NOTA: Las mediciones del descentramiento y el formato de datos Cualquier desplazamiento medición externa o interna mediante el par diferencial A7 sólo es apropiado cuando el canal está funcionando en modo bipolar con SD24UNI = 0. Si el valor medido es que se va a utilizar en el modo unipolar para corrección de la desviación tiene que ser multiplicado por dos. La Figura 27-6 muestra la relación entre la escala completa rango de tensión de entrada de -VFSR a +VFSR y la conversión. Los formatos de datos se ilustra. Salida Bipolar: el desplazamiento binario de Salida Bipolar: 2 "complemento de Salida Unipolar SD24MEMx SD24MEMx SD24MEMx FFFFh 7FFFh FFFFh Entrada !V 8000h FSR Tensión 0000h +V FSR Tensión de entrada 0000h 8000h 0000h !V +V FSR FSR !V +V FSR FSR Figura 27-6. Tensión de entrada vs Salida Digital SLAU144J entre diciembre de 2004 y revisada 2013 Julio 625 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com 27.2.9 Conversión Modos El SD24_A módulo puede ser configurado para cuatro modos de funcionamiento que se indican en la Tabla 27-4. La SD24SNGL y SD24GRP bits para cada canal selecciona el modo conversión. Tabla 27-4. Resumen Modo Conversión SD24SNGL SD24GRP (1) Modo de funcionamiento 1 0 Único canal simple conversión un solo canal se convierte una vez. 0 0 Solo canal, conversión continua un solo canal se convierte continuamente. 1 1 Grupo de canales, conversión simple un grupo de canales se convertirá una vez. Un grupo de canales se convertirá 0 1 grupo de canales, continua conversión continua.

(1) un canal se agrupan y es el canal principal del grupo cuando SD24GRP = 0 si la SD24GRP para el anterior de los canales(s) está configurado. 27.2.9.1 Un solo canal, el único ajuste Conversión SD24SC poco de un canal inicia una conversión en ese canal cuando SD24SNGL = 1 y no se agrupan con los otros canales. La SD24SC poco se borrará automáticamente después de la conversión. SD24SC borrado antes de la conversión se ha completado se detiene inmediatamente conversión del canal seleccionado, el canal se ha apagado y el correspondiente filtro digital está apagado. El valor de SD24MEMx puede cambiar cuando SD24SC se borra. Se recomienda que los datos de conversión en SD24MEMx leerse antes de borrar SD24SC para evitar leer un resultado inválido. 27.2.9.2 Un solo canal, continua conversión al SD24SNGL = 0 continua conversión modo está seleccionado. Conversión del canal seleccionado se iniciará cuando SD24SC es establecer y continuar hasta que el SD24SC poco se borra por el software cuando el canal no está agrupada con cualquier otro canal. SD24SC borrado se detiene inmediatamente conversión del canal seleccionado, el canal se ha apagado y el correspondiente filtro digital está apagado. El valor de SD24MEMx puede cambiar cuando SD24SC se borra. Se recomienda que los datos de conversión en SD24MEMx leerse antes de borrar SD24SC para evitar leer un resultado inválido. La Figura 27-7 muestra de funcionamiento de un canal único modo conversión y conversión continua. Canal 0 Conversión SD24SNGL = 1 SD24GRP = 0 SD24SC de SW Auto!claro Conversión Conversión Canal 1 SD24SNGL = 1 SD24GRP = 0 SD24SC de SW Auto! Juego de SW Auto!clear Channel 2 Conv Conversión Conversión Conversión SD24SNGL = 0 SD24GRP = 0 SD24SC de SW por SW = Resultado escrito a SD24MEMx Tiempo Figura 27-7. Funcionamiento de un canal - Ejemplo 626 SD24_A SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Operación 27.2.9.3 grupo de canales, Conversión simple SD24_A consecutivos canales pueden agruparse en la SD24GRP poco para sincronizar las conversiones. Ajuste SD24GRP de un grupos de canales que el canal con el siguiente canal en el módulo. Por ejemplo, ajuste SD24GRP para el canal 0 grupos que canal con canal 1. En este caso, el canal 1 es el canal principal, habilitar y deshabilitar conversión de todos los canales en el grupo con su SD24SC. La SD24GRP poco de el canal principal es siempre 0. La SD24GRP de última canal en SD24_A no tiene función y siempre es 0. Cuando SD24SNGL = 1 para un canal a un grupo, se selecciona el modo conversión. Una sola conversión de ese canal se produce sincrónicamente cuando el canal maestro SD24SC bit está establecido. La SD24SC poco de todos los canales en el grupo se ajustará automáticamente y borrado por

SD24SC del canal maestro. SD24SC para cada canal también puede borrarse de software independiente. Compensación de SD24SC el canal principal antes de la conversión se ha completado se detiene inmediatamente las conversiones de todos los canales del grupo, los canales están apagados y los correspondientes filtros digitales se han desactivado. Valores en SD24MEMx puede cambiar cuando SD24SC se borra. Se recomienda que los datos de conversión en SD24MEMx leerse antes de borrar SD24SC para evitar leer un resultado inválido. 27.2.9.4 Grupo de canales, continua conversión al SD24SNGL = 0 para un canal a un grupo, continua conversión modo seleccionado. Conversión continua de ese canal se produce sincrónicamente cuando el canal maestro SD24SC bit está establecido. SD24SC bits para todos los canales agrupados se ajustará automáticamente y borrar con el canal principal de SD24SC. SD24SC para cada canal en el grupo también puede borrarse de software independiente. Cuando SD24SC de agrupar canal se establece por medio de un software con independencia del maestro, la conversión de ese canal se sincronizará automáticamente con las conversiones de el canal principal. Esto garantiza que las conversiones de los canales agrupados son siempre sincrónico con el maestro. Compensación de SD24SC el canal principal se detiene de inmediato las conversiones de todos los canales en el grupo los canales están apagados y los correspondientes filtros digitales se han desactivado. Valores en SD24MEMx puede cambiar cuando SD24SC se borra. Se recomienda que los datos de conversión en SD24MEMx leerse antes de borrar SD24SC para evitar leer un resultado inválido. La Figura 27-8 muestra agrupadas canal tres canales SD24_A. Canal 0 está configurado para una sola conversión modo, SD24SNGL = 1, y los canales 1 y 2 están en continua conversión modo, SD24SNGL = 0. Canal dos, el último canal en el grupo, es el canal principal. Las conversiones de todos los canales en el grupo se produce de manera sincrónica con el maestro canal independientemente de cuando cada uno SD24SC poco se establece mediante el software. (Sincronizada a master) Conversión Conversión Canal 0 SD24SNGL = 1 SD24GRP = 1 SD24SC de Ch2 Auto!Juego de SW Auto!claro (sincronizada a master) Canal 1 Conversión Conv Conv Conversión SD24SNGL = 0 SD24GRP = 1 SD24SC de Ch2 por SOFTWARE SOFTWARE de Borrado de Ch2 Canal 2 Conv Conversión Conversión Conversión SD24SNGL = 0 SD24GRP = 0 SD24SC de SW por SW = Resultado escrito a SD24MEMx Tiempo Figura 27-8. Funcionamiento de canales agrupados - Ejemplo SLAU144J entre diciembre de 2004 y revisada 2013 Julio 627 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com

27.2.10 operación de conversión con precarga cuando varios canales están agrupados los SD24Prex registros se puede utilizar para retrasar el tiempo de conversión para cada canal. Mediante SD24Prex, la destrucción del filtro digital es mayor por el número de ciclos de reloj y fM puede variar de 0 a 255. La Figura 27-9 muestra un ejemplo utilizando SD24Prex. SD24OSRx fm = 32 ciclos: 32 40 32 Conversión Conversión Conversión carga retardada SD24Prex retrasado Conversión SD24Prex = 8 Resultado aplicar una precarga Figura 27-9. Conversión mediante precarga - Ejemplo El SD24Prex demora se aplica a principios del próximo ciclo de conversión después de ser escrito. El retraso se utiliza en la primera conversión SD24SC se establece y en el ciclo de conversión tras cada escritura en SD24Prex. Conversiones siguientes no se retrase. Después de modificar SD24Prex, la siguiente escritura a la SD24Prex no debe ocurrir hasta el próximo ciclo de conversión se ha completado, ya que de lo contrario los resultados de la conversión puede ser incorrecta. La exactitud del resultado por el retraso con ciclo de conversión SD24Prex depende de la duración de la demora y de la frecuencia de la señal analógica que se toman las muestras. Por ejemplo, al medir una señal de CC, SD24Prex retraso no tiene efecto sobre la conversión resultado independientemente de la duración. El usuario debe determinar cuando el retraso conversión resultado es útil en su aplicación. La Figura 27-10 muestra el funcionamiento de agrupar los canales 0 y 1. La precarga registro de canal 1 está cargado de cero, produciendo en conversión inmediata mientras que el ciclo de conversión de canal 0 se ha retrasado de SD24PRE0 = 8. El primer canal 0 conversión usa SD24Prex = 8, desplazando todas las conversiones posteriores fm por ocho ciclos de reloj. SD24OSRx fm = 32 ciclos: 40 32 32 SD24PRE0 = 8 retrasado Conversión Conversión Conversión 1stSample Ch0 32 32 32 SD24PRE1 = 0 Conversión Conversión Conversión Conversión de Ch1 1stSample Tiempo conversión Figura 27-10. Inicio de la conversión con Precarga - por ejemplo cuando los canales están agrupados, se debe tener cuidado cuando un canal o canales funcionan en modo simple conversión o quedan discapacitados en software mientras el canal principal sigue en activo. Cada vez los canales del grupo se vuelve a activar y volver a realizar la sincronización con el canal principal, la precarga de canal se volvió. La Figura 27-11 muestra el re-sincronización y precarga los retrasos de canales en un grupo. Es recomendable que SD24Prex = 0 para el canal principal para mantener un nivel constante retraso entre el maestro y resto de los canales en el grupo cuando se vuelve a activar. 628 SD24_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A (sincronizada a master) Canal 0 Conversión PRE0 PRE0 Conv Conv SD24SNGL = 0 SD24GRP = 1 SD24SC de Ch2 borra de SW de SW (sincronizada a master) Canal 1 PRE1 PRE1 Conversión Conversión SD24SNGL = 1 SD24GRP = 1 SD24SC de Ch2 Auto!Juego de SW Auto!clear Channel 2 Conv Conversión Conversión Conversión Conversión SD24SNGL = 0 SD24GRP = 0 SD24SC de SW = Resultado escrito a SD24MEMx Tiempo Figura 27-11. Precarga 27.2.11 y Sincronización de canales utilizando el Sensor de temperatura integrado para utilizar el sensor de temperatura del chip, el usuario selecciona la entrada analógica SD24INCHx par = 110 y juegos SD24REFON = 1. Cualquier otra configuración se realiza como si una entrada analógica externa par fue seleccionada, incluyendo SD24INTDLYx y SD24GAINx configuración. Debido a que la referencia interna debe estar activada para utilizar el sensor de temperatura, que no es posible utilizar una referencia externa de la conversión de el voltaje del sensor de temperatura. Además, el número de referencia interna estará en disputa con los referencia externa. En este caso, el SD24VMIDON poco puede ser ajustada para minimizar los efectos de la contención en la conversión. El sensor de temperatura típico función de transferencia se muestra en la Figura 27-12. Cuando entradas de conmutación de un SD24_A canal con el sensor de temperatura adecuada, retardo debe ser suministrada mediante SD24INTDLYx para permitir que el filtro digital para resolver y para asegurar que los resultados de la conversión son válidos. El error de desviación del sensor de temperatura pueden ser muy grandes, y puede ser necesario calibrar para la mayoría de las aplicaciones. Ver datos específicos de cada dispositivo sensor de temperatura hoja de parámetros. V 0,500 0,450 0,400 0,350 0,300 Vsensor representa la,tipo= TCSensor(273 + T[ao]) + VOffset, sensor[mV] 0,250 0,200 grados Centígrados !50 0 50 100 Figura 27-12. Sensor de temperatura Típico Función de transferencia SLAU144J-diciembre 2004-Revisado 2013 Julio 629 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Operación www.ti.com 27.2.12 manejo de interrupciones la SD24_A tiene 2 fuentes de interrupción para cada canal ADC:

• SD24IFG • SD24OVIFG El SD24IFG bits que se establecen cuando su correspondiente memoria SD24MEMx registro está escrito con una conversión. Una petición de interrupción se genera si la correspondiente tarjeta SD24IE bit bit GIE y el se. La SD24_A condición de desbordamiento se produce cuando una conversión resultado se escribe en cualquier SD24MEMx ubicación anterior antes de la conversión se leer. 27.2.12.1 SD24IV, vector de interrupción Generador Todos SD24_A fuentes de interrupción y combinado se da prioridad a la fuente un único vector de interrupción. SD24IV se utiliza para determinar lo que permitió SD24_A fuente de interrupción pidió una interrupción. La más alta prioridad SD24_A petición de interrupción que se activa genera un número en la SD24IV registrarse (ver registro descripción). Este número puede ser evaluado, o añadido a la contador de programa para introducir automáticamente el software apropiado rutina. Personas con Discapacidad SD24_A interrumpe no afectan a la SD24valor IV. Cualquier acceso, leer o escribir, de la SD24IV registro no tiene efecto sobre el SD24OVIFG o SD24IFG banderas. La SD24IFG banderas se restablece con la lectura de los asociados SD24MEMx registro o mediante el borrado de la bandera en el software. SD24OVIFG bits sólo se pueden restaurar con el software. Si interrumpir otro está pendiente después de la revisión de una petición de interrupción, se genera una interrupción. Por ejemplo, si el SD24OVIFG y uno o más SD24IFG interrupciones están pendiente de resolución cuando la rutina de servicio de interrupción accede a la SD24IV registro, el SD24OVIFG interrumpir condición es brindar servicio en primer lugar y el pabellón correspondiente(s) debe ser borrado en el software. Después de la RETI instrucción de la rutina de servicio de interrupción se ejecuta, la prioridad más alta SD24IFG pendiente genera otra petición de interrupción. 27.2.12.2 Interrumpir la operación demora SD24INTDLYx bits controlar la sincronización de la primera interrupción solicitud de servicio para el canal correspondiente. Esta función retrasa la petición de interrupción de un completó la conversión de un máximo de cuatro ciclos conversión permite que el filtro digital de resolver antes de generar una petición de interrupción. El retraso se aplica cada vez que la SD24SC poco se ha activado o la SD24GAINx o SD24INCHx bits para el canal son modificados. SD24INTDLYx deshabilita interrupción de desbordamiento generación para el canal seleccionado para el número de ciclos retardo. Solicitud de Interrupción por el retraso no se generan conversiones durante el retardo. 630 SD24_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Operación 27.2.12.3 SD24_A manejo de interrupciones Software Ejemplo El siguiente ejemplo de software muestra el uso recomendado de SD24IV y el manejo de gastos generales. La SD24IV se agrega valor a la PC para ir directamente a la rutina. Los números que se encuentran en la margen derecha se muestre ciclos de CPU para cada instrucción. Los gastos de software para diferentes fuentes

de interrupción incluye latencia por interrupción y volver de interrumpir ciclos, pero no la gestión de tareas. Las latencias son: • SD24OVIFG, CH0 SD24IFG, CH1 SD24IFG: 16 ciclos • CH2 SD24IFG: 14 ciclos, el controlador de interrupciones para el canal 2 SD24IFG muestra una forma de comprobar inmediatamente si una interrupción mayor prioridad se produjo durante el procesamiento de la ISR. Esto ahorra nueve ciclos si otra SD24_A interrupción está pendiente. Controlador de interrupción para SD24_A. ; ; Vector 6: Aparecerá CH_1 SD24IFG 2 ; Vector 4: Aparecerá CH_0 SD24IFG 2 JMP ADM1 ; 2 vectores: ADC desbordamiento 2 JMP ADM0 ; Vector 0: No interrumpir 5 JMP ADOV ; Agregar a 3 PC RETI ; Introducir Rutina de servicio de interrupción 6 AGREGAR &SD24IV,PC ; Controlador para Aparecerá CH_2 SD24IFG comienza aquí. JMP No es necesario. INT_SD24 ; otros necesitan instrucciones? ; Avanzar como resultado, la bandera se restablece... ; ADM2 MOV&SD24MEM2,xxx ; int pendiente revisar otras 2 ; JMP INT_SD24 ; restantes controladores y otras instrucciones necesarias? ; Avanzar como resultado, la bandera se restablece... ; ADM1 MOV&SD24MEM1,xxx ; Return 5 ; RETI ; Return 5 ; Mover resultado, pabellón se restablece RETI ; Return 5 ADM0 MOV&SD24MEM0.xxx , Asa SD24MEMx desbordamiento RETI ; ADOV... SLAU144J entre diciembre de 2004 y revisada 2013 Julio 631 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A registra 27,3 SD24_A registra el SD24_A los registros son enumerados en la Tabla 27-5 (registros www.ti.com para las cadenas que no se han puesto en práctica no está disponible; ver el dispositivo de hoja de datos específicos). Tabla 27-5. SD24_A Registros Registro Formulario SD24_A Control SD SD24CTL24_A vector de interrupción SD24IV (1) SD24_A analógico que SD SD24AE24_A Canal 0 SD24CCTL Control SD24_A0 Canal 0 Conversión Memoria SD24MEM SD24_A0 Canal 0 Control de entrada SD24INCTL0 SD24_A Canal 0 Precarga SD24PRE0 SD24_A Canal de Control 1 SD24CCTL1 SD24_A Canal 1 Conversión Memoria SD24MEM SD24_A1 Canal 1 entrada SD24INCTL Control SD24_A1 Canal 1 Precarga SD24PRE1 SD24_A Canal 2 SD24CCTL Control 2 SD24_A Canal 2 Conversión Memoria SD24MEM SD24_A2 Canal 2 entrada SD24INCTL Control 2 SD24_A Canal 2 Precarga SD24PRE2 SD24_A Canal 3 Control SD24CCTL3 SD24_A Canal 3 Conversión Memoria SD24MEM SD24_A3 Canal 3 entrada SD24INCTL Control SD24_A3 Canal 3 Precarga SD24 PRE3 SD24_A Canal de Control 4 SD24CCTL4 SD24_A Canal 4 Conversión Memoria SD24MEM SD24_A4 Canal 4 Entrada Control SD24INCTL4 SD24_A Canal 4 Precarga SD24PRE4 SD24_A Canal de Control 5 SD24CCTL5 SD24_A Canal 5 Conversión Memoria SD24MEM SD24_A5 Canal 5 entrada SD24INCTL Control SD24_A5 Canal 5 Precarga SD24PRE5 SD24_A Canal 6 Control SD24CCTL6 SD24_A Canal 6 Conversión Memoria SD24MEM SD24_A6 Canal 6 Control de entrada SD24INCTL6 SD24_A Canal 6 Precarga SD24PRE6

(1) No se han aplicado en todos los dispositivos; consulte el dispositivo de registro de datos específicos Tipo Dirección Estado inicial Lectura/escritura 0100h Restablecer con PUC Lectura/escritura 0110h Restablecer con PUC Lectura/escritura 0B7h Restablecer con PUC Lectura/escritura 0102h Restablecer con PUC Lectura/escritura 0112h Restablecer con PUC Lectura/escritura 0B0h Restablecer con PUC Lectura/escritura 0B8h Restablecer con PUC Lectura/escritura 0104)h Restablecer con PUC Lectura/escritura 0114h Restablecer con PUC Lectura/ Escribir 0B1h Restablecer con PUC Lectura/escritura 0B9h Restablecer con PUC Lectura/escritura 0106h Restablecer con PUC Lectura/escritura 0116h Restablecer con PUC Lectura/escritura 0B2h Restablecer con PUC Lectura/escritura 0Bah Restablecer con PUC Lectura/escritura 0108h Restablecer con PUC Lectura/escritura 0118h Restablecer con PUC Lectura/escritura 0B3h Restablecer con PUC Lectura/escritura 0BBh Restablecer con PUC Lectura/escritura 010Ah Restablecer con PUC Lectura/escritura 011Ah Restablecer con PUC Lectura/escritura 0B4h Restablecer con PUC read/write 0BCh reposiciona con PUC Lectura/escritura 010Ch Restablecer con PUC Lectura/escritura 011Ch Restablecer con PUC Lectura/escritura 0B5h Restablecer con PUC Lectura/escritura 0BDh Restablecer con PUC Lectura/escritura 010Eh Restablecer con PUC Lectura/escritura 011Eh Restablecer con PUC Lectura/escritura 0B6h Restablecer con PUC Lectura/escritura 0Beh Restablecer con PUC hoja. 632 SD24_A Copyright © 2004-2013, Texas SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación

27.3.1 instrumentos incorporan www.ti.com SD24CTL, SD24_A Registro de Control 15 14 13 12 reservado r0 r0 r0 r0 7 6 5 4 SD24DIVx SD24SSELx rw-0 rw-0 rw-0 rw-0 15-12 bits Reservados Reservados SD24XDIVx Bits 11-9 SD24_A divisor de reloj 00 /1 01 /3 10 /16 11 /48 1xx Reservados SD24LP Bit 8 modo de bajo consumo. Este bit selecciona una reducción de velocidad SD24_A registra 11 10 9 8 SD24XDIVx SD24LP -0 rw rw rw-0 rw-0 3 0 2 1 0 SD24VMIDON SD24REFON SD24OVIE Reservados rw-0 rw-0 rw-0 r0 modo de alimentación reducida 0 modo de bajo consumo de potencia está desactivado 1 modo de baja energía está activado. La máxima frecuencia de reloj para el SD24_A es reducida.

DIVx SD24Bits 7-6 SD24_A divisor de reloj 00 /1 01 /2 10 /4 11 /8 SD24SSELx Bits 5-4 SD24_A reloj 00 selección de fuente MCLK SMCLK 01 10 11 ACLK TACLK externa SD24VMIDON VMID buffer 3 bits en 0 de 1 en la SD24REFON 2 bits generador de referencia 0 Referencia 1 Referencia en SD24OVIE Bit 1 SD24_A enable interrupción de desbordamiento. La AIE poco también debe estar configurado para permitir la interrupción. Interrupción de desbordamiento 0 discapacitados 1 desbordamiento habilitado interrupción 0 bits Reservados Reservados SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas SD24_A 633 instrumentos incorporan

SD24_A Registros 27.3.2 www.ti.com SD24CCTLx, SD24_A Canal x Registro de Control 15 14 13 12 11 10 9 8 (1) Reservados SD24BUFx SD24UNI SD24XOSR SD24SNGL OSRx SD24 r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 7 6 5 4 3 2 1 0 SD24LSBTOG SD24LSBACC SD24OVIFG SD24DF SD24IE SD24IFG SD SD24SC24GRP rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r(w)-0 15 Bits Reservados Reservados SD24BUFx 14-13 bits de alta impedancia de entrada 00 Buffer buffer de 01 discapacitados baja velocidad/actual de 10 velocidad media/actuales 11 Alta velocidad/ SD24UNI 12 Bits modo Unipolar Bipolar 0 seleccione modo 1 modo Unipolar SD24XOSR 11 Bits Ampliado relación de sobremuestreo. Este bit, junto con el SD24OSRx bits, seleccione el sobremuestreo. Ver SD24OSRx poco descripción de los ajustes. SD24SNGL Bit 10 modo simple conversión seleccione 0 conversión continua conversión simple modo 1 modo SD24OSRx Bits 9-8 Cuando El sobremuestreo relación SD24XOSR = 0 00 256 01 128 10 64 11 32 SD24XOSR = 1 00 512 01 11 1024 10 reservado reservado SD24LSBTOG 7 bits LSB toggle. Este bit, cuando establece, hace SD24LSBACC para alternar cada vez que la SD24MEMx registro es leer. 0 SD24LSBACC no alternar con cada SD24MEMx leer 1 SD24LSBACC cambia con cada lectura SD24MEMx LSBACC SD24Bit 6 LSB. Este bit permite acceder a la parte superior o inferior 16-bits de la SD24_A conversión. 0 SD24MEMx contiene los más importantes 16-bits de la conversión. 1 SD24MEMx contiene el menos significativo 16-bits de la conversión. SD24OVIFG poco 5 SD24_A

0 bandera de interrupción de desbordamiento desbordamiento No interrupción interrupción pendiente pendiente 1 Desbordamiento SD24DF Bit 4 SD24_A 0 formato de datos binario 1 Desplazamiento 2 complemento SD24IE Bit 3 SD24_A enable interrupción 0 desactivado 1 habilita (1) No se han aplicado en todos los dispositivos (ver el dispositivo de hoja de datos específicos) .reservado con r0 access si de alta impedancia no buffer. 634 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com SD24_A Registros SD24IFG Bit 2 SD24_A bandera de interrupción. SD24IFG se establece cuando los nuevos resultados de la conversión. SD24IFG se restablece automáticamente cuando el correspondiente registro SD24MEMx es leer, o pueden ser eliminados con el software. 0 Sin interrupción Interrupción pendiente pendiente 1 SD24SC Bit 1 SD24_A iniciar la conversión 0 1 inicio inicio conversión conversión SD24GRP Bit 0 SD24_A grupo. Grupos SD24_A canal con canal inmediatamente superior. No se usa para el último canal. 0 No agrupadas agrupadas 1 27.3.3 SD24INCTLx, SD24_A Canal x Registro de Control de entrada 7 6 5 4 3 2 1 0 SD24INTDLYx SD24GAINx SD24INCHx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD24INTDLYx Bits 7-6 Interrupción demorar la generación después de la conversión. Estos bits seleccione el retraso de la primera interrupción después de la conversión. 00 Cuarto muestra hace 01 interrupción interrupción tercera muestra hace 10 segundos muestra hace 11 interrupción interrupción Primera muestra hace SD24GAINx Bits 5-3 SD24_A preamplificador ganar 000 001 x1 x2 x4 010 011 x8 100 x16 x32 101 110 111 reservado reservado SD24INCHx Bits 2-0 SD24_A canal par diferencial de entrada. Las selecciones disponibles dependen del dispositivo. Ver el dispositivo específico de hoja de datos. Este es0 000 (1) 001 Este Es1 (1) 010 Este Es2 (1) Este Es3 011 (1) 100 101 Este Es4 (GRUPO - AVSS) / 11 110 111 corto del sensor de temperatura en el PGA de descentramiento (1) Este Es1 a4 Este es no está disponible en todos los dispositivos (ver datos específicos de cada dispositivo). SLAU144J entre diciembre de 2004 y revisada 2013 Julio 635 SD24_A presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

SD24_A Registros 27.3.4 www.ti.com SD24MEMx, SD24_A Canal x Conversión Registro de memoria 15 14 13 12 11 10 9 8 Los resultados de la conversión r r r r r r r r 7 6 5 4 3 2 1 0 Los resultados de la conversión r r r r r r r r Conversión Bits 15-0 los resultados de la conversión. La SD24MEMx registro contiene la parte superior o inferior 16-bits del filtro digital resultados en función de la SD24LSBACC poco. 27.3.5 SD24Prex, SD24_A Canal x Precarga Registro 7 6 5 4 3 2 1 0 Valor de precarga rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Valor de precarga Bits 7-0 SD24_A filtro digital valor de precarga 27.3.6 SD24AE, SD24_A entrada analógica permiten registrar 7 6 5 4 3 2 1 0 SD24AE7 SD24AE6 SD24AE5 SD24AE4 SD24AE3 SD24AE2 SD24AE1 SD24AE0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD24AEx Bits 7-0 SD24_A analógico habilitar 0 entrada externa. Entradas negativas están conectados internamente a VSS. 1 Entrada externa activado 636 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com 27.3.7 SD24IV, SD24_A vector de interrupción Registro SD24_A Registros 15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 r0 r0 r0 r-0 SD24ivx Bits 15-0 SD24_A vector de interrupción valor SD24IV bandera de interrupción Fuente de interrupción contenido 000h No interrumpir pendiente: SD24CCTLx 002h SD24MEMx desbordamiento (1) SD24OVIFG SD24CCTL0 004h SD24_A Canal 0 Interrumpir SD24IFG SD24CCTL1 006h SD24_A Canal 1 Interrumpir SD24IFG SD24CCTL2 008h SD24_A Canal 2 Interrumpir SD24IFG SD24CCTL3 00Ah SD24_A Canal 3 Interrumpir SD24IFG SD24CCTL4 00Ch SD24_A Canal 4 Interrumpir SD24IFG SD24CCTL SD5 00Eh 24_A Canal 5 Interrumpir SD24IFG SD24CCTL 010h6 SD24_A Canal 6 Interrumpir SD24IFG (1) Cuando un SD24_A se produce un desbordamiento, el usuario debe comprobar todos SD24CCTLx 11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0 0 SD24ivx r-0 r-0 r-0 r0 más alto más baja prioridad de interrupción SD24OVIFG banderas para determinar qué canal se desbordó.

SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas SD24_A 637

Capítulo 28 instrumentos incorporados SLAU144J-diciembre 2004-Revisado Emulación 2013 Julio Módulo Integrado (EEM) Este capítulo describe el módulo de emulación (EEM) que se aplican en todos los dispositivos flash MSP430. Tema ... ... ... . Página 28,1 EEM Introducción ... ... ... ... ... ... ... ... 28,2 EEM 639 bloques de construcción ... ... ... ... ... ... ... ... Configuraciones EEM 641 28,3 ... ... ... ... ... ... 642 638 Módulo Emulación Integrada (EEM) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com EEM EEM Introducción Introducción Cada 28,1 MSP430 basado en flash integrado microcontrolador implementa un módulo de emulación (EEM). Se accede a ella y se controla mediante JTAG. Cada aplicación es dependiente del dispositivo y se describe en la sección 1.3 DEL EEM las configuraciones y los datos específicos de cada dispositivo. En general, están disponibles las siguientes características: • No intrusivo ejecución de código en tiempo real • Un único punto de control, paso a paso por paso y paso a paso por funcionalidad • pleno apoyo de todos modos de bajo consumo • el apoyo a todas las frecuencias, sistema para todos fuentes de reloj • hasta ocho (dependiente del dispositivo) hardware activadores/interrupción del bus de direcciones de memoria (MAB) o la memoria bus de datos (MDB) • hasta dos (dependiente del dispositivo) hardware activadores/interrupción de registro de la CPU accesos de escritura • MAB, MDB, y registro de la CPU puede acceder a los desencadenadores se combinan para formar un máximo de ocho (dependiente del dispositivo) complejos activadores/interrupción • Activar secuencia (dependiente del dispositivo) • Almacenamiento de bus interno y las señales de control integrado con un búfer de rastreo (dependiente del dispositivo) • control de reloj de los temporizadores, comunicación periféricos y Otros módulos de nivel de dispositivo a nivel mundial o por módulo base durante una emulación detener la Figura 28-1 muestra un diagrama simplificado de la más grande disponible en la actualidad 2xx EEM aplicación. Para obtener más información sobre cómo las características de la EEM puede ser utilizado junto con el IAR Embedded WorkbenchTM depurador ver el informe de aplicación depuración avanzada utilizando la emulación Module (SLAA263) en www.msp430.com. Code Composer Essentials (CCE) y la

mayoría de los demás depuradores de MSP430 tienen el mismo o un conjunto de funciones similares. Para obtener más detalles, consulte la guía del usuario del depurador. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Integrado Módulo de emulación (EEM) 639 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

EEM Introducción Activar !Y! Matriz "CombinationTriggers www.ti.com Bloques 0 1 2 3 4 MB0 MB1 MB2 MB3 MB4 MB5 MB6 MB7 CPU0 CPU1 & & & & & Figura 28-1. Gran Aplicación de la 5 6 7 & & & Trigger Secuenciador O DE LA CPU O Start/Stop Integrado Almacenamiento de Estado Módulo Emulación (EEM) 640 Módulo Emulación Integrada (EEM) Copyright © 2004-2013, Texas SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la Documentación instrumentos incorporados

www.ti.com EEM EEM Bloques Bloques de construcción 28,2 28.2.1 control activa el evento en el EEM de la MSP430 sistema consta de los disparadores, que son señales internas que indican que un determinado evento. Estos disparadores pueden ser utilizados como interrupción simples, pero también es posible combinar dos o más disparadores para permitir la detección de eventos complejos y desencadenar diversas reacciones además detener la CPU. En general, los factores desencadenantes pueden ser utilizados para controlar los siguientes bloques funcionales de la EEM: • Interrupción (CPU) • almacenamiento de estado • Secuenciador hay dos tipos diferentes de desencadenadores, la memoria activa y el registro de la CPU escribe gatillo. Cada bloque de desencadenador puede ser seleccionados de forma independiente para comparar el MAB o el MDB con un valor determinado. Dependiendo de la EEM la comparación se puede = , ≠,â ¥ or≤. La comparación también puede estar limitado a ciertos bits con el uso de una máscara. La máscara es uno de los bits de bytes o sabio de sabios, dependiendo del dispositivo. Además de seleccionar el bus y la comparación, las condiciones en las que el activador está activo puede

ser seleccionado. Estas condiciones incluyen acceso de lectura, de escritura, el acceso a DMA, y la instrucción fetch. Cada registro de la CPU puede escribir bloque de desencadenador se seleccionaron de forma independiente para comparar lo que está escrito en un registro seleccionado con un valor determinado. El registro puede ser seleccionado para cada activación independiente. La comparación se puede = , ≠,â ¥ or≤. La comparación también puede estar limitado a ciertos bits con el uso de una máscara de bits. Ambos tipos de desencadenantes pueden ser combinados para formar más complejos factores desencadenantes. Por ejemplo, un desencadenador puede señal compleja cuando un valor determinado se escribe en una de direcciones especificada por el usuario. 28.2.2 El gatillo Disparador Secuenciador secuenciador permite la definición de una determinada secuencia de señales de disparo antes de que un evento es aceptado para una estancia o evento almacenamiento de estado. En el secuenciador, es posible utilizar las siguientes funciones: • Cuatro estados (Estado 0 a Estado 3) • Dos transiciones por estado a cualquier otro estado • Reset trigger que restablece el secuenciador de estado 0. El secuenciador siempre comienza en estado 0 y deben ejecutar a estado 3 para generar una acción. Si el estado 1 ó Estado 2 no son necesarios, que pueden ser excluidas. 28.2.3 Almacenamiento Interno (Buffer) El estado función de almacenamiento utiliza un buffer para almacenar MAB, MDB, y control de la CPU información de la señal (es decir, leer, escribir, o instrucción fetch) de forma intrusiva. El búfer puede alojar hasta ocho entradas. La configuración flexible permite al usuario grabar la información de interés muy eficientemente. 28.2.4 Control del reloj La EEM dependientes del dispositivo flexible proporciona control de reloj. Esto es útil en aplicaciones en las que un reloj que es necesaria para el uso de periféricos después de que la CPU está parado (por ejemplo, para permitir que un módulo UART para completar la transferencia de un personaje o un temporizador para que siga generando una señal PWM). El control del reloj es flexible y admite los módulos que necesita un reloj y los módulos que deben detenerse cuando la CPU se detiene debido a un punto de interrupción. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Integrado Módulo de emulación (EEM) 641 presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

EEM EEM Configuraciones Configuraciones www.ti.com 28,3 Tabla 28-1 ofrece una visión general de la EEM configuraciones en el MSP430 familia 2xx. La configuración es dependiente del dispositivo, consulte la hoja de datos del dispositivo. Tabla 28-1. 2XX EEM configuraciones incluyen XS S M L Bus de Memoria Activa 2 ( = , ≠ONLY) 3 5 8

1) byte bajo 1) Baja byte 1) byte bajo Máscara Disparo Bus de memoria para 16 o 20 bits 2) byte alto 2) byte alto 2) byte alto CPU Register-Write Activa 0 1 1 2 2 4 Combinación activa Secuenciador 6 8 Sí No No almacenamiento de estado No No No Sí En general las siguientes características pueden encontrarse en cualquier dispositivo 2xx: • Al menos dos MAB/MDB activa apoyando: - Distinción entre CPU, DMA, leer y escribir accesos - = , ≠,â ¥ or≤comparison (en XS solo = , ≠) • Al menos dos registros • Combinación activación interrupción Hardware utilizando la CPU reacción de Parada • control de reloj Con control individual de los relojes de módulo (en algunas configuraciones la XS relojes de módulo de control está conectado) 642 Módulo Emulación Integrada (EEM) SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentación comentarios Copyright © 2004-2013, Texas Instruments Incorporated

www.ti.com Revisión historia Historial de revisiones Revisión Comentarios SLAU144G Capítulo 5 Módulo de reloj básico+, añadió información específica del MSP430AFE2xx dispositivos: Figura 5-2. Módulo de reloj básico+ Diagrama de bloque-MSP430AFE2xx Sección 5.3 , Registro BCSCTL3 Sección 5.3.2 , 5.3.3 , 5.3.4 , registro disponible bits, los valores predeterminados y definiciones añadidas capítulos: capítulo 18 periféricos de Interfaz USART, UART USART 19 Capítulo del modo de interfaz, modo SPI Capítulo 27 SD24_A hecho editorial y cambios de formato. SLAU144H Sección 2.4 , corrigió la contraloría tiempo de inicio. Sección 8.2.6 , pin actualizado información oscilador; Figura 8-1. Sección 3.4.6.5 , Corregido error en BIC descripción. Sección 7.2.1 , Corregido error en código de ejemplo. SLAU144I Tabla 2-3, Cambiar cristal comentarios sobre los pasadores. Sección 1.4.1 , corrige direcciones para fines de Flash/ROM. Sección 3.3.5 , cambió la figura del ejemplo. Actualizado las descripciones de las siguientes secciones: Sección 5.1 , Sección 5.2.1 , Sección 5.2.2 , Sección 5.2.3 , Sección 5.2.5.2 , 5.2.7.1 Sección ,Sección 5.3.3 (DECORACION bits), Sección 5.3.4 (FLST Etiquetas USADAS1Sx bits). Sección 7.3.2 y en la Sección 7.3.4 , información añadida sobre MSP430G2xx Sección 8.1 , se ha agregado una nota relativa a MSP430G22x0. El Capítulo 21, añadir notas a lo largo de MSP430G2210. Figura 22-1, actualizada diagrama de bloque. Sección 22.2.2.1 , Puerto analógico descripción de selección. Sección 22.2.3 , descripción Generador de tensión de referencia. Sección 22.3.1 , actualizado SREF poco descripción. Sección 22.3.2 , actualizado INCHx poco descripción. Figura 23-1, se ha cambiado cuatro entradas en el centro izquierda mux de GND a la flotación.

Tabla 24-1, corregido CALDCO... nombres. Hizo cambios editoriales en todo. SLAU144J Figura 3-17, corregido parte inferior izquierda número de bits. Sección 7.2 , corrigió número mínimo de segmentos de memoria principal. Sección 24.2.2.1 , añadió las ecuaciones de calibración del sensor de temperatura. Sección 26.2.5 , descripción. Sección 27.2.5 , descripción. NOTA: números de página de las revisiones anteriores pueden diferir de números de página en la versión actual. SLAU144J entre diciembre de 2004 y revisada 2013 Julio Historial de revisiones 643 Enviar comentarios sobre la Documentación Copyright © 2004-2013, Texas Instruments Incorporated

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