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TECNOLÓGICO DE ESTUDIOS SUPERIORES DE ECATEPEC* *JIMÉNEZ ELIGIO XHAÍL CITLALMINA GABRIEL

*RIVERA GONZÁLEZ

*DE JERÓNIMO RUIZ CRISTÓBAL GRUPO: 9602 PROF: JESUS DE LA CRUZ ALEJO Objetivo: Desempeñar el armado de un elevador simulándolo con base a la programación VHDL el cual cumplirá la función de al subir dos personas encendería un led si hay una o más de 2 personas no se encenderá el led.

file y seleccionamos new project

VHDL fue desarrollado por el departamento de defensa de los Estados Unidos a inicios de los años 80's basado en ADA, con el fin de realizar simulación de circuitos eléctricos digitales. Procedimiento: 1 Abrir el programa ISE Design suit

14.3 desde el escritorio 2 Ya iniciado el programa creamos un nuevo proyecto nos dirigimos a

Aparecera una pantalla pidiendo el nombre del proyecto y el lugar donde será guardado

Damos next y saldrá una última ventana con todos los datos introducidos y seleccionamos finish

Ya elegido eso damos Next: Abrirá otro menú en el cual lo configuramos de la siguiente manera en Familia desplegamos y seleccionamos Artix 7 al final en prefered lenguaje abren menú desplegable y seleccionas VHDL las demás opciones la llena por automático el programa

Al terminar saldrá una ventana para introducir el lenguaje de programación VHDL el código el cual es el siguiente

Al terminar de seleccionas Generate File

Nota*: Artix 7 es el nombre del CHIP de nuestra FPGA *EL device y package vienen impresos sobre el chip Artix7

programar Programing

Saldrá un Cuadro de dialogo y seleccionas YES

Cargara el proyecto no espantar de que tarde un poco

Esperar hasta que salgan 3 palomas en verde

Terminada close

la

carga

seleccionas

Ya dentro mostrara

del

programa nos lo siguiente

Ahora desplegamos USERS CONSTRAINTS y doble clic sobre HDL I/O Pin planning (Plan AHEAD) Post-synthesis

Nos vamos a la parte de abajo y seleccionamos all ports nos mostrara lo siguiente

asignamos u9 a[2]u8 a[1] r7 a[0]r6 y a Y de salida como t8

Nos vamos a la parte donde esta I/O Std Clicleamos y desplegable

saldra

una

barra

Ya teniendo esto vamos a File y seleccionamos save constraints

Salimos del programa Seleccionas None y damos enter Nos dirigimos a Pulll Type abrimos la barra desplegable y seleccionamos PULLUP y damos enter

Y regresamo a ISE y damos doble clic donde dice Configure Target Device

Saldrá una advertencia y le dan ok

Arira

el

programa

En los scalar ports hace lo mismo selecionamos LVCMOS25 y EN PULLTYPE SELECIONAMOS NONE

Ahora asignaremos los valores a nuestra FPGA Lo configuraremos de la siguiente manera desde la casilla site a[3]le

Doble clic sobre Bundary Scan

Saldrá otro cuadro de dialogo y selecionas no y después en file initialize chain

Ahora haces clic derecho sobre el icono verde de xilinx y seleccionas Program

Saldrá un cuadro seleccionas

de

dialogo y yes

Ejecutará el comando en la FPGA Localizas donde guardaste el proyecto y seleccionas el archivo .bit y seleccionas open

Terminando ya podemos probar en la FPGA