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“Oficina de Microfabricação: Projeto e Construção de CI´s MOS”

Livro Texto e Laboratório

CCS e FEEC UNICAMP Janeiro de 2002

Coordenador: Prof. Jacobus W. Swart

Sumário 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21.

Evolução de Microeletrônica a Microssistemas Conceitos Básicos para Semicondutores Semicondutores Junções em Semicondutores Capacitor MOS Transistor MOSFET Escalamento e Limites dos Dispositivos MOS Integração de Processos: CMOS em Si Estruturas de Dispositivos Semicondutores Plasma Etching Deposição de Filmes Finos Conceitos de Vácuo. Projeto de Processos e Dispositivos Microssistemas: Fabricação e Aplicações Introdução à Tecnologia LIGA Projeto de CI´s MOS. Descrição do Processo MOS do CCS Descrição do Chip Didático CCS2 Descrição das Medidas dos Dispositivos Elaboração de Relatório. Enquête de Opinião.

PREFÁCIO O curso “Oficina de Microfabricação: Projeto e Construção de CI’s MOS” foi oferecido pela primeira vez em janeiro de 1999, como uma disciplina do Curso de Extensão da UNICAMP, por um esforço conjunto do Centro de Componentes Semicondutores, CCS, e da Faculdade de Engenharia Elétrica e de Computação. Desde então, o curso vem sendo repetido periodicamente em nível de disciplina de extensão (FEE107), bem como, em nível de disciplina de graduação (EE941) e de pósgraduação (IE326). Trata-se de disciplina com 2/3 de atividades práticas em laboratório e 1/3 de atividades em sala de aula. Ao todo, o curso é oferecido de 4 a 5 vezes ao ano, atendendo assim de 50 a 60 alunos ao ano. Gostaríamos de expor em primeiro lugar os motivos que nos levaram a realizar este trabalho, e/ou os resultados que dele esperamos. A eletrônica tornou-se a área econômica mundial mais volumosa, com um mercado global acima de US$ 1 trilhão. Boa parte deste mercado é de componentes semicondutores, com um mercado da ordem de US$ 300 milhões (no ano 2000). A área tem crescido a taxas anuais médias de 16% ao longo das últimas 4 décadas, fenômeno este inigualável em qualquer outra área. Toda esta evolução e crescimento econômico são baseados na tecnologia de fabricação de circuitos integrados, ou seja, dos chips. Um relatório da associação americana de indústrias de semicondutores, SIA, apresenta os seguintes dados marcantes em seu relatório de 1997: • O valor agregado de produtos semicondutores é de 59%, versus 21% para a indústria automobilística. • Indústria de semicondutores emprega 1,5 milhões de pessoas no USA, com soma de salários de US$ 50 bilhões e pagamento de impostos de US$ 18 bilhões. • A taxa de crescimento de emprego na indústria de semicondutores cresceu em média 4,3 % no período entre 1992 a 1996, versus 0,5 % na média das outras indústrias de manufatura. Atualmente temos chips incorporados em um enorme número de produtos, incluindo todos os sistemas eletrônicos de telecomunicações e de informática, satélites, impressoras, controle de processos industriais, robótica, automóveis, aviões e outros meios de transporte, utensílios domésticos, entretenimento, educação, agricultura, medicina, etc. Produtos com inovação e competitivos devem incorporar uma certa “inteligência”, ou seja, circuitos integrados. Desta forma, um país moderno e competitivo no século 21, não pode prescindir de fabricar bens de eletrônica e de microeletrônica em particular. A tecnologia de fabricação de circuitos integrados é baseada em técnicas de microfabricação, que foram desenvolvidas para este fim. Atualmente estas mesmas técnicas vêm sendo usadas para um número grande de outras aplicações, tais como dispositivos e circuitos tipo: a) optoeletrônicos, b) fotônicos, c) microssensores, d) microatuadores, e) micromecânicos, f) estruturas para biologia e medicina, g) montagem de placas de circuitos impressos modernos.

Vários destes tipos de dispositivos e circuitos, constituem os microssistemas ou MEMS/MOEMS (Micro-Opto-Electro-Mechanical-Systems) e são responsáveis pela nova revolução emergente, chamada de revolução da automatização total (produção automatizada, casas inteligentes, carros inteligentes, etc....). Dada a importância econômica dos circuitos integrados e as novas aplicações para as mesmas técnicas de microfabricação, é fundamental o ensino das mesmas em grande escala. Quanto mais pessoas conhecerem o tema, resultarão os seguintes benefícios: a) Aumento da probabilidade de iniciativas industriais de produtos especiais ou novos produtos em nichos de mercados. Estes nichos podem ser ocupados por empresas menores, inclusive de origem local. b) Complemento ao nível de projetistas de circuitos integrados, o que é fundamental para o desenvolvimento de novos produtos, com maior valor agregado. O conhecimento profundo dos processos construtivos de CI’s não é uma condição necessária para um projetista, porém ajuda. O entendimento do processo de fabricação, das origens das regras de projeto, da física e dos modelos dos dispositivos, permitirá o projetista “criar” mais. c) Constitui uma das condições e incentivos para a vinda de empresas multinacionais de produção de chips em larga escala. d) Permite ocupar oportunidades não atendidas pelos países do primeiro mundo, por falta de mão de obra em nível de engenharia eletrônica e de computação. Segundo estimativa da SEMI, existe uma demanda mundial anual de 200 mil novos engenheiros em microeletrônica, enquanto que as universidades formam da ordem de 100 mil engenheiros anualmente. Contatos pessoais na Europa e USA confirmam a grande falta de engenheiros e pesquisadores para atender a demanda de desenvolvimento nestes países. Todo desenvolvimento de tecnologia de ponta só é possível com a disponibilidade de recursos humanos de qualidade e em grande quantidade. Muitos países, conscientes deste fato, têm organizado programas de ensino para suprir esta demanda para áreas específicas e prioritárias. Só para mencionar um país, citamos o programa da França. A França possui um programa de ensino de microeletrônica, financiado pelos ministérios de educação e de indústria, com a participação aberta a todas as universidades do país. Por meio deste programa, as instalações dos laboratórios mais avançados, disponíveis em algumas poucas universidades ficam disponibilizadas para serem usadas no oferecimento de disciplinas de microeletrônica para alunos das outras universidades. Este programa treina mais de 1000 alunos anualmente, durante a década de 90. Baseado na importância do ensino de microeletrônica, no modelo acima da França e no fato que poucas universidades no país possuem instalações completas para oferecimento de disciplinas práticas de microfabricação, o CCS, junto com a FEEC da UNICAMP vem oferecendo o curso “Oficina de Microfabricação: Projeto e Construção de CI´s MOS”, em nível de extensão (aberto a alunos de outras universidades), bem como em nível de graduação e pós-graduação (aberto a alunos da UNICAMP). A Quem se Destina: • Alunos de graduação de 3o a 5o ano de cursos de engenharia, física, química e tecnologia. • Alunos de pós-graduação de cursos de engenharia, física, química e biologia • Professores universitários, de ensino técnico e até de 2o grau.

Carga Horária: • FEE107- de extensão: duas semanas em período integral, com total de 80h aula, oferecido nos períodos de férias escolares de janeiro e de julho, ou de acordo com solicitações. • EE941 – de graduação, 75 h, com 5 h semanais ao longo do 2o semestre do ano letivo. • IE316 – de pós-graduação, 60 h, com 4 h semanais ao longo do 1o semestre do ano letivo. Ementa Resumida: Revisão de teoria de semicondutores e de dispositivos MOS; descrição dos processos de fabricação, projeto de dispositivos e blocos básicos de CI´s MOS, fabricação de um chip teste contendo dispositivos isolados e um circuito básico, medidas de caracterização de materiais, processos, dispositivos e do circuito fabricado. Adaptações à ementa do curso podem ser feitas para grupos específicos de alunos, dependendo da sua formação e interesse. Durante as aulas de laboratório de microfabricação, os alunos participam efetivamente da fabricação de lâminas de Si contendo um chip com estruturas, dispositivos e blocos de circuitos de teste. As aulas são divididas da seguinte forma nas seguintes atividades, como pode ser observado no calendário de horários: Atividade Tempo total Seminários 26 h Laboratório de microfabricação 20 h Laboratório de medidas de dispositivos 20 h Laboratório de simulações e CAD 8h Visitas a laboratórios: (LPD/IFGW e ITI) 6h Número de alunos por turma e freqüência dos cursos: • Máximo 12 alunos por turma (limitação dos equipamentos de laboratório) • Freqüência de cursos: até 4 a 5 vezes ao ano. Agradecimentos: Agradecemos em primeiro lugar a todos os colegas, pesquisadores e funcionários do CCS, que tornaram o oferecimento do curso possível. Agradecemos aos palestrantes convidados, Dr. Luiz Carlos Moreira e Dr. Luiz Otávio S. Ferreira e aos colaboradores do ITI e do LPD, pela disponibilidade das visitas aos seus laboratórios. Somos gratos a todos que contribuíram para a realização do curso, em especial, aos alunos participantes, pelo interesse e entusiasmo. São estes que nos motivam e nos fazem acreditar nas perspectivas de uso deste conhecimento, em benefício da sociedade, que nos financia. Somos gratos à CAPES/PADCT e à FAPESP, pelos auxílios financeiros recebidos. Jacobus W. Swart Coordenador Campinas, 15 de janeiro de 2002.

Evolução de Microeletrônica a Micro-Sistemas Jacobus W. Swart CCS e FEEC - UNICAMP 1 Introdução: A microeletrônica apresenta uma história longa num período muito curto. Como fatos históricos mais marcantes temos o descobrimento do efeito transistor em 1947 na Bell Labs e o desenvolvimento do processo planar para a fabricação de CI´s (circuitos integrados) em 1959 na Fairchild, resultando nos primeiros CI´s comerciais em 1962. Assim, a idade do CI´s é de apenas aproximadamente 40 anos (2000). Podemos afirmar que nenhum outro tipo de produto assistiu a evoluções a níveis similares ao do CI. Uma lâmpada de hoje ainda é similar ao de 100 anos atrás. Um automóvel de hoje é razoavelmente evoluído se comparado ao de 100 anos atrás, porém esta evolução é totalmente desprezível ao da evolução do CI. Na verdade, os carros e as lâmpadas mais modernos tem suas características mais atraentes graças à incorporação de microeletrônica. Além desta rápida evolução da tecnologia, a história da microeletrônica apresenta outros fatores incomparáveis em outras áreas: • Apresentou um crescimento de mercado de aproximadamente 16% anuais em média durante as suas 4 décadas de vida. Este alto crescimento, inigualável em qualquer outra área econômica, fez com que a eletrônica se tronasse hoje o maior mercado mundial, de valor total anual de aproximadamente 1 trilhão de dólares (maior que o da automobilística e de petróleo por exemplo). • Ela produziu uma nova revolução na história humana, alterando profundamente todas as atividades humanas. A importância da área é tamanha, que podemos chamar a nossa era como a “idade do silício”, dado ser o silício o material básico para a fabricação dos “chips” e outros dispositivos. Isto em alusão à prática comum histórica de classificar as sociedades pela sua habilidade em manipular e usar predominantemente um dado material (idade da pedra, do bronze, etc.) A tecnologia de microfabricação foi desenvolvida inicialmente visando aplicações de microeletrônica (dispositivos discretos e circuitos integrados). Além da imensa evolução havida na tecnologia de microfabricação, chegando-se mesmo à tecnologia de nanofabricação, hoje ela extrapola sua área de aplicações, incluindo a seguinte lista: • Dispositivos e circuitos integrados eletrônicos • Dispositivos e circuitos integrados optoeletrônicos • Estruturas e circuitos fotônicos • Dispositivos tipo microssensores e microatuadores • Estruturas e dispositivos de micromecânica • Estruturas para biologia. • Fabricação e montagem de placas de circuitos impressos Neste trabalho apresentaremos inicialmente, item 2, uma revisão da evolução da microeletrônica e das técnicas de microfabricação. Uma revisão da história da microeletrônica no país será apresentada em seqüência, no item 3. No item 4 será apresentada uma introdução aos microssensores, que fazem uso das mesmas técnicas de microeletrônica. 2. Evolução da Microeletrônica

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No século 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos feito com estes materiais. Houve, no entanto, alguns trabalhos empíricos. É o caso da invenção do retificador a estado sólido, apresentado por F. Braun, em 1874. Este retificador foi feito com cristal de PbS, soldado com um fio metálico (diodo de ponta de contato). Este diodo apresentava característica muito instável e foi abandonado temporariamente, até uma época em que os diodos a válvula não atendiam à demanda de uso de freqüências mais altas. O início do século 20 por sua vez foi fundamental para o desenvolvimento da microeletrônica, pois houve um enorme progresso na teoria física, com o desenvolvimento da mecânica quântica, por Bohr, de Broglie, Heisenberg, Schrödinger e outros, notadamente durante os anos 20. Em paralelo a este fato, foi proposto um primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado sólido. Em 1928, Lilienfeld, um homem muito à frente do seu tempo, patenteou a idéia de modular a condutividade de um semicondutor por meio de um campo elétrico, chamado como dispositivo de efeito de campo. Lilienfeld, no entanto, não teve sucesso na realização prática da sua proposta. Na década seguinte, dos anos 30, houve um forte crescimento no desenvolvimento de teorias quânticas em sólidos, ou seja, a aplicação da mecânica quântica em sólidos, com os conceitos de bandas de energias, banda proibida, mecânica estatística, portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vários outros (a maioria da Inglaterra). Estes conceitos teóricos permitiram entender os semicondutores e motivar a pesquisa por dispositivos semicondutores. 1

No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para estudar e desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de campo. Um outro grupo bastante ativo nesta área e que contribuiu significativamente com o trabalho na Bell Labs era o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si tipo p e tipo n. No mesmo ano, J. Scaff e H. Theuerer mostram que o nível e o tipo de condutividade do Si é devido à presença de traços de impurezas. Durante os anos seguintes da II Guerra mundial, as pesquisas nesta área são suspensas na Bell Labs, devido a outras prioridades. Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrônica era baseado nos seguintes dispositivos básicos: • Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis, caras e alto consumo de potência. • Relés elétro-mecânicos, que por sua vez eram de comutação muito lenta. Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento de novos dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em estado sólido, agora sob liderança de William Shockley, concentrando esforços na pesquisa dos semicondutores Ge e Si e de transistores de efeito de campo. Nesta época, um dos pesquisadores do grupo, Bardeen, sugere uma explicação pelo insucesso na obtenção do transistor FET baseado na alta densidade de estados de superfície dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa da invenção do FET, Bardeen e Brattain descobrem por acaso o efeito de transistor bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor e esquema elétrico são mostrados na Fig. 1. O transistor era constituído por uma base de Ge tipo n (contato de base pelas costas da amostra) e duas junções de contato tipo p na superfície, sendo um de emissor e outro o coletor, feitos um próximo ao outro. Após os cuidados necessários para patentear o invento e convencer o exército americano, que queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O descobrimento do efeito transistor bipolar é sem dúvida atribuído aos pesquisadores Bardeen e Brattain, mas quem desenvolveu a teoria e explicação sobre o funcionamento do transistor bipolar foi o chefe deles, W. Shockley, em janeiro de 1948. A teoria de Shockley, de injeção de portadores minoritários pela junção emissor-base, foi comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J. Shive. Esta teoria torna-se amplamente acessível com o lançamento do livro “Electrons and Holes in Semiconductors” por W. Shockley em 1950. Mais tarde, em 1956, Shockley, Brattain e Bardeen são condecorados com o prêmio Nobel de física pelas contribuições referentes ao transistor bipolar. A pesquisa pela obtenção do transistor de efeito de campo foi mantida, apesar do descobrimento do transistor bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste caso, a porta é constituída por uma junção pn, que controla a passagem de corrente pelo canal. Desta forma, contornou-se o problema de estados de superfície, que ainda não tinha sido resolvido até então. Um fato histórico que contribuiu muito com o desenvolvimento da microeletrônica foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preço de US$ 25.000,00, empresas como Texas Instruments e Sony (na época com outro nome), compraram a licença para aprender e usar a tecnologia de fabricação de transistores. A tecnologia foi transferida através de um workshop realizado na Bell Labs em abril de 1952. Sony foi a primeira empresa a fabricar um radio totalmente transistorizado e comercializá-lo em escala, criando assim o mercado de consumo para transistores. Em 1955, Shockley deixa a Bell Labs e funda sua própria empresa, Shockley Semiconductors, que marca a origem do Vale do Silício, no estado de Califórnia. A sua empresa em si não foi marcante, porém ela começou com pesquisadores e empreendedores de alto nível, que depois criaram a Fairchild (1957) e Intel (1968), entre muitos outros. Entre estes pesquisadores destacam-se Gordon Moore, Robert Noyce e Andrew Grove. Uma vez dominados alguns processos de fabricação de transistores, nasceu a idéia de se fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas Instruments, no ano de 1958. Kilby demonstrou sua idéia com um circuito fabricado sobre um único bloco de Si, contendo um transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes dispositivos eram, no entanto, interconectados por meio de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito integrado rudimentar é mostrado na Fig. 2. Em paralelo, um grupo da Fairchild desenvolve um processo superior para fabricar transistores (J. Hoerni) e chamado de processo planar. Este mesmo processo é adaptado logo em seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos integrados. Este processo foi fundamental para o progresso da microeletrônica, já que seu princípio básico, acrescida de várias inovações e evoluções, vem sendo usado até hoje na fabricação dos modernos CI´s. O início da comercialização de CI´s inicia-se a partir do ano de 1962, não parando mais de crescer em termos de volume e de densidade de transistores por chip. A Fig. 3 mostra a fotografia do primeiro CI fabricado pelo processo planar. Marcos precursores e fundamentais para a invenção do processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre difusão de dopantes 2

doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as áreas de difusão; c) em 1955, Andrus e Bond desenvolvem materiais tipo fotorresiste para a litografia e gravação de padrões em filmes de SiO2. O estudo e desenvolvimento de processos de oxidação de Si permitiram finalmente o desenvolvimento do tão sonhado transistor de efeito de campo com porta isolada, ou seja, o transistor MOSFET ou simplesmente MOS. Em 1960, um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o transistor MOS. A interface SiO2/Si é uma interface de muito boa qualidade, com baixa densidade de estados de superfície. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre, causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste problema era a falta de controle de contaminação de impurezas. Mais especificamente,

Fig. 1 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por pesquisadores da Bell Labs, b) esquema elétrico correspondente.

Fig. 2 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.

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Fig. 3 Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild em 1961. impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta e que causa um desvio na tensão de limiar dos transistores (altera a densidade de portadores induzidos no canal). A combinação de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass a propor a tecnologia CMOS em 1963. Outros marcos históricos que contribuíram enormemente para o avanço das tecnologias MOS foram, a) o uso de filme de silício policristalino dopado como material de porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para o ajuste da tensão de limiar do transistores, pela dopagem da região de canal com muita precisão. Além dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio século de vida da era dos dispositivos semicondutores. K. K. Ng apresenta uma revisão ampla destes dispositivos (“A Survei of Semiconductor Devices”, IEEE Trans. Electr. Dev., vol.43, no. 10, p.1760, Oct. 1996). Ele classifica como sendo 67 dispositivos distintos, com mais aproximadamente 110 outros dispositivos relacionados, com pequenas variações em relação aos primeiros, como parcialmente ilustrado na Fig. 4. Uma relação resumida destes dispositivos é apresentada na tabela 1, com os mesmos organizados em grupos, baseado em suas funções e/ou estruturas. O estudo e entendimento destes diversos dispositivos requerem basicamente os seguintes conhecimentos: a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos construtivos para os dispositivos, como representados na Fig. 5: • Interface metal-semicondutor • Interface de dopagem de homojunção, ou seja, junção p-n • Heterojunção • Interface semicondutor-isolante • Interface isolante-metal b) Conhecimento dos mecanismos de transporte. A seguir relacionamos estes mecanismos juntamente com exemplos de dispositivos onde os mesmos se aplicam: • Deriva resistores, transistores FET • Difusão junções p-n, transistores bipolares • Emissão termiônica / barreiras Schottky, diodos PDB • Tunelamento diodo túnel, contato ôhmico • Recombinação LED, Laser, diodo p-i-n • Geração célula solar, fotodetetor • Avalanche diodo IMPATT, diodo Zener, diodo APD.

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Tabela 1 Grupos de dispositivos semicondutores, organizados por função e/ou estrutura. Sub-grupo Dispositivos Retificadores Diodo p-n Diodo p-i-n Diodo Schottky Diodo de barreira dopada panar - PDB Diodo de heterojunção Resistência negativa Diodo túnel Diodo de transferência de elétrons Diodo túnel ressonante Diodo RST Diodo IMPATT Diodo BARITT Resistivos Resistor Contato ôhmico Capacitivos Capacitor MOS CCD´s (Charge-coupled devices) Chaves de 2 MISS (Metal-Insulator-Semicond. Switch) terminais PDB (Planar-Doped-Barrier Switch Transistores Efeito de Campo MOSFET JFET MESFET MODFET PBT Efeito de Potencial BJT – Bipolar Junction Transistor HBT – Heterojunction Bipolar Trans. MBT – Metal Base Transistor RTBT – Resonant-Tunneling Bipolar Memórias não FAMOS voláteis MNOS Tiristores SCR – Silicon-Controlled Rectifier IGBT – Insulated-Gate Bipolar Trans. Transistor unijunção SIThy – Static-Induction Thyristor Fontes de Luz LED Laser VCSEL – Vertical-cavity surface emitting laser Fotodetetores Fotocondutor Fotodiodo p-i-n Fotodiodo de barreira Schottky CCIS – Charge-coupled image sensor APD – Avalanche Photodiode Fototransistor MSM – metal-semicondutor-metal Dispositivos Ópticos Biestáveis SEED – Self-eloctrooptic-effect device Etalon bi-estável Outros Dispositivos Fotônicos Célula solar Modulador eletro-óptico Sensores Termistor Sensor Hall Strain Gauge (piezoelétrico) Transdutor Interdigital, tipo SAW ISFET – Ion-sensitive FET

Grupo Diodos

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Fig. 4 Parte da árvore de dispositivos semicondutores

Fig. 5 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos construtivos básicos de dispositivos. Este número grande de tipos dispositivos justifica-se pelas necessidades específicas nas diversas aplicações. Dentro dos circuitos integrados, no entanto, os dispositivos e tecnologias predominantes são as tecnologias MOSFET e BJT, como mostram os dados da Fig. 6. Estes dados são restritos ao período de 1974 a 1986. Desde aquela época, a mesma tendência de redução relativa da participação da tecnologia BJT e do aumento do uso da tecnologia MOSFET, em particular a CMOS, continuou. Atualmente, na virada do século 20 ao 21, mais de 85% do mercado de semicondutores corresponde à tecnologia CMOS. A evolução da microeletrônica não se restringe ao desenvolvimento de novos dispositivos, apresentados acima, mas apresenta também outros aspectos tão importantes quanto. Estes outros aspectos incluem os seguintes: • Uma redução contínua das dimensões mínimas, como indicado na Fig. 7. Esta evolução corresponde a uma redução com fator 2 a cada 6 anos. Esta evolução foi possível graças a avanços tecnológicos nos processos de fabricação em geral e em especial, nos processos de fotolitografia. • Uma evolução na área máxima dos chips, como mostra a Fig. 8. Esta evolução corresponde a um aumento de fator 2 na área do chip a cada 4 anos. A área máxima dos chips está relacionada com a densidade de defeitos por unidade de área, que garanta um rendimento aceitável de produção. A evolução na qualidade dos processos de fabricação resulta numa redução gradual da densidade de defeitos e como conseqüência permite este aumento gradual da área dos chips. • Uma evolução na eficiência de empacotamento, ou seja, do número de dispositivos por área de dimensão mínima da tecnologia. Esta evolução está quantificada na Fig. 9 e está relacionada a otimização do layout empregado e do uso de novas estruturas físicas dos dispositivos, isolação e interconexões. No início, havia muito espaço de melhoria, resultando numa média de aumento de 21 6

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vezes por década. Após os anos 70, houve uma redução na taxa de aumento da eficiência de empacotamento para 2.1 vezes por década. A combinação das 3 evoluções citadas acima, de redução nas dimensões mínimas, aumento da área dos chips e aumento na eficiência de empacotamento, levou a um aumento assombroso no número de dispositivos por chip, como mostra a Fig. 10. Associado a cada faixa de número de dispositivos por chip convencionou-se chamar o nível de integração pelas siglas: SSI (Small Scale Integration), MSI (Medium Scale Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration), ULSI (Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada do século, estamos entrando na era do GSI. O crescimento contínuo do número de dispositivos por chip é de aproximadamente um fator 2 a cada 18 meses, ao longo das últimas 3 a 4 décadas. Este crescimento é conhecido como a lei de Moore. Uma evolução contínua na redução do custo por transistor ou por bit de informação é mostrada na Fig. 11a. Esta redução de custo tem levado a um enorme crescimento do uso de eletrônica, com um crescimento médio anual de 16% no mercado de semicondutores ao longo das últimas décadas. Ressaltamos que nenhum outro setor econômico teve tal crescimento na história da humanidade. A Fig. 11b mostra o aumento contínuo do número de bits de DRAM produzidos.

Fig. 6 Evolução da participação das diversas tecnologias do mercado de semicondutores, no período de 1974 a 1986.

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Fig. 7 Evolução nas dimensões mínimas empregadas nas estruturas em CI´s.

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Fig. 8 Evolução da área máxima de chips.

Fig. 9 Evolução na eficiência de empacotamento

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Fig. 10 Evolução do número de dispositivos por chip (nível de integração).

Fig. 11 a) Evolução na redução do custo de bit de memória (DRAM) e b) evolução da quantidade de bits de memória (DRAM) produzidos por ano. É relativamente difícil imaginar o significado das dimensões mínimas e números apresentados acima. Para melhor compreendê-los, considere as seguintes comparações: a) Na Fig. 12 mostramos uma fotografia de microscópio eletrônico de um fio de cabelo sobre uma estrutura de memória DRAM de 4 Mbit, correspondente a uma tecnologia (já ultrapassada) de 1986, com dimensões mínimas de aproximadamente 1 µm. b) Ao invés de fabricar estruturas de dispositivos, poderíamos usar a mesma tecnologia para desenhar um mapa. Logicamente ninguém consegue fazer um negócio rentável com tal produto, já que não é nada prático usar tal mapa, seria necessário o uso de microscópio, e atualmente, microscópio eletrônico. Na Fig. 13 apresentamos uma seqüência de mapas que poderiam ser desenhados em chips com as diversas fases tecnológicas. Ou seja, atualmente (~2000) poderíamos desenhar um mapa da América do Sul num chip, contendo todas a ruas, rios e estradas, em escala.

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c) Atualmente (~2000), o número de transistores produzidos anualmente no mundo é da ordem de 10 . Este número corresponde a aproximadamente o número de formigas existente no mundo e a 10 vezes o número de grãos de cereais produzidos no mundo por ano. Fig. 12 Fotografia tirada por microscópio eletrônico de um fio de cabelo sobre um chip de memória DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas gravadas de largura de 2 µm.

Fig. 13 Ilustração de mapas desenhados, contendo detalhes de todas as ruas, em áreas de chips nas diversas fases tecnológicas. Os números e analogias apresentados mostram que a microeletrônica cresceu desproporcionalmente em relação a outras áreas tecnológicas, representando uma área fascinante de engenharia. Mais e mais caminhamos para sistemas completos em um único chip. Isto significa que o projeto em eletrônica resumir-se-á ao projeto do chip. Uma pergunta natural seria, quais são as forças propulsoras para tão rápido avanço tecnológico, ou ainda, para que complicar tanto? A força propulsora fundamental é o capital, ou seja, o mercado. Mas o desenvolvimento não agrada apenas o dono do capital, mas também os engenheiros e cientistas que trabalham nos desafios de conseguir sempre um produto melhor ou uma nova invenção. Portanto, a evolução tem procurado soluções que resultem em produtos melhores e mais baratos ou mais rentáveis. No caso, a evolução da microeletrônica como apresentada inclui os seguintes aspectos: • Maior densidade de integração. Considerando uma mesma função, isto resulta em maior número de chips por lâmina e aumento do rendimento (supondo uma densidade fixa de defeitos). Portanto, isto resulta em ganho econômico. • Maior velocidade de operação. Com dimensões menores têm-se menores capacitâncias, o que resulta em menores tempos de chaveamento das portas, melhorando, portanto, o desempenho do CI. Os dados de tempos de atrasos por porta e por linha de interconexão estão mostrados na Fig. 14, simulados para interconexões de linhas de Al e linhas de Cu, envoltos por filmes dielétricos de SiO2 e de material de baixa constante dielétrica, respectivamente. 11

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Menor consumo de potência. Novamente, devido às menores dimensões e menores capacitâncias, bem como devido à menor tensão de alimentação, a energia associada na mudança da tensão em cada nó do circuito será menor, e como conseqüência, teremos um menor consumo de potência. Menor número de chips por sistema. Considerando agora chips mais complexos, com mais funções integradas, poderemos fabricar sistemas com menor número de chips, e no limite, com um único chip. Este fato traz como vantagem, menor número de conexões entre chips. Isto por sua vez resulta em aumento da confiabilidade do sistema, uma redução do seu tamanho e uma redução do custo de montagem do mesmo.

Fig. 14 Tempos de atrasos de propagação de sinal através de portas e de linhas de interconexões, considerando linhas de Al e de Cu e dois tipos de dielétricos (SiO2 e outro de baixa constante dielétrico). A evolução obtida até este ponto, bem como a que está por vir, é resultado de um esforço muito grande de muitas pessoas, empresas e instituições de ensino e pesquisa. Nenhuma empresa sozinha, nenhum país sozinho, poderia ter trilhado tão rapidamente este caminho. Os países avançados e suas empresas têm consciência deste fato, que se torna mais necessário ainda para o futuro. Os avanços futuros necessitam de recursos mais volumosos ainda e portanto de ações conjuntas de pesquisa e desenvolvimento. Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor Industry Association) do USA, elabora um relatório trienal, onde ela propõe um mapa de estrada para o futuro (The National Technology Roadmap for Semiconductors). Na tabela 2 apresentamos alguns dados 23 do relatório publicado em 1997 . Assim, prevê-se uma evolução gradual até pelo menos dimensões mínimas de 50 nm (ano 2012). Dados mais recentes encontram-se nas referências 24 e 25, indicando a 11 previsão de dimensão mínima de 35 nm e nível de integração acima de 10 dispositivos por chip em 2014. A partir deste ponto, provavelmente as várias limitações, físicas e tecnológicas, impedem a realização de transistores com comprimento de canal muito menor que 25 nm. Portanto, novos conceitos físicos devem ser usados para inventar dispositivos alternativos aos dos tradicionais MOSFET e bipolares. Entre estes já existem os dispositivos de bloqueio Coulombiano, entre outros dispositivos de um único elétron. São propostos também os dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio, por exemplo). Estruturas de nano-tubos de carbono é outra idéia proposta. São tubos de 1.4 nm de diâmetro e de 10 µm de comprimento que constituem canais de corrente e que permitem realizar circuitos tipo moleculares. Chaveamento a freqüência de 10 THz é previsto. Certamente não chegamos no final do túnel da evolução.

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Tabela 2 Dados de previsão de evolução extraídos do relatório da SIA de 1997. Dado\Ano 1997 1999 2001 2003 2006 2009 LMIN.(nm) 250 180 150 130 100 70 DRAM (bits) 256M 1G 4G 16G 64G 2 Área chip DRAM (mm ) 280 400 480 560 790 1120 Diâmetro / lâmina (mm) 200 300 300 300 300 450 Níveis de metal (lógica) 6 6-7 7 7 7-8 8-9 Compr. metal (lógica) (m) 820 1480 2160 2840 5140 10000 VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 FMAX de relógio (MHz) 750 1250 1500 2100 3500 6000 Número máscaras 22 23 23 24 25 26 -2 1 Defeitos (m ) 2080 1455 1310 1040 735 520 120 60 30 15 5.3 1.9 Custo/bit DRAM inicial (µc) 1 Nota: para rendimento inicial de 60% e memória DRAM.

2012 50 256G 1580 450 9 24000 0.6 10000 28 370 0.66

3. História da Microeletrônica no Brasil Desde a década de 50, as universidades brasileiras (ITA a partir de 1953, IFUSP a partir do início 6 dos anos 60, seguido por muitos outros) tiveram atividades de pesquisa em semicondutores e dispositivos, ou seja, sempre acompanhamos de perto o desenvolvimento da área e inclusive, o país contribuiu de alguma forma com o desenvolvimento da mesma. Já bem no início da história dos dispositivos semicondutores, em meados dos anos 60, a Philco instala fábrica de diodos e transistores em São Paulo. Ou seja, apenas 10 anos após a liberação e disseminação da tecnologia pela Bell Labs, o Brasil iniciou atividades industriais de microeletrônica. Esta atividade contribuiu com a motivação para se montar um laboratório de microeletrônica, LME, na Escola Politécnica da Universidade de São Paulo, por iniciativa de um grupo de professores (J. A. Zuffo, C. I. Z. Mammana, R. Marconato, A. Ferreira), em 1968, estando operacional em 1970. A coordenação do laboratório ficou a cargo do Prof. Carlos Américo Morato, e não podemos omitir a grande colaboração do professor visitante, Dr. R. Anderson, do USA. Este laboratório pioneiro foi responsável pelo desenvolvimento de várias tecnologias de microeletrônica, pela formação de um número considerável de profissionais na área e por várias iniciativas tipo “spin-off”, algumas industriais e outras acadêmicas. Marcos de desenvolvimento tecnológico ocorridos no LME incluem entre outros: • Desenvolvimento de tecnologia de diodos e transistores bipolares, com transferência desta tecnologia para a empresa Transit, em Montes Claros, MG, em1974. • Desenvolvimento do primeiro circuito integrado no país, em 1971, com lógica ECL (Dr. J. A. Zuffo). • Desenvolvimento de tecnologia de transistores nMOS em 1973, incluindo o projeto e construção do 7 primeiro CI com tecnologia MOS na América Latina (Dr. Edgar Charry Rodriguez) . • Projeto e fabricação de memórias tipo ROM com a tecnologia nMOS com capacidade de 512 e 2k bits em 1975 e 1978 respectivamente (Fig. 15). Estes circuitos podem ser considerados os primeiros circuitos integrados em nível MSI (Medium Scale Integration) e LSI (Large Scale Integration) respectivamente, no país. A primeira memória SRAM também foi realizada com a mesma tecnologia 8 em 1978 . 9 • Desenvolvimento de um implantador de íons (Dr. Joel Pereira de Souza) . • Desenvolvimento de tecnologias nMOS com carga tipo depleção e porta metálica e porta de si-poli, 10,11 em 1978 e 1987 respectivamente . • Desenvolvimento de tecnologias CMOS com porta metálica e porta de si-poli em duas versões, em 12-14 1979, 1987 e 1988 respectivamente . 15 • Desenvolvimento de tecnologia CCD com canal enterrado e portas de si-poli, em 1981 (Fig. 16). • Desenvolvimento de tecnologia de circuitos híbridos de filme fino para aplicações de microondas, sob coordenação do Prof. J. K. Pinto.

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Fig. 15 Fotografia ampliada do chip de memória ROM de 2k bit, desenvolvido no LME/EPUSP em 1978 (E. Charry R, J. P. de Souza e J. W. Swart).

Fig. 16 Fotografia ampliada do dispositivo CCD desenvolvido no LME/EPUSP em 1981 (J. W. Swart). Em 1974, o Prof. Carlos I. Z. Mammana deixa o LME da EPUSP e dá início à montagem de um novo laboratório de microeletrônica, chamado LED (Laboratório de Eletrônica e Dispositivos) na Faculdade de Engenharia da Universidade Estadual de Campinas, UNICAMP. Vale lembrar a grande contribuição dada pelo Prof. Yukio à montagem do LED. Este laboratório teve como ênfase inicial o desenvolvimento de equipamentos de microeletrônica, incluindo: fornos térmicos, sistemas CVD, sistema de corrosão por plasma, implantador de íons, fotorepetidora, entre outros. Além dos equipamentos, este laboratório também procurou desenvolver tecnologias nMOS e bipolares (lógica I2L). O LED também teve uma atividade de desenvolvimento de tecnologia de fabricação de diodos para transferência industrial, no caso para empresa Ober, no período de final dos anos 80. Este laboratório passou por algumas reestruturações, sendo atualmente transformado no Centro de Componentes Semicondutores, diretamente ligado à reitoria da universidade, ou seja, administrativamente independente de unidade de ensino. Suas atividades atuais concentram-se em pesquisas relacionadas a tecnologias CMOS e microssensores, além de oferecer cursos de laboratório de microfabricação. Em 1975, o Prof. João Antônio Zuffo criou um novo laboratório na EPUSP, chamado LSI (Laboratório de Sistemas Integrados). Este laboratório, com espectro de atuação mais amplo que apenas microeletrônica, deu ênfase inicialmente à pesquisa em etapas de processos de microeletrônica, tendo como um dos gestores, o incansável e grande entusiasta, o Prof. Armando A. M. Laganã. O grupo realizou pesquisa de alto nível nas atividades de obtenção e caracterização de silicetos, processos de plasma para deposição de filmes finos e de corrosão, processos de limpeza e de oxidação de Si. Em seguida, o grupo concentrou esforços no desenvolvimento de micro-sensores de Si. Em 1981, o Prof. Joel Pereira de Souza deixou o LME da EPUSP e iniciou a construção de um Laboratório de Microeletrônica no Instituto de Física da Universidade Federal de Rio Grande do Sul. Este 14

laboratório adquiriu alguns e construiu outros equipamentos básicos de microeletrônica. Este laboratório prima por suas atividades em pesquisa na técnica e aplicações de implantação de íons, tendo dado grandes contribuições em publicações, patentes e formação de recursos humanos neste tema. Adicionalmente, o grupo recentemente resgatou conhecimentos anteriores e re-implantou a tecnologia nMOS porta metálica carga tipo depleção no seu laboratório, demonstrando a fabricação de um circuito integrado tipo matriz de chaveamento de 4 entradas x 4 saídas. Em meados dos anos 80, um novo laboratório foi implantado no Instituto de Física da Universidade Federal de Pernambuco, sob responsabilidade do Prof. Eronides da Silva. Este laboratório também possui os equipamentos básicos para microeletrônica e tem sua ênfase de pesquisa centrada em pesquisa de dielétricos de porta MOS. Os 5 grupos acima constituem os grupos universitários com instalações completas de microeletrônica de Si. Além destes, existem grupos que atuam em temas específicos associados a processos de microeletrônica. Como exemplo temos o grupo de Engenharia Elétrica da UnB, Brasília, Prof. José Camargo, e o grupo do Departamento de Física do ITA, Prof. Homero Maciel, com atividades em processos de plasma. Embora o Si seja o semicondutor mais usado comercialmente, ocupando da ordem de 98% do mercado de semicondutores, semicondutores compostos tipo III-V são necessários para nichos de aplicações. Pesquisas sobre estes semicondutores vem sendo feitas essencialmente em institutos de física de diversas universidades, vários dos quais equipados com modernas e caras máquinas de crescimento epitaxial de camadas, tipo MBE, CBE ou OMVPE. Entre estes grupos citamos: • LPD do IFGW da UNICAMP, em Campinas. • IF da USP em São Paulo. • IFQ da USP em São Carlos • IF da PUC-RJ em Rio de Janeiro. • IF da UFMG em Belo Horizonte. Entre estes 5 grupos, o LPD apresenta maior tradição no desenvolvimento de dispositivos semicondutores, incluindo Lasers e transistores (MESFET, HEMT e HBT). Este grupo, inicialmente sob liderança do Prof. J. E. Ripper, introduziu e desenvolveu tecnologia de fabricação de Laser 16 semicondutor, já a partir do início da década de 70 . Esta tecnologia foi posteriormente transferida para o CPqD da Telebrás. Além dos grupos universitários, temos um número menor de institutos de pesquisa, que no entanto receberam investimentos mais volumosos para instalação de laboratórios avançados. Entre estes citamos o CPqD, ITI, LNLS e INPE. O CPqD foi criado em meados dos anos 70, com objetivos de P&D bem amplos em telecomunicações. Na área de microeletrônica ele nunca se dedicou à tecnologia de fabricação de CI´s de Si, concentrando-se nas seguintes áreas: • Tecnologias de filmes espessos para CI´s híbridos • Tecnologias de filmes finos para CI´s híbridos • Tecnologia tipo SAW • Tecnologias de Lasers semicondutores. • Projeto de CI´s de Si e de GaAs. Estas atividades foram, no entanto, todas descontinuadas, sobretudo após a privatização do sistema Telebrás, ao final dos anos 90. Esta descontinuidade de atividades de microeletrônica e optoeletrônica no CPqD representa uma grande perda do investimento, sobretudo em pessoal, feito ao logo de duas décadas, dado que o pessoal foi todo redirecionado para outras atividades. O ITI foi criado no início dos anos 80, com o intuito de realizar atividades de P&D em tecnologias de CI´s de Si, entre outras atividades. Este objetivo inicial não foi completamente concretizado ao longo de sua trajetória, tendo suas atividades de microeletrônica sido restritas a: • Linha piloto de encapsulamento de CI´s • Linha de testes, confiabilidade e análise de falhas. • Linha de fabricação de máscaras. • Linha de prototipagem rápida de interconexão para circuitos tipo “gate array”. • Projeto de CI´s de Si. • Tecnologia tipo SAW O LNLS foi criado em janeiro de 1987, sob coordenação do Prof. Cylon Gonçalves da Silva, em Campinas. Este laboratório projetou e construiu um sistema de anel de elétrons para produzir feixes de luz síncrotron, ou seja, radiação eletromagnética com freqüência variando desde infravermelho até raios X moles. Esta fonte de luz vem sendo utilizada, essencialmente para a análise de materiais, bem como para a fabricação de microestruturas por litografia profunda de raio X, para microssensores e 15

micromecânica. O LNLS inclusive oferece um serviço de prototipagem de microestruturas por programa tipo PMU, chamado de programa MUSA. INPE de São José dos Campos é o centro mais antigo dos citados aqui. Ele foi criado já em 1961. O INPE realiza atividades amplas na área de ciências espaciais, o que inclui algumas atividades de microeletrônica, tais como P&D em células solares e sensores. O INPE possui algumas das instalações necessárias para estas atividades, inclusive um sistema MBE para crescimento de semicondutores do tipo IV-VI, e vem interagindo com os outros grupos para complementar as instalações que lhe faltam. Até aqui descrevemos as iniciativas acadêmicas e de desenvolvimento na área de tecnologias de fabricação de microeletrônica. Estas atividades não fazem muito sentido, se não forem acompanhadas por uma correspondente aplicação industrial. As duas áreas, acadêmica e industrial devem andar concomitantemente, já que as duas são mutuamente dependentes, com demandas complementares. 17-18 Analisaremos abaixo os vários empreendimentos industriais de microeletrônica no país . Como já citamos acima, a Philco iniciou uma fábrica de diodos e transistores em São Paulo, SP, em 1966. Mais tarde, em meados dos anos 70, esta fábrica foi transferida para Contagem, MG, agora em parceria com a RCA. A fábrica, modernizada e ampliada, implantou também processos de fabricação de CI´s lineares com tecnologia bipolar e dimensões mínimas de aproximadamente 6 µm. No entanto, no ano 84 aproximadamente, a fábrica foi fechada e colocada a venda. O grupo SID/Sharp, com participação do banco Bradesco, interessou-se pela aquisição da mesma e assim criou a SID Microeletrônica, que até hoje é dona dela. Porém, em meados de 1996 ela decidiu por descontinuar as operações de difusão de componentes semicondutores, mantendo apenas as atividades de montagem e encapsulamento, sendo esta também descontinuada em 2000. Uma Segunda iniciativa industrial foi o caso da Transit. Esta empresa foi criada a partir de 1974 e montou sua fábrica em Montes Claros, MG. Ela iniciou a produção de diodos e transistores bipolares em 1976, baseado em tecnologia desenvolvida no LME da EPUSP e visando o mercado de entretenimento. Em 1978 ela adquiriu uma tecnologia da SGS-Ates, da Itália, para a fabricação de componentes para o mercado profissional. Devido a vários erros ocorridos na implementação desta fábrica, ela não conseguiu sobreviver por muitos anos, tendo sido fechada ainda no final dos anos 70. Tivemos duas empresas internacionais, a Icotron, do grupo Siemens, com fábrica em Gravataí, RS, e a Semicron, com fábrica em Cotia, SP, que tinham uma linha completa de difusão de diodos e tiristores de potência. Atualmente a Semicron continua com sua linha completa de fabricação destes dispositivos. A Icotron doou seus equipamentos de difusão para a UFRGS em 1998. Uma terceira empresa, também atuando na produção destes componentes é a AEGIS, que foi criado em 1982 por dois ex-pesquisadores do LME da EPUSP e do LED da UNICAMP. Um deles, Wanderley Marzano, continua dirigindo esta empresa, que heroicamente se manteve, sobrevivendo a todas as crises políticas e econômicas que o país atravessou nestes últimos 20 anos. Esta empresa é um exemplo vivo da existência de oportunidades de microeletrônica em nichos de mercados, mesmo para empresas de pequeno e médio porte. A Itautec possui uma fábrica de encapsulamento de circuitos integrados, sobretudo tipo memórias, em Jundiaí, SP. Outras empresas tiveram fábricas de montagem e encapsulamento de componentes semicondutores no país. Entre estas citamos a Texas Instruments, Fairchild, Philips, Sanyo e Rhom. Estas empresas no entanto fecharam suas operações de produção de componentes semicondutores no início da década de 90 com a ampla e súbita abertura do nosso mercado. Duas empresas atuaram na área de componentes optoeletrônicos. A ASA Microeletrônica realizava montagem e encapsulamento de diodos tipo LED, com fábrica em São Paulo, SP. Esta fábrica foi fechada recentemente (meados dos anos 90). A outra empresa é a ASGA Microeletrônica, que monta receptores ópticos e emissores a Laser, para a área de comunicações ópticas, com fábrica localizada em Paulínia, SP, inaugurada no início dos anos 90. Por fim temos a empresa Heliodinâmica, com fábrica em Vargem Grande Paulista, SP, que produz tarugos de Si monocristalínos de até 8” de diâmetro, lâminas de Si monocristalíno e/ou semicristalino, além de células solares fotovoltáicas de Si, módulos e sistemas fotovoltáicos para diversas aplicações . Heliodinâmica foi criada em 1980 e atende o mercado local bem como internacional. Observamos dos dados acima, que tivemos atividades de microeletrônica desde a década de 60 e ª que havia um bom estágio de desenvolvimento tecnológico na 2 metade dos anos 70. Inclusive, podemos afirmar que na época, este estágio era superior aos dos países hoje chamados de Tigres Asiáticos. Durante as duas décadas de 80 e 90, a área passou por um estágio de estagnação, constituindo um paradoxo para a retórica da política de reserva de mercado de informática. Investiu-se recursos volumosos numa fábrica de máscaras enquanto que as indústrias clientes não se instalaram, como havia sido planejado. Hoje o país apresenta um déficit comercial superior a vários bilhões de dólares anuais em componentes eletrônicos (relatório setorial no. 1, 1999, do BNDES). Instalação de 16

uma ou mais fábricas de CI´s é uma necessidade real para equilibrar a balança comercial e promover o desenvolvimento econômico do país. Um requisito necessário para a instalação de uma fábrica de CI´s e para o desenvolvimento de novos produtos inteligentes para as diversas aplicações, é a capacidade de projetar os CI´s. A atividade de projeto de CI´s requer um investimento muito menor em instalações, porém requer um grande número de profissionais com experiência no tema. Vários grupos no país atuam nesta área. A seguir apresentamos uma lista (não completa) de grupos universitários, institutos e empresas com atuação na área. a) Universidades: • DCC/UFMG, Belo Horizonte, MG • UFRGS, Porto Alegre, RS • DEE/EFEI, Itajubá, MG • UFSC, Florianópolis, SC • DEE/UnB, Brasília, DF • LAC/COPEL, Curitiba, PR • UFPB, Campina Grande, PB b) Centros de P&D: • FEEC/UNICAMP, Campinas, SP • CTI, Campinas, SP • EPUSP, São Paulo, SP c) Empresas: • EESC/USP, São Carlos, SP • Motorola, Campinas, SP • FEG/UNESP, Guaratinguetá, SP • Idea, Campinas, SP • UFRJ, Rio de Janeiro, RJ Comparado à área de tecnologias de fabricação, o país teve um desenvolvimento mais intenso na área de projeto de CI´s durante estas duas últimas décadas. Esta atividade foi estimulada pela disponibilidade de programas internacionais de fabricação de protótipos tipo MPC (Multi Project Chip) ou PMU (Projeto Multi Usuário). Durante os últimos 15 anos o CTI organizou um programa similar brasileiro e durante os 6 últimos anos, a FAPESP financiou a fabricação de 80 chips no exterior, para grupos do estado de São Paulo, para usarem diretamente os programas internacionais (CMP da França, Europractice da UEE, Iberchip da Espanha, MOSIS do USA). O desenvolvimento geral da eletrônica requer o uso de CI´s de aplicação específica em grande escala. Assim, necessitamos ampliar ainda muito mais esta atividade e estimular as empresas a conhecer e adotar esta solução. Para o desenvolvimento de Microssistemas completos necessita-se tanto da disponibilidade das técnicas de microfabricação como da capacitação em projeto de CI´s, já que os microssistemas são compostos por chips contento o sensor ou atuador, co-integrados com o circuito de controle e/ou processamento do sinal. Nota: esta revisão da história da microeletrônica no país certamente não está completa, poderá ter alguns erros e deverá ser revisada para novas edições. Ficaremos muito gratos em receber informações com dados históricas e/ou sugestões. 4. Introdução a Microssistemas

19-22, 26

.

Microssistemas, também chamado de IMEMS (Integrated MicroElectroMechanical Systems) referese ao universo de sistemas microeletrônicos com interface ao mundo não eletrônico. Ou seja, ela inclui circuitos integrados com microssensores e microatuadores, possivelmente, no mesmo chip. Outros nomes comuns são MEMS e MOEMS (MicroElectroMechanical Systems e MicroOpticalElectroMechanical Systems, respectivamente). Estes dois nomes, no entanto, apresentam uma limitação por não incluírem o efeito químico presente em alguns dispositivos. Desta forma, o nome microssistema teria um significado mais amplo, embora todos os nomes sejam usados como sinônimos indistintamente. Os microssistemas apresentam uma importância crescente em diversas aplicações em várias áreas, entre os quais temos: saúde, transporte, indústria de manufatura automatizada, monitoramento ambiental, agricultura, defesa e consumo. O desenvolvimento de microssistemas gera novas aplicações para CI’s, resultando num crescimento adicional deste enorme mercado. O sensor é um dispositivo que converte um estímulo físico–químico num outro sinal, normalmente elétrico. O atuador executa a função inversa. O sensor e atuador também são chamados de transdutores. O estímulo ou a energia físico-química pode ser do tipo: calor, luz, som, pressão, magnetismo, movimento mecânico, potencial químico, pH, entre outros. Sensores e atuadores não são novos e inicialmente eram feitos por outras técnicas que não eram de microfabricação. Com a disponibilidade do processo planar para microfabricação, desenvolvido para microeletrônica, o passo natural foi empregar os mesmos conceitos tecnológicos para a fabricação de microssensores e microatuadores. A grande motivação para este procedimento é o baixo custo para produzi-los, comparado às técnicas anteriores. Numa mesma lâmina de Si pode se produzir centenas ou mesmo milhares de microssensores. A dimensão de microssensores pode variar de fração de µm até da ordem de mm, como é ilustrado na Fig. 17. 17

Fig. 17 Escala comparativa das dimensões de microssensores. Os sensores e atuadores convertem os seguintes tipos de sinais ou energias: 1. Químico 4. Mecânico 2. Elétrico 5. Radiante 3. Magnético 6. Térmico A Fig. 18 ilustra um sistema genérico. O sensor realiza a primeira conversão de sinal para um sinal elétrico. Este é processado, condicionado ou modificado por um circuito eletrônico, para em seguida eventualmente ser re-convertido em outra forma de energia pelo atuador. Os processos de conversão de energia são classificados como: 1. Biológicos: • Elastoelétrico • Transformação bioquímica • Termomagnético • Transformação física • Termoóptico • Efeitos sobre organismos de teste • Fotoelástico • Espectroscopia • Outros 3. Químicos: • Outros 2. Físicos: • Transformação química • Termoelétrico • Transformação física • Fotoelétrico • Processo eletroquímico • Fotomagnético • Espectroscopia • Magnetoelétrico • Outros • Elastomagnético • Termoelástico

Fig. 18 Representação esquemática de um microssistema genérico. Os sensores e atuadores devem ser projetados e caracterizados quanto aos seguintes aspectos gerais, que se aplicam aos mais diversos tipos de dispositivos:

18

• • • • • • • • • • • • •

Condições ambientais permitidos: as condições ambientais podem afetar o desempenho do sensor. Deve-se conhecer a faixa de condições em que o sensor funcione dentro da sua faixa de tolerância. Escala total do sinal de saída: refere-se á máxima variação do sinal de saída. Histerese: refere-se à variação do sinal de saída para um mesmo sinal de entrada, dependendo do sentido da variação do sinal de entrada. Linearidade: é quão próxima a curva de transferência se aproxima de uma linha reta. Faixa de medida: representa a faixa de variação do sinal de entrada que o sensor consegue medir. “Offset”: refere-se ao sinal na saída, na temperatura ambiente, sem aplicação de sinal na entrada. Tempo de vida de operação: representa o tempo de vida média do sensor, durante o qual ele mantém suas características de funcionamento dentro das margens de tolerâncias especificadas. Formato de saída: a saída é normalmente um sinal elétrico variável com o sinal de entrada. O sinal de saída pode vir em várias formas: digital, analógico ou de freqüência. Característica de sobrecarga: refere-se ao máximo sinal na entrada do sensor que não altere as características de funcionamento do mesmo além da sua faixa de tolerância especificada. Repetibilidade: é a habilidade de produzir o mesmo sinal de saída em medidas repetidas e iguais. Resolução: representa a mínima variação de entrada necessária para produzir uma variação detectável na saída. Seletividade: é a habilidade do sensor identificar e medir um sinal de entrada (ex. um elemento químico) na presença concomitante de varias entradas. Sensibilidade: é a razão da variação da saída pela variação na entrada, ou seja, é a derivada da curva de transferência do sensor:

S (xa ) = • •

dy dx

x = xa

Velocidade de resposta: é o tempo que demora para o sinal de saída alcançar 63% (1/e) do seu valor final, em resposta a uma variação brusca na entrada (função degrau). Estabilidade: representa o tempo durante o qual o sensor mantém suas características de funcionamento dentro do seu limite de tolerância especificada.

Microssistemas vem apresentando um crescimento vertiginoso e hoje representa um mercado de aproximadamente US$ 13 bilhões (prevê-se US$ 34 bilhões no ano 2002). Este mercado apresente uma taxa de crescimento anual variando entre 16 e 35 % Apresentamos a seguir uma lista de exemplos de microssensores e suas aplicações (existem muitos outros exemplos): • Acelerômetros para disparo do sistema “airbag” de automóveis e outras aplicações. • Sensor de pressão para área médica, automóveis e industrial. • Microválvulas para injetor de tinta de impressoras, para liberação controlada de medicamento em pacientes e outras aplicações. • ISFET para medir pH, para medicina, alimentos, agricultura, etc • Medida de variação de condutividade de filmes sensíveis a produtos químicos, para indústria, automóveis, medicina, alimentos, agricultura, etc • Sensor Hall para medidas magnéticas, medidores de corrente elétrica, medidores de posição, etc. • Micromotores, microválvulas, microbombas, microfiltros, canais e misturadores, necessários para a área de microfluídica, para medicina, análise clínica, etc • Espelhos e matrizes de espelhos (DMD – Digital Mirror Device) para aplicações ópticas (chaves ópticas para redes de fibras ópticas) e projeção de imagens (para canhão de imagens para conferência, cinema e até para TV doméstico). • Chaves de RF para comunicações sem fio. • Anemômetros (mede perda de calor) para medida de fluxo de gases e líquidos, para medicina, automóveis, ambiente, controle de processo, etc. • Mostradores de imagens (microplasma e micropontas) • Sensores de Infra-vermelho para visão noturna para transporte. • Microponteiras para microscopia de força atômica, AFM, ou de tunelamento atômico, ATM. 19

•

Sistema de microponteiras para armazenamento de informação, movendo átomos e depois 2 detectando-os (prevê-se da ordem de 30 Gb/cm ) Questões críticas para o desenvolvimento dos transdutores e microssistemas são: a) processos de fabricação, b) encapsulamento, c) testes, d) Infraestrutura de CAD. A microeletrônica constitui o embrião do desenvolvimento de microssistemas, tendo em vista que emprega boa parte dos materiais, processos, conceitos e dispositivos da microeletrônica. No entanto ele também requer um número grande de outros materiais e processos específicos, como ilustra a Fig. 19. Muitos dispositivos sensores e atuadores podem ser incorporamos em tecnologia CMOS, por etapas de processos de pós-processamento, realizadas após a conclusão da fabricação do circuito eletrônico. Os processos podem ser classificados como de superfície (surface micromachining) e como de corpo (bulk). No primeiro, os componentes não eletrônicos são fabricados em camadas específicas (muitas vezes de Si-policristalino), removendo uma camada sacrificial, de sustentação durante sua deposição. Nos processos de micro-usinagem de corpo, estes podem ser feitos pela frente ou pela costa da lâmina, por micro-usinagem do Si, por processo úmido ou seco (por plasma). Como os processos usados em microssistemas usam normalmente regras de projeto de aproximadamente duas gerações anteriores da microeletrônica, muitas fábricas destas últimas podem ser convertidas em fábricas de microssistemas. O uso de lâminas de 150 mm vem ser tornando comum na produção em massa de microssistemas, enquanto que fábricas estado da arte de microeletrônica já usam lâminas de 300 mm. Além das várias fábricas para produção própria (Analog Devices, Texas Instruments, Motorola, Lucent Technologies, Silicon Microstructures Inc., Honeywell, Agilent, outros), existem também várias fábricas ou programas que oferecem serviços de fabricação de microssistemas. Entre estas temos: LNLS em Campinas, Br; CMP e Tronics Microssystems na França; Surface Technology Systems na Grã Bretanha; Sensonor na Noruega; Institute of Microelectronics em Singapura; CSEM na Suíça; BFGoodrich Advanced MicroMachines (Ohio), Cronos Integrated Microsystems (NC), IntelliSense (Massachusetts), ISSYS (Michigan), Kionix (N.Y.), MEMX (Albuquerque) no USA. Encapsulamento e teste de microssistemas é bem mais complexo que de microeletrônica. Em MEMS podemos ter partes móveis, interface com sinal óptico, interface com meio ambiente (pressão, temperatura, meio químico ou biológico, etc). Estas condições impõem requisitos específicos e complexos para o empacotamento. Os testes também tornam se complexos por dois motivos: necessidade de manipular mais formas de energia, além da eletrônica; impossibilidade de realizar as medidas na lâmina, antes do encapsulamento. Como conseqüência, encapsulamento e testes de MEMS é bem mais caro que no caso de microeletrônica. Na área de CAD, começou-se usando pacotes de software de microeletrônica (Tanner Tools) e de mecânica (ANSYS). Mais recentemente, pacotes específicos vem sendo disponibilizados, com inclusão de efeitos eletrônicos, mecânicos, térmicos e alguns outros efeitos físicos (CFD Research Corp., Coventor, IntelliSense Corp., Integrated Systems Engineering, MEMScaP).

Fig. 19 Ilustração do número de materiais e processos usados em MEMS comparativamente à microeletrônica. Como ilustração de microssistemas, apresentamos nas figuras 20 e 21, dois exemplos de dispositivos de maior utilização. A Fig. 20 mostra a fotografia de um microssistema de controle de “airbag” e a Fig. 21 mostra a fotografia de matriz de espelhos para sistemas de projeção de imagens. A parte central do chip da Fig. 20 refere-se à estrutura do acelerômetro. Os micro-espelhos do chip da Fig. 21 são apropriadamente posicionados eletrostaticamente, conforme cor da luz do pixel desejado. Um circuito CMOS sob os espelhos chaveia os eletrodos eletrostáticos.

20

Fig. 20 Microfotografia de microssistema de controle de disparo de “airbag”.

Fig. 21 Microfotografia de matriz de espelhos para sistema de projeção de imagens. 21

5. Conclusões: Mostramos que a história da evolução da microeletrônica e microssistemas é muito longa, porém ocorreu num tempo muito curto, menor que 50 anos. A área e mercado de microeletrônica e microssistemas cresceram enormemente, participando direta ou indiretamente em todas as atividades humanas. Adicionalmente, é graças a ela que todas as outras áreas do conhecimento humano conseguem avançar. A área é também extremamente multidisciplinar, envolvendo conhecimentos e profissionais das seguintes áreas: engenharia eletrônica, engenharia e ciência de materiais, física, química, biologia, medicina e ciências da computação. Ciências humanas, tais como economia, sociologia, história e educação, também têm muito a ver com a área, tendo em vista as enormes conseqüências destas tecnologias sobre a economia, defesa, segurança, empregos, vida social, educação, saúde, etc. Estes fatos todos nos levam a dois importantes proposições: • É inconcebível que, um país de tamanho continental como o Brasil, que pretende ser um país forte economicamente e socialmente, não participe ativamente da atividade produtiva e do mercado da área de microeletrônica e de microssistemas. É urgente o país estabelecer uma Política tecnológica séria e executá-la também. • A complexidade e multidisciplinaridade da área tornam proibitivo a formação de ilhas. É primordial que haja uma forte colaboração entre os diversos grupos e setores e das diversas áreas no país, bem como uma forte interação com instituições e empresas do exterior. Uma boa Política pode dirigir e promover esta colaboração. Referências: 1. W. Brinkman et. al. “A History of the Invention of the Transistor and Where It Will Lead Us”, IEEE J. Solid-St. Circ. Vol. 32, no. 12, pp. 1858-1865 (1997). th 2. Vários artigos do número especial sobre “50 Aniversary of the Transistor!”, Proceedings of the IEEE, vol. 86, no.1, pp.1-308 (1998). 3. Vários artigos do número especial sobre “Solid-State Century – The Past, Present and Future of the Transistor”, Scientific American, Special Issue 1997. 4. K. Ng, “A Survei of Semiconductor Devices”, IEEE, Trans. Electr. Dev., vol. 43, no. 10, pp. 1760-1765 (1996). 5. L. Geppert, Technology 1998 Analysis & Forcast – Solid State”, IEEE Spectrum, vol. 35, no. 1, pp.2328 (1998). 6. J. R. Leite, Brazil Builts on Its Semiconductor Heritage”, III-Vs Review, vol. 11, no. 5, pp.40-44 (1998). 7. E. Charry R., “Desenvolvimento e Aplicações de uma Tecnologia MOS Canal n de Porta Metálica”, Tese de Doutorado, EPUSP, São Paulo, 1974. 8 W. A. M. Van Noije, “Uma Contribuição ao Estudo Teórico e Experimental de uma Memória RAM Estática Monolítica com Dispositivos nMOS”, Dissertação de Mestrado, EPSUP, 1978. 9 J. P. de Souza, “Produção de Íons Positivos para Implantação em Semicondutores”, Dissertação de mestrado, EPUSP, 1973. 10 J. P. de Souza, “Uma Tecnologia Simples para Circuitos Digitais MOS Canal n com Carga em Depleção de Alta Velocidade”, Tese de doutorado, EPUSP, 1978. 11 L. S. Zasnicoff, "Desenvolvimento de um processo NMOS de alto desempenho: Análise, caracterização e extração de parâmetros elétricos e tecnológicos", Tese de doutorado, EPUSP, 1987. 12 A M. Kuniyoshi, “Desenvolvimento Básico de uma Tecnologia CMOS Porta Metálica”, Dissertação de mestrado, EPUSP, 1979. 13 L. C. M. Torres, “Projeto e Desenvolvimento de uma Tecnologia CMOS com Porta de Silício Policristalino e Geometria Fechada”; Tese de doutorado, EPUSP, 1987. 14 “João Antonio Martino, "Um Processo CMOS de Cavidade Dupla para Comprimento de Porta de 2um", Tese de doutorado, EPUSP, 1988. 15 J. W. Swart, “O BCCD: Estudo Teórico-Experimental e desenvolvimento de um Processo de fabricação”, Tese de doutorado, EPUSP, 1981. 16 J. E. Ripper e R. C. C. Leite, "Physics in a developing country.", Proc. International Conference on Physics in Industry, Dublin, 221-223 (1976). 17 J. Martinez, “Os Componentes Estratégicos da Independência Tecnológica”, Dados e Idéias, Vol. 1, no. 5, pp.43-45 (1976). 18 J. Martinez, “Semicondutores: Um Mercado em Idade de Crescimento”, Dados e Idéias, vol. 3, no. 5, pp.34-37 (1978). 22

19 S. M. Sze, editor, “Semiconductor Sensors”, L. Wiley & Sons, Inc., 1994. 20 A. Rasmussen, M. E. Zaghloul, “In the Flow with MEMS”, IEEE Circuits & Devices, vol. 14, no. 4, pp.12-25 (1998). 21 Vários artigos no número especial sobre “Integrated Sensors, Microactuators, & Microsystems (MEMS)”, Proceedings of the IEEE, vo. 86, no. 8, pp. 1529-1812 (1998) 22 Vários artigos no número especial sobre “Sensors Into the Next Century”, The Electrochemical Soc. Interface, vol. 7, no. 4, pp. 18-38 (1998). 23 Semiconductor Industry Association, “National Technology Roadmap for Semiconductors”, San Jose, CA,: SIA, 1997. 24 Semiconductor Industry Association, “International Technology Roadmap for Semiconductors”, San Jose, CA: SIA, 1999. 25 J. D. Plummer, P. B. Griffin, “Material and Process Limits in Silicon VLSI Technology”, Proceedings of The IEEE, vol. 89, no. 3, pp. 240-258 (2001). 26 D. J. Nagel, M. E. Zaghloul, “MEMS: Micro Technology, Mega Impact”, IEEE Circuits & Devices, vol. 17, no. 3, pp 14-25 (2001).

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Conceitos Básicos para Semicondutores Jacobus W. Swart O modelo do elétrons livre em metais explica várias propriedades dos metais, porém falha completamente na explicação das propriedades de isolantes e de semicondutores. Isto já é esperado, tendo em vista que nos isolantes e semicondutores, os elétrons em geral não estão livres mas sim presos nas ligações covalentes entre os átomos. É por este motivo que eles apresentam baixíssima condutividade elétrica. Isto significa que necessitamos de um modelo alternativo, sendo que um modelo útil deve satisfazer aos seguintes requisitos: • ser compreensível para que possa servir de base para a intuição sobre os problemas em estudo • explicar as observações experimentais com razoável precisão • ser válido em uma larga faixa de condições O modelo de bandas de energia em sólidos é a resposta do modelo alternativo requerido, que atende aos requisitos acima. O desenvolvimento da teoria de bandas não é tarefa simples e inclui muitos conceitos novos e importantes para o aluno. A utilidade prática do modelo também pode não parecer óbvia no início. No entanto, a familiarização com ela é essencial pois, só assim sua utilidade tornar-se-á clara e simples. Sua utilização é essencial para o entendimento, projeto, fabricação, caracterização e uso de um enorme número de dispositivos eletrônicos, optoeletrônicos e sensores de todo tipo (temperatura, pressão, fluxo, pH, gases, elementos químicos, campos, radiação, etc.)

1 Modelo de Feynmann No caso de 2 átomos de hidrogênio se aproximando, ocorre uma acoplamento entre os estados quânticos de cada átomo, resultando numa divisão em 2 novos estados, dados por E0-A e E0+A. Um efeito similar acontece ao aproximarmos N átomos de qualquer elemento. Os níveis discretos dos vários átomos, agora próximos, sofrem acoplamentos, resultando em faixas ou bandas de energias de estados permitidos, como ilustrado na Fig. 1 Cada banda formada apresenta um número muito grande de estados permitidos. Uma banda pode estar separada da próxima banda por uma faixa de energia proibida, ou seja, sem estados permitidos. A largura desta banda proibida pode variar bastante, dependendo do elemento químico constituinte do sólido, podendo inclusive ser negativo, ou seja, com a sobreposição de duas bandas consecutivas. A Fig. 2 ilustra a transformação dos estados discretos de átomos de Na em bandas de energia, com dependência da distância interatômica. Estas bandas de energia correspondem às soluções possíveis da equação de Schrödinger para diferentes distâncias entre os átomos. Observa-se dos dados da Fig. 2, que o nível 2p continua discreto mesmo para distância de 3.67Å, enquanto que os níveis de energia maior como 3s, 3p e 4s transformam-se em bandas de estados permitidos. Os átomos de Na possuem estados ocupados até o nível 3s, com 1 elétron ocupando esta orbital. Calculando-se a energia média dos elétrons para cada distância interatômica, obtém-se uma energia mínima para a distância de 3.67Å. Desta forma, esta é a distância adotada pelo sólido, por ser a situação mais estável. A figura mostra também que as bandas correspondentes aos orbitais 3s, 3p e 4s 1

apresentam uma sobreposição na distância interatômica natural. Como temos apenas um elétron por átomo, a banda formada apresentará muitos estados desocupados. Isto é coerente com o modelo do elétron livre.

Fig. 1 Ilustração da transformação de níveis discretos de átomos isolados em bandas de energia em sólido formado pela aproximação de n átomos, resultando em n estados em cada banda.

De forma similar, aproximando-se N átomos de Si, teremos que seus orbitais da última camada ocupada, 3s e 3p, com um total de 8 estados para cada átomo, sofrerão um acoplamento. Este acoplamento resulta na formação de duas bandas com um total de 4N estados em cada banda. O número total de estados é conservado, como no caso dos átomos da molécula de H2, onde tínhamos 2 estados com energia E0-A e 2 estados com energia E0+A. A Fig. 3 ilustra a formação das duas bandas de energia, sendo que no caso do Si elas estão separadas por uma banda de energia proibida (1.12 eV). Como cada átomo de Si apresenta 4 elétrons na camada 3 (3s2 + 3p2), estes irão preferencialmente ocupar os estados da banda inferior, chamada de banda de valência, deixando a banda superior, chamada de banda de condução, preferencialmente vazia.

2

Fig. 2 Níveis de energias de estados quânticos de um sólido de sódio, variando-se a distância interatômica de 0 a 15 A, juntamente com as bandas ou níveis discretos de energias obtidas para 3 distâncias: 3.67 A, 10 A e .

Fig. 3 Ilustração dos níveis discretos de energia dos orbitais de átomos de Si e da formação das bandas de valência e de condução de cristal de Si. 3

2 Metais, Semicondutores e Isolantes Realizando medidas de condutividade elétrica à temperatura próxima de 0 K, observa-se que alguns materiais apresentam-se como bons condutores enquanto que, outros materiais como excelentes isolantes. Até as primeiras décadas do século 20, não havia uma explicação plausível para esta observação. Obtém-se uma explicação baseada no que foi exposto no presente capítulo. Vejamos a explicação baseada no modelo desenvolvido para o cristal unidimensional. Obtivemos que cada banda de energia contém um total de 2NaL estados quânticos. Se cada átomo do cristal contribuir com um único elétron para uma dada banda, esta banda ficará preenchida até a sua metade (NaL elétrons no total), ou seja, metade dos estados da banda estarão ocupados. Como na metade da altura da banda, a derivada da relação E x k é máxima (Fig. 4 e 5), este material, com uma banda ocupada pela metade, terá alta condutividade .

Fig. 4 Curvas de relação E x k , para k > 0, como soluções válidas da equação de Schrödinger do modelo de Kronig e Penney.

4

Fig. 5 (a) Relação E x k da primeira banda permitida de cristal unidimensional de estados e (b) a variação da velocidade de grupo e (c) da massa efetiva com k. Analogamente, um material em que cada átomo contribui com dois elétrons para preencher uma banda, resulta em uma banda completamente preenchida. Vimos que, a relação E x k apresenta derivada nula (Fig. 4) para os estados do topo da banda e que como conseqüência o número efetivo de elétrons de condução desta banda é nulo . Este material será então um isolante, como já foi discutido no item 7.5. Analogamente, um material com átomos com número impar de elétrons será um condutor, enquanto que materiais com átomos com número par de elétrons será um isolante. A regra acima funciona apenas para cristais unidimensionais. Para cristais tridimensionais e reais a regra funciona apenas parcialmente, porém continua sendo válida, de forma geral, a regra que, se a última banda estiver parcialmente cheia teremos um condutor e se a banda estiver totalmente cheia teremos um isolante. Esta regra geral no entanto também pode falhar em alguns casos, quando houver sobreposição parcial de

5

bandas consecutivas (largura da banda proibida negativa). Analisemos agora diagramas de energia simplificados de alguns materiais condutores, isolantes e semicondutores. a) Condutores: são materiais caracterizados por sua última banda não totalmente preenchida (como Na, Al), ou ainda por apresentar sua última banda totalmente preenchida, mas com uma sobreposição com a banda seguinte (caso Mg). A Fig. 6 mostra os diagramas de banda esquemáticos dos metais Na, Mg e Al. O Na apresenta metade da banda 3s ocupada (1 elétron de cada átomo de Na). No caso de Mg, a banda 3s está totalmente preenchida, porém há uma sobreposição entre as bandas 3s e 3p, resultando numa banda maior e não totalmente preenchida. No caso do Al, a banda 3s está totalmente preenchida e a banda 3p parcialmente preenchida.

(a)

(b)

(c)

Fig. 6 Diagramas de bandas de energia de alguns metais: (a) Na, (b) Mg e (c) Al. b) Isolantes: são materiais que tem sua última banda, chamada de valência, totalmente preenchida, sem sobreposição com a banda de energia seguinte e além disto, uma banda proibida de valor considerável. Uma banda proibida larga é necessária para que seja improvável um elétron da banda de valência adquirir energia e passar para a banda seguinte de condução. A Fig. 7 ilustra a diferença básica entre os diagramas de bandas de materiais condutores e isolantes.

6

(a)

(b)

Fig. 7 Diagramas de banda de energia típicos: (a) de metais e (b) de isolantes

c) Semicondutores: Semicondutores são um caso particular de materiais isolantes, sendo a única diferença a magnitude da banda proibida de energia do seu diagrama de bandas (Fig. 7 b). Se for menor ou até da ordem de 3 eV podemos classificá-lo como semicondutor, enquanto que se for maior que este valor o classificamos como isolante. À temperatura de 0 K, tanto o semicondutor como o próprio isolante serão ambos isolantes. Eles não poderão conduzir corrente elétrica, pois em ambos os casos, as bandas de valência encontram-se totalmente preenchidas. Aumentando-se a temperatura, acima de 0 K, de um material semicondutor, com largura da banda proibida reduzida, alguns poucos elétrons da banda de valência adquirem energia térmica da rede e poderão pular dos seus estados da banda de valência para estados vazios da banda de condução. Desta forma, passamos a uma condição em que os elétrons, tanto da banda de valência (banda não mais totalmente preenchida) como da banda de condução (apenas parcialmente preenchida), podem conduzir corrente elétrica. A condutividade será no entanto bem reduzida, tendo em vista o número reduzido de elétrons na banda de condução, bem como uma banda de valência ainda quase preenchida. Esta situação no entanto não ocorre em materiais isolantes que tenham largura da banda proibida de valor grande o suficiente, a não ser que elevemos muito a temperatura. A Tabela 7.1 apresenta alguns materiais com a largura da sua banda proibida e a sua correspondente classificação como isolante ou semicondutor. Tabela 7.1 Exemplos de materiais com sua respectiva largura da banda proibida (EG) e classificação como isolante ou semicondutor. Material EG [eV] a 300 K Classificação Ge 0.66 Semicondutor Si 1.12 Semicondutor GaAs 1.42 Semicondutor C (diamante) 5.47 Isolante SiO2 9.0 Isolante Si3O4 5.0 Isolante

7

3 Lacunas Lacunas referem-se a estados da banda de valência vazios, não preenchidos por elétrons. Elas são também chamadas por buracos ou holes em Inglês. Veremos que a lacuna pode ser tratada como uma partícula de carga positiva, e que esta sua característica deve-se ao comportamento estranho dos demais elétrons da banda de valência onde se encontra a lacuna. Na realidade a lacuna não existe como partícula ou como entidade isolada, mas ela é uma conseqüência do movimento de elétrons num potencial periódico. Assim, a lacuna livre não existe. Não é possível criar um canhão de lacunas como existe para elétrons. Lacunas resultam de um artifício matemático que mostraremos a seguir. Define-se a massa efetiva pela seguinte relação: m = *

2

 ∂2E   2   ∂k 

−1

(1)

Temos pela substituição correspondente do termo de massa efetiva 1 dI = q∈∑ * dt mi

(2)

onde a somatória representa a somatória do inverso das massas efetivas correspondentes a todos os estados ocupados. Baseado nesta relação, analisemos os seguintes casos: a) supondo uma banda que tenha um único estado ocupado. Neste caso teremos: dI e q 2 ∈ = * dt m

(3)

b) supondo agora o caso de uma banda totalmente cheia, teremos que a corrente deve ser nula: dI 1 = q2 ∈ ∑ * = 0 dt i mi

(4)

c) tendo uma banda totalmente cheia com exceção de um único estado no topo da banda, ou seja, caso de uma banda com uma única lacuna. Neste caso teremos: dI h 1 = q2 ∈ ∑ * dt i ,i ≠ j mi

(5)

8

mas temos da relação 4 que:  1 1  =0 q2 ∈  ∑ * +   i ,i ≠ j m m i j  

(6)

Das relações 5 e 6 resulta que: dI h 1 = −q 2 ∈ * (7) dt mj Devemos lembrar da Fig. 4 que, na parte inferior da banda os estados apresentam massa efetiva positiva, enquanto que os estados da metade superior da banda apresentam massa efetiva negativa. As lacunas correspondem normalmente a estados desocupados na parte superior da banda (minimização da energia dos elétrons) e portanto apresentam massa efetiva negativa. Assim podemos considerar o módulo da massa efetiva da lacuna e inverter o sinal da relação 7, resultando: dI h 1 = q2 ∈ * dt mj

(8)

A troca do sinal da massa e da expressão da corrente equivale a tratar a lacuna como sendo uma partícula de massa efetiva e carga q, de sinais positivos. Pelo exposto acima, podemos concluir que a condução através dos elétrons, de uma banda de valência quase cheia de um cristal, é equivalente à condução através de partículas fictícias, correspondendo aos estados desocupados e de massa efetiva negativa, chamadas lacunas, as quais se comportam como se fossem partículas de carga e massa de sinais positivos. Uma analogia à corrente elétrica por lacunas é o caso de uma bolha caminhando na água. A bolha é uma ausência de água, sendo que seu deslocamento corresponde na verdade ao movimento de água em sentido oposto. Embora seja a lacuna uma partícula fictícia que não existe na realidade, um engenheiro pode adotá-la como sendo uma partícula real para efeitos práticos, de uso na análise de dispositivos. Lembremos que um semicondutor a uma temperatura superior a 0 K, apresenta um certo número de elétrons na banda de condução, criados concomitantemente com os estados vazios ou lacunas na banda de valência. Desta forma, o semicondutor terá uma corrente elétrica, se for aplicado um campo elétrico, dada pela soma da condução dos elétrons na banda de condução e das lacunas na banda de valência. Por este motivo chamaremos daqui para frente os elétrons e as lacunas de portadores. Isto significa que temos 2 tipos de portadores, elétrons na banda de condução, com carga -q e lacunas na banda de valência, com carga +q. A massa efetiva de cada portador depende da particular curvatura da relação E x k, do respectivo diagrama de banda. Assim, a massa efetiva pode diferir para elétron e lacuna e para materiais diferentes, como veremos no item seguinte.

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4 Diagramas de Bandas de Semicondutores Reais Até este ponto do capítulo, desenvolvemos nosso modelo considerando um cristal hipotético unidimensional. Isto foi motivado pela maior facilidade do tratamento matemático e por ser suficiente para a apresentação dos conceitos importantes introduzidos. No caso de um cristal real tridimensional, os cálculos são bem mais complexos e a sua apresentação está fora do escopo deste texto. Mas de forma geral todos os conceitos discutidos nos itens anteriores são similares e válidos para os cristais reais. A Fig. 8 apresenta diagramas de bandas reais correspondentes a 3 cristais semicondutores de interesse prático. As curvas representam os estados permitidos determinados pela solução da equação de Schrödinger independente do tempo, tendo como potencial eletrostático o potencial periódico do cristal (no caso da soluções da Fig. 8, em 2 direções). Nos gráficos considerou-se como energia de referência a energia do topo das bandas de valência dos materiais. As curvas obtidas apresentam detalhes e valores que foram confirmados por diferentes medidas elétricas, magnéticas e ópticas, realizadas por diversos grupos de pesquisa e reportados na literatura científica internacional.

(a) Ge

(b) Si

(c) GaAs

Fig. 8 Estruturas de diagramas de bandas reais de semicondutores comuns, (a) Ge, (b) Si e (c) GaAs. EG representa a largura da banda proibida. Os sinais + no topo das bandas de valência e – no vale inferior da banda de condução representam respectivamente lacunas e elétrons nestes estados.

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Analisando os diagramas de bandas dos semicondutores da Fig. 8 temos as seguintes questões: • o mínimo da banda de condução do diagrama de bandas do GaAs corresponde ao mesmo valor de vetor de onda do estado do máximo da banda de valência. Isto significa que, para um elétron “pular” da banda de valência para a banda de condução, ou vice-versa, basta ele receber ou emitir um quantum de energia, dado por EG correspondente, sem necessitar mudar o valor do seu vetor de onda, associado ao momentum do elétron. Este tipo de caso é chamado de diagrama de bandas tipo direto. A transição de um elétron de um estado com apenas troca de energia, sem troca de momentum, é mais fácil ou provável de ocorrer comparado ao caso onde há necessidade de troca das duas grandezas ao mesmo tempo. Como conseqüência, este tipo de diagrama de banda do tipo direto é requerido para que o material tenha boas propriedades optoeletrônicas (necessário para Laser, LED, outros). • no caso dos semicondutores de Ge e Si temos o caso de diagrama de bandas do tipo indireto. Isto está associado ao fato do máximo da banda de valência não coincidir no mesmo ponto do valor do vetor de onda k do estado do mínimo da banda de condução. Neste caso, a transição de um elétron entre a banda de valência e a banda de condução requer não apenas uma troca de energia mas sim ao mesmo tempo uma troca de momentum do elétron. Para o elétron trocar de momentum, ele deve interagir com uma outra partícula, como por exemplo um fónon (vibração de átomo da rede), para trocar momentum, e ao mesmo tempo com um fóton para receber ou emitir energia. Por esta razão, a transição do elétron entre as duas bandas é mais difícil de ocorrer em materiais com estrutura de bandas do tipo indireto, sendo estes materiais não apropriados para a fabricação de dispositivos optoeletrônicos. • lembrando que a massa efetiva associada aos estados é dada pelo inverso da derivada segunda das curvas E x k, conclui-se que, quanto mais fechada a curvatura, menor a massa efetiva. Comparando as curvas nas regiões dos mínimos das bandas de condução dos 3 materiais da Fig. 8, observa-se que a massa efetiva do elétron no GaAs deve ser menor que as massas efetivas dos elétrons no Ge e do Si. Analisando as curvaturas nas regiões dos máximos das curvas de valência, observa-se que existem duas ou três curvas para cada material e com curvaturas diferentes, correspondendo a lacunas de massas distintas, uma mais leve e a outra mais pesada. • No diagrama de bandas do GaAs observa-se que o mínimo da banda de condução ocorre em torno do vetor de onda k = 0. Porém, a curva apresenta um segundo mínimo em outro valor de k, com uma energia de 0.31 eV acima do mínimo principal. Se por algum mecanismo, um elétron ocupando um estado no mínimo principal, receber energia e assim passar a um estado do segundo mínimo, ele sofrerá uma alteração (aumento) significativa da sua massa efetiva. Isto pode significar uma redução na condutividade do material (resistência negativa). Da análise acima podemos concluir que várias das propriedades dos semicondutores podem ser extraídas dos respectivos diagramas de bandas. Daí a importância do conhecimento dos conceitos apresentados neste capítulo. Em algumas análises das propriedades dos semicondutores não necessitamos de todas as informações disponíveis nos diagramas completos como apresentados na Fig. 8. Em alguns casos basta considerar apenas a diferença entre os níveis de energia do máximo

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da banda de valência e o mínimo da banda de condução, sem preocupar-se com o valor do vetor de onda correspondente. Neste caso, basta representar o diagrama de bandas na sua forma simplificada como mostrado na Fig. 9. No capítulo seguinte faremos uso freqüente desta representação.

Fig. 9 Diagrama de bandas simplificado de semicondutores.

5 Distribuição de Portadores em Temperatura Finita No caso de temperatura de 0 K, temos que a matéria ocupa os estados de mais baixa energia possível. Todos os elétrons irão ocupar os estados quânticos de mais baixa energia. No caso de semicondutores temos a banda de valência totalmente preenchida por elétrons e a banda de condução totalmente vazia com todos os estados desocupados. A pergunta que segue este comportamento é como fica a situação de ocupação dos estados, nos materiais em geral, quando aumentamos a temperatura do mesmo? A resposta pode ser obtida se considerarmos a função estatística de probabilidade de ocupação dos estados, de Fermi-Dirac. Esta função mostra que, quando aumentamos a temperatura, sua variação deixa de ser abrupta em E = EF (energia de Fermi), de forma que nem todos os estados com energia abaixo de E F permanecem ocupados e nem todos os estados com energia acima de E F ficam desocupados, como era a situação para T = 0 K. Analisaremos o efeito desta alteração da probabilidade com a temperatura em metais, isolantes e semicondutores: a) Em metais: estes apresentam um efeito relativamente reduzido com a variação da temperatura. Teremos uma redistribuição dos elétrons nos estados da sua banda de valência, sendo que o mesmo continuará apresentando características de boa condutividade elétrica e térmica, além de permanecer um material opaco. Teremos sim, variação do calor específico e efeitos termiônicos. b) Em isolantes: estes apresentam um efeito relativo menor ainda. Aumentando-se a temperatura, o número de portadores, lacunas na banda de valência e elétrons na banda de condução, continuará sendo nulo. Isto significa que o material permanece sendo isolante mesmo aumentando-se a temperatura. c) Em semicondutores: estes apresentarão relativamente a maior variação no seu comportamento ao aumentarmos sua temperatura acima de T = 0 K. No caso de T = 0 K, temos a função de Fermi-Dirac e o diagrama de banda simplificado do material como mostrado na Fig. 10 a, com a função de Fermi-Dirac variando abruptamente entre 1 e 0 para E = EF, localizado entre os níveis de valência e de condução; número nulo de

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elétrons na banda de condução e também um número nulo de lacunas na banda de valência. Esta situação modifica-se ao aumentarmos a temperatura, como mostra a Fig. 10 b. Nesta situação teremos que a função de Fermi-Dirac torna-se mais gradual e como conseqüência, ela deixa de ser 0 para energia acima de Ec (mínimo da banda de condução) e deixará de ser 1 para energia abaixo de EV (máximo da banda de valência). Isto significa que teremos alguns poucos elétrons na banda de condução e umas poucas lacunas na banda de valência. Esta situação já havia sido discutida no item 7.7, porém sem o emprego da função estatística de ocupação dos estados. Concluímos assim novamente que, um material tipo semicondutor comporta-se como um isolante à temperatura T = 0 K e passa a comportar-se como um semicondutor apenas com temperatura acima de 0 K. É fácil imaginar pela Fig. 9 b, que quanto menor o valor de E G, maior será a concentração de elétrons na banda de condução e de lacunas na banda de valência.

Fig. 10 Função de Fermi-Dirac e diagrama de bandas de um semicondutor : (a) à temperatura de 0 K, sem portadores nas bandas de valência e de condução e (b) a uma temperatura bem maior que 0 K, com igual número de elétrons na banda de condução e de lacunas na banda de valência.

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6. Funções Estatísticas de Ocupação dos Estados Quânticos: A determinação da densidade de estados em função da energia é uma parte da solução do nosso problema. A segunda parte refere-se a determinar quantos e quais destes estados estarão ocupados por elétrons numa dada temperatura. Esta questão é tratada pela mecânica estatística. A probabilidade de ocupação de estados quânticos segue a função chamada de “função de distribuição de Fermi-Dirac”, que foi desenvolvida considerando as seguintes condições, que se aplicam no caso dos elétrons: • o princípio de exclusão de Pauli • as partículas são todas idênticas • o número total de partículas é conservada • a energia total do sistema é conservada A função estatística obtida com estas condições é dada como: f (E ) =

1

1+ e

( E − E F ) kT

(9)

onde: EF é uma energia de referência, chamado de nível de Fermi, k = constante de Boltzmann = 1.38 x 10-23 J/K = 8.62 x 10-5 eV/K Observa-se facilmente a seguinte propriedade desta função: f (E F ) =

1 2

(10)

Desta propriedade podemos também afirmar que o nível de referência, ou de Fermi, é o nível de energia onde a probabilidade de ocupação é 0.5. A Fig. 11 mostra curvas correspondentes à função de Fermi-Dirac para 3 temperaturas, 0 K, 600 K e 6000 K. Observa-se que a função varia de 1 a 0, aumentando-se a energia. No caso da temperatura de 0 K, a função é abrupta em E = EF. Quanto maior a temperatura, mais gradual torna-se a variação da função. Este comportamento da função está de acordo com as observações físicas. A 0 K todos os elétrons buscam ocupar os estados de mínima energia, ou seja, os elétrons ocuparão todos os estados até um certo nível de energia, no caso EF. Assim, o número total de estados com energia menor que este nível deve ser igual ao total de elétrons no sistema e a probabilidade de ocupação destes estados é um. Todos os estados com energia acima do nível EF estarão desocupados e portanto com probabilidade de ocupação zero. Ao aumentarmos a temperatura do material, alguns dos elétrons receberão energia térmica, a partir da vibração da rede de átomos. Desta forma, estes elétrons irão ocupar estados de energia quântica maior, deixando o seu estado original desocupado. Isto explica porque a função de Fermi-Dirac torna-se mais gradual pelo aumento da temperatura. A Fig. 11 (b) mostra uma outra função estatística, chamado de Maxwell-Boltzmann, que se aplica a casos de sistemas diluídos (muitos estados e poucas partículas) onde: • as partículas são consideradas distintas • o número total de partículas é conservado • a energia total do sistema é conservada 14

Fig. 11 (a) A função de probabilidade de Fermi-Dirac para temperaturas de 0 k, 600 k e 6000 k ; (b) A função de probabilidade clássica de Maxwell-Boltzmann para as mesmas temperaturas.

A função estatística desenvolvida para este caso de sistema é: f ( E ) = e −(E − EF ) kT

(11)

Estritamente, nunca poderíamos usar a estatística de Maxwell-Boltzmann para descrever a probabilidade de ocupação de estados quânticos por elétrons, dado que esta estatística não obedece ao princípio de exclusão de Pauli. Porém, quando a energia dos estados considerados for bem maior que o nível de Fermi, a probabilidade de ocupação torna-se próximo a zero. Nesta situação, o princípio de exclusão de Pauli deixa de ser uma restrição, dado que temos muitos estados e baixa probabilidade de ocupação. A probabilidade é tão baixa que não haverá competição entre elétrons para ocuparem um mesmo estado, correspondendo portanto a um sistema diluído. É fácil verificar que matematicamente, a função de Fermi-Dirac (9) pode ser aproximada à função MaxwellBoltzmann (11) quando E - EF >> kT. A Fig. 11 apresenta as curvas das funções de FermiDirac e Maxwell-Boltzmann, mostrando que ambas se aproximam para altas energias, ou seja, para E - EF >> kT. A título de informação, a Fig. 12 apresenta também a curva da função estatística de Bose-Einstein. Esta função nunca se aplica a sistema de elétrons, mas sim ao caso em que valem as mesmas hipóteses da estatística de Fermi-Dirac, com partículas idênticas, com exceção da hipótese do princípio de exclusão de Pauli. Estas hipóteses aplicam-se a um sistema de partículas como fótons.

15

Fig. 12 Comparação entre as curvas das funções de probabilidades de Fermi-Dirac, Maxwell-Boltzmann e Bose-Einstein.

É importante frisar que as funções estatísticas correspondem às descrições das distribuições mais prováveis das partículas nos estados quando o sistema está em equilíbrio. Estas funções não se aplicam a casos de sistemas fora do equilíbrio. No caso de estados com energias altas, ou seja, E-E F >> kT, poderemos usar a estatística de Maxwell-Boltzmann, como já foi detalhado acima. c) No caso de estados com energias baixas tal que EF-E >> kT podemos aproximar a função de Fermi-Dirac (9) como sendo: f ( E ) ≅ 1 − e (E − EF ) kT

(12)

Aqui a probabilidade de ocupação do estado é próximo a 1. Nesta situação é conveniente definir a probabilidade do estado estar desocupado como sendo (a partir de 12): 1 − f ( E ) ≅ e (E − EF ) kT

(13)

Esta função de probalidade de desocupação do estado, para EF-E >> kT, apresenta-se também na forma da função de distribuição de Maxwell-Boltzmann (11).

16

Nos casos em que os níveis de energia dos estados não forem distantes suficiente do nível de Fermi, não poderemos usar as aproximações dos casos acima, e teremos que obrigatoriamente usar a função de Fermi-Dirac como a função de probabilidade de ocupação dos estados. Podemos calcular por exemplo, em que faixa de energia a função de Fermi-Dirac varia entre 0.9 e 0.1. Fazendo este cálculo pela relação 9, obtemos ∆E = 4.4 kT. Nesta faixa com certeza não poderíamos usar a aproximação descrita. Se quisermos ser mais restritos ainda, poderíamos tomar como intervalo de 6.0 kT, o intervalo no qual não aceitamos a aproximação da função de Fermi-Dirac para a função de Maxwell-Boltzmann. Neste limites teremos a função de Fermi-Dirac variando entre 0.95 e 0.05.

17

Capítulo

3

Semicondutores Semicondutores já foram definidos no capítulo anterior, como sendo materiais com suas bandas de valência e de condução separados por uma faixa proibida de energia de valor não muito elevado (da ordem fração ou alguns eV), sendo que à temperatura de 0 K, todos os estados da banda de valência estão ocupados e todos os estados da banda de condução estão desocupados. Tal material terá uma condutividade elétrica bastante reduzida em temperaturas normais de operação (bem maiores que 0 K), de valor intermediário entre as condutividades de isolantes e de condutores. Veremos neste capítulo diversas propriedades de semicondutores, bem como a alteração destas pela adição de pequena quantidade de impurezas. Na verdade, o sucesso dos semicondutores deve-se aos seguintes três fatores principais:

•

• •

Existência de técnicas de sintetização de materiais semicondutores de alta pureza, com nível de impurezas bem menor que partes por bilhão, ppb. Os semicondutores constituem os materiais de maior pureza usada em aplicações. Nenhuma outra aplicação requer tamanho nível de pureza, exceto talvez, alguns materiais nucleares. Existência de técnicas de cristalização de materiais semicondutores com alto nível de perfeição cristalina. Disponibilidade de técnicas de dopagem (adição de pequena quantidade de impurezas específicas) controlada, em nível e local no semicondutor, permite assim alterar localmente as propriedades do semicondutor. Isto por sua vez permite o desenvolvimento de inúmeros dispositivos, eletrônicos, ópticos e sensores.

Existe um grande número de materiais semicondutores. A tabela 8.1 lista uma série delas. Já foi mencionado na capítulo 5 que o semicondutor mais usado é o silício e explicado o porquê, baseado nas várias boas propriedades deste. Aplicações específicas, no entanto, podem requerer semicondutores diferentes ao do Si, como é o caso de dispositivos ópticos, detetores, dispositivos de alta freqüência e outros. Cada semicondutor tem a sua estrutura de banda específica, com parâmetros específicos de banda proibida, EG, massa efetiva, estrutura direta ou indireta e outros. Também o parâmetro de rede de cada cristal semicondutor é especifico, onde lembramos que parâmetro de rede é o valor da dimensão do lado da célula unitária da sua rede cristalina. Os gráficos da Fig. 8.1 apresentam valores de EG e de parâmetros de rede de vários semicondutores. As linhas representam ligas formadas pela mistura dos materiais dos semicondutores dos extremos das mesmas. Observa-se que tanto a banda proibida como o parâmetro de rede varia gradualmente entre os valores dos dois semicondutores, dependendo diretamente da fração dos dois componentes na liga. A importância do parâmetro de rede está relacionada com a compatibilidade de fabricar estruturas de semicondutores compostas por camadas de diferentes materiais. É relativamente simples crescer uma camada cristalina de material semicondutor que tenha parâmetro de rede bem próximo ao do substrato, enquanto que o oposto ocorre se os dois materiais apresentarem parâmetros de rede distintos. As linha cheias e os pontos cheios da Fig. 8.1a indicam semicondutores de estrutura Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.1

de bandas do tipo direta, enquanto que linhas tracejadas e pontos não preenchidos indicam semicondutores de estrutura de bandas do tipo indireta. A Fig. 8.1b refere-se a semicondutores em desenvolvimento mais recente e de grande interesse para aplicações ópticas de emissão no azul (alto EG, ou baixo comprimento de onda).

Fig. 8.1 Valores de banda proibida e de parâmetros de rede de vários semicondutores e de suas ligas, representados pelas linhas de ligação entre semicondutores, a) semicondutores tradicionais e b) semicondutores mais recentes. Tabela 8.1 Materiais semicondutores Classificação Exemplos Elementares

Si, Ge

Compostos III-V

Binários

Compostos II-VI

Ternários Quaternários Binários Ternários

GaAs, InP, GaSb, AlP, AlAs, AlSb, GaN, GaP, InAs, InSb AlXGa1-XAs, InXGa1-XP, GaAsXP1-X, InXGa1-XAsYP1-Y ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS HgXCd1-XTe

Nota: Os índices X e Y representam frações estequiométricas variando de 0 a 1. Por exemplo, o composto Al0.3Ga0.7As significa que para cada 10 átomos de As tem-se 3 átomos de Al e 7 átomos de Ga.

8.1 Revisão de Modelos para Semicondutores Podemos representar o semicondutor pelo modelo de bandas como mostrado nas figuras 7.3 e 7.13, ou ainda alternativamente por modelo de ligações químicas como mostrado na Fig. 8.2. Este modelo é uma representação idealizada bidimensional. Sabemos que na verdade cada átomo apresenta ligações covalentes com 4 átomos vizinhos, como representados na Fig. 8.2, porém em configuração tridimensional, como ilustrado na Fig. 8.3. O modelo como apresentado na Fig. 8.2 é no entanto uma Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.2

simplificação e tem também a sua utilidade, como ilustrado na Fig. 8.4. A Fig. 8.4a utiliza o modelo de ligações para representar uma vacância (falta de um átomo) no cristal, enquanto a Fig. 8.4b ilustra o rompimento de uma ligação covalente entre dois átomos vizinhos, criando um ligação incompleta (lacuna) e um elétron livre (elétron na banda de condução). A Fig. 8.5 detalha a equivalência entre os modelos de ligações químicas e de bandas, nos casos de material a) sem portadores (por exemplo, semicondutor a 0 K), b) com elétrons livre na banda de condução criados pelo rompimento de ligações químicas e c) com o deslocamento de uma lacuna pela transferência de uma ligação incompleta para uma posição vizinha. Lembramos que a geração de um par elétron-lacuna se dá pela passagem de elétrons da banda de valência para um estado da banda de condução, através de recebimento de energia por alguma forma (por exemplo por temperatura ou vibração da rede do cristal). Este fenômeno é equivalente ao do rompimento da ligação química covalente entre dois átomos vizinhos. Ambos os modelos, de bandas de energia e de ligações químicas podem ser usados indistintamente, dependendo apenas da conveniência. Sem dúvida, o modelo de bandas de energia é usado com maior freqüência.

Fig. 8.2 Modelo de ligações químicas de semicondutores

Fig. 8.3 a) Ilustração da célula unitária de cristal de Si (ou similar) com a representação das ligações químicas entre os átomos vizinhos em arranjo tridimensional; b) Detalhe das ligações químicas de um átomo com seus 4 vizinhos.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.3

Fig. 8.4 Uso do modelo de ligações para representar a) uma vacância (falta de um átomo no cristal) e b) rompimento de uma ligação com liberação do elétron (geração do par elétrons-lacuna).

Fig. 8.5 Visualização de portadores usando o modelo de ligações (esquerda) e de bandas de energia (direita) nos casos a) sem portadores, b) elétron livre e c) lacuna.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.4

8.2 Propriedades dos Portadores Apresentaremos neste item duas propriedades básicas de semicondutores, ou seja, a concentração intrínseca de portadores (elétrons e lacunas) e a massa efetiva dos mesmos. Lembramos do capítulo 7 que, um semicondutor a 0 K apresenta todos os estados da banda de valência ocupados e nenhum elétron ocupando estados da banda de condução, ou seja, todas as ligações covalentes entre átomos vizinhos estão completas. Ao aquecermos o material semicondutor, os átomos da rede começam a vibrar e podem eventualmente transferir energia a elétrons da banda de valência, os quais irão então ocupar estados da banda de condução. Este processo é chamado de geração térmica de portadores e é ilustrado na Fig. 8.6. Em semicondutor puro, sem impurezas, chamado de semicondutor intrínseco, o número de elétrons e de lacunas sempre será igual, já que os dois são gerados (termicamente) aos pares. Definimos n como o número de elétrons/cm3 e p como o número de lacunas/cm3. Definimos ainda o número ni como sendo a concentração de portadores de um material intrínseco, sendo que neste caso teremos ni = n = p. É intuitivo assumir que o número destes portadores cresce com a temperatura do material e que, quanto menor a banda proibida maior este número (maior número de elétrons da banda de valência receberá energia suficiente para alcançar um estado na banda de condução). Desta forma podemos afirmar que a taxa de geração de portadores é uma função da temperatura de da largura da banda proibida, como indicado na relação: G = f (T , EG )

(8.1)

Fig 8.6 Ilustração da geração do par elétron-lacuna, pelo modelo de bandas de energia. Concomitantemente com a geração térmica de portadores teremos também o processo de recombinação de portadores. Também por intuição podemos dizer que a taxa de recombinação deve ser dada por:

R = α .n. p

(8.2)

O processo de recombinação depende da probabilidade de um par elétron e lacuna se encontrarem e o elétron decair para o estado da lacuna. Esta probabilidade aumenta linearmente com o aumento de ambas as concentrações, e portanto é dada como proporcional ao produto das mesmas. Após o semicondutor permanecer numa dada temperatura, as concentrações de elétrons e lacunas tendem a um valor de equilíbrio, dado pela condição em que as taxas de geração e de recombinação se igualam. Desta forma teremos: Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.5

R = α .n. p = G = f (T , EG )

(8.3)

n = p = ni = f (T , EG )

(8.4)

A tabela 8.2 apresenta valores de concentração intrínseca de portadores em diferentes semicondutores à temperatura ambiente. Observa-se que o valor de ni é maior quanto menor o EG do semicondutor. Avaliando os valores da tabela, observase que os mesmos são relativamente muito baixos. Tomemos por exemplo o Si e comparemos o valor de ni com o número total de ligações covalentes. Si apresenta uma densidade atômica de 5 x 1022 cm-3 e portanto uma densidade de ligações covalentes 4 vezes maior, ou seja, 2 x 1023 cm-3. Isto significa que o número de ligações químicas rompidas (geração de pares elétron-lacuna) é dado por ni/(2 x 1023), ou aproximadamente 10-13. No caso de GaAs este número é de aproximadamente 1017 . Portanto, o número de ligações químicas rompidas à temperatura ambiente é relativamente muito pequeno. Tabela 8.2 Valores de concentração intrínseca de portadores e da massa efetiva de elétron (m*n) e de lacuna (m*p) normalizadas pela massa em repouso do elétron (m0), para diferentes semicondutores à temperatura de 300 K. Semicondutor EG[eV] ni[cm-3] m*n/m0 m*p/m0 13 Ge 0.66 2.4 x 10 0.55 0.37 Si 1.12 1.18 x 1010 1.18 0.81 GaAs 1.42 1.76 x 106 0.065 0.52 No item 7.4 foi apresentado o conceito de massa efetiva de portadores. Foi mostrado que a massa efetiva do portador é uma massa que permite usar a lei de Newton da física clássica. Portanto, a massa efetiva engloba os efeitos quânticos do potencial interno da rede cristalina, sobre o portador. A definição da massa efetiva como apresentada, permite tratar os portadores como sendo partículas clássicas de massa igual à sua massa efetiva. A tabela 8.2 apresenta os valores médios das massas efetivas de elétrons e lacunas normalizadas com a massa de repouso de elétrons. Observa-se destes valores que a massa efetiva dos elétrons é bem pequena no caso de GaAs e maior no caso de Si. A massa efetiva de lacunas não varia muito entre os 3 semicondutores listados.

8.3 Semicondutores Extrínsecos No item anterior apresentamos propriedades de semicondutores considerados intrínsecos, ou seja, semicondutores puros sem adição de impurezas que alterem a concentração dos portadores. Semicondutores dopados, pela adição de impurezas que alterem a concentração dos portadores, são chamados de semicondutores extrínsecos. Impurezas de elementos químicos das colunas IIIA e VA da tabela periódica constituem dopantes para semicondutores elementares como Si e Ge. No caso de semicondutores compostos como GaAs e similares, a dopagem, com alteração da concentração de portadores, pode ser obtida por elementos das colunas II, IV e VI da tabela periódica. Na prática, não existem semicondutores com nível de pureza que os tornem intrínsecos. Como já apresentamos anteriormente (Capítulo 5), os materiais sintetizados podem chegar a nível de pureza de ppb, o que representa uma concentração de impurezas da ordem de 1013 átomos/cm3. Veremos agora, como Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.6

impurezas no semicondutor alteram as concentrações de seus portadores (elétrons e lacunas). Adicionando pequenas concentrações de elemento da coluna VA da tabela periódica à rede cristalina de Si, com estes elementos tornando-se substitucionais (ocupando posição da rede cristalina, com ligação química com os 4 átomos vizinhos de Si), teremos uma situação como ilustrado na Fig. 8.7a. Observa-se da Fig.8.7a que o átomo substitucional de valência 5, terá um elétron em excesso que não tem como formar um par de ligação covalente. Este quinto elétron, sem formar par de ligação química, ficará fracamente ligado ao seu átomo, sendo facilmente liberado pelo mesmo, tornando-se um elétron livre do cristal. Em outras palavras, com pouca energia (térmica por exemplo), este elétron passa para a banda de condução do cristal, aumentando a concentração n de elétrons. Considerando agora a relação (8.2), conclui-se que, pelo aumento da concentração n, resulta um aumento na taxa de recombinação dos portadores e conseqüentemente, uma redução na concentração das lacunas. Isto significa que, pela adição de elementos da coluna VA ao cristal de Si, teremos um incremento na concentração n e uma redução na concentração p. Nesta situação, os elétrons serão portadores majoritários e as lacunas, portadores minoritários. Como a condução elétrica deste material será feita predominantemente por cargas negativas (elétrons), o mesmo será chamado de material tipo n (de negativo). A impureza da coluna VA, que liberou o seu quinto elétron, é chamado de doadora, por ter “doado” um elétron. Como dopantes doadoras para Si tem-se os seguintes elementos: P, As e Sb. Os outros elementos da mesma coluna, N e Bi, apresentam características não desejadas que os tornam não práticos para serem usados. O átomo doador, após doar seu quinto elétron, transforma-se num íon de carga +q. A criação destes íons positivos é concomitante com a geração equivalente de elétrons de carga negativa na banda de condução, de forma que a neutralidade de cargas do material é preservada.

Fig 8.7 Ilustração da dopagem de cristal de Si por átomos a) tipo doadores (elementos da coluna VA) e b) tipo aceitador (elemento da coluna IIIA), em posições substitucionais. Adicionando agora pequenas concentrações de elemento da coluna IIIA da tabela periódica à rede cristalina de Si, de forma também substitucional, teremos uma situação como ilustrada na Fig. 8.7b. Observa-se da Fig.8.7b, que o átomo substitucional de valência 3 apresenta a falta de um elétron, deixando a ligação covalente incompleta com um dos 4 átomos vizinhos de Si. Esta ligação química com “orbital” incompleto, pode facilmente receber um elétron de uma ligação química vizinha, formando-se assim uma lacuna. Em outras palavras, com pouca energia Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.7

(térmica por exemplo), um elétron da banda de valência do cristal passa para o estado vazio associado a átomo da coluna IIIA, aumentando assim a concentração p de lacunas. Considerando agora a relação (8.2), conclui-se que, pelo aumento da concentração p, resulta um aumento na taxa de recombinação dos portadores e conseqüentemente, uma redução na concentração dos elétrons. Isto significa que, pela adição de elementos da coluna IIIA ao cristal de Si, teremos um incremento na concentração p e uma redução na concentração n. Nesta situação, as lacunas serão portadores majoritários e os elétrons, portadores minoritários. Como a condução elétrica deste material será feita predominantemente por cargas positivas (lacunas), o mesmo será chamado de material tipo p (de positivo). A impureza da coluna IIIA, que recebeu o elétron proveniente da banda de valência, é chamada de aceitadora, por ter “aceito” um elétron. Como dopantes aceitadoras para Si tem-se os seguintes elementos: B, Al, Ga e In. Dentre estes, o B é o dopante aceitador mais usado, tendo em vista que apresenta maior solubilidade sólida (ver Fig. 4.18) e outras considerações técnicas. O átomo aceitador, após receber seu quarto elétron transforma-se num íon de carga -q. A criação destes íons negativos é concomitante com a geração equivalente de lacunas de carga positiva na banda de valência, de forma que a neutralidade de cargas do material é preservada. Pelo exposto acima, temos que um semicondutor tipo n apresenta alta concentração n e baixa concentração p e vice-versa para o semicondutor tipo p. No item 8.6 será demonstrado que, independente do nível de dopagem, o produto n.p é constante e dado pela relação (8.5), desde que o material esteja em equilíbrio térmico. Por equilíbrio térmico entende-se que o material está em temperatura uniforme e que não há outra forma de energia sendo fornecida ao material. A relação (8.5) é coerente com os argumentos usados acima, pelos quais, pelo aumento artificial de um dos portadores reduz-se concomitantemente a concentração do portador complementar. É imediato observar que a relação (8.5) vale também para o caso particular do semicondutor intrínseco (a partir da relação 8.4). n. p = ni2

(8.5)

Associado aos átomos doadores e aceitadores devemos ter níveis de energia não previstos no cristal perfeito. No cristal perfeito temos a banda proibida totalmente livre de estados, como visto no capítulo anterior. Um defeito cristalino, tipo átomo de impureza substitucional e outros, causa uma perturbação no potencial periódico da rede. Esta perturbação altera a solução local da equação de Schrödinger, podendo resultar inclusive num estado permitido dentro da banda proibida do cristal. Isto realmente acontece no caso dos dopantes doadores e aceitadores. No caso dos dopantes doadores, é introduzido um estado próximo e logo abaixo do mínimo da banda de condução. Uma interpretação e cálculo aproximado da posição do nível da energia deste estado é apresentado como segue. O quinto elétron do átomo doador não forma par de ligação química e fica orbitando em torno do seu átomo com baixa energia de ligação e raio bem grande, como ilustrado na Fig. 8.8. Este sistema pode ser visto como um par íon positivo (de fósforo na Figura) e um elétron, similar ao átomo de hidrogênio. Assim, em primeira aproximação, pode-se usar os resultados dos cálculos da energia de ligação do elétron ao núcleo de hidrogênio (relação 2.20), substituindo agora a constante dielétrica do vácuo pela constante dielétrica do Si e a massa do elétron pela massa efetiva do elétron no Si. Desta forma, obtém-se:

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.8

m∗q 4 EB = − 2(4π . K S ε o .

)2

m∗ 1 m∗ 1 = . .E H = . (− 13.6 ) ≅ −0.1eV m K S2 m K S2

(8.6)

Fig 8.8 Ilustração dos estados introduzidos pelos átomos de fósforo em cristal de Si. Os traços indicam a natureza localizada dos estados. Portanto, os átomos doadores introduzem um estado em nível de energia de aproximadamente 0.1 eV abaixo do mínimo da banda de condução. Por cálculos mais precisos e por medidas experimentais obtém-se os valores apresentados na Tabela 8.3, para átomos doadores e aceitadores. No caso dos átomos aceitadores, a energia refere-se à distância do nível em relação ao topo da banda de valência do Si e acima desta. A Fig. 8.8i é uma ilustração dos níveis dos átomos de fósforo introduzidos no cristal de Si. Nota-se que os estados são representados por linhas tracejadas. Isto se deve ao fato dos átomos dopantes estarem em concentrações bem menores que a densidade dos átomos de Si, ou seja, tem-se átomos dopantes distantes entres si de várias dezenas a milhares de distâncias atômicas do cristal. Os dopantes não formam um contínuo de átomos mas sim uma distribuição discreta de átomos localizados. Tabela 8.3 Energias dos níveis introduzidos por dopantes doadores (abaixo do nível EC) e aceitadores (acima no nível EV) em cristal de Si. Doador EC-ED [eV] Aceitador EA-EV [eV] Sb 0.039 B 0.045 P 0.045 Al 0.067 As 0.054 Ga 0.072 In 0.16 Um outro aspecto a ser considerado é a influência da temperatura do material sobre a ocupação por elétrons dos estados introduzidos. Este comportamento é ilustrado na Fig. 8.8ii para material tipo n (a) e para material tipo p (b). No caso de temperatura de 0 K, todos os elétrons irão ocupar os estados de mais baixa energia possível. Desta forma, temos que no material tipo n, os elétrons doados pelos átomos dopantes retornam a seus níveis originais, ou seja, voltam a se ligar aos átomos doadores, ocupando os estados ED logo abaixo de EC. No caso do material tipo p, os íons aceitadores liberam os elétrons que estavam ocupando os estados EA introduzidos, com estes elétrons retornando ao seu nível original na banda de valência. Aquecendo novamente o material, temos inicialmente os elétrons dos estados de nível ED do material tipo n adquirindo energia e indo para estados dentro da banda de condução. À temperatura ambiente podemos considerar que todos os átomos doadores estejam ionizados, ou seja, com seus elétrons dos estados ED mudados para a banda de condução. No caso do material tipo p, com aumento da temperatura, temos inicialmente alguns elétrons da banda de valência indo ocupar os estados associados aos átomos aceitadores, criando assim lacunas. À temperatura Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.9

ambiente, podemos considerar que todos os átomos aceitadores estejam ionizados, ou seja, com os estados em nível EA todos ocupados. Veremos nos próximos itens que, à temperatura ambiente, podemos aproximar a concentração de elétrons em material tipo n à concentração de impurezas doadoras e a concentração de lacunas em material tipo p à concentração de dopantes aceitadores.

Fig 8.8ii Visualização do efeito dos dopantes, à temperatura de O K, a baixa temperatura e à temperatura ambiente, usando diagramas de banda para material a) tipo n e b) tipo p. Neste momento, o autor recomenda que o aluno faça uma revisão dos seguintes conceitos e termos apresentados no item: semicondutor intrínseco, semicondutor extrínseco, dopantes, doadores, aceitadores, material tipo n, material tipo p, portadores majoritários e portadores minoritários.

8.4 Distribuição de Estados e Portadores nas Bandas A distribuição da densidade de estados nas bandas de valência e de condução é obtida a partir das soluções da equação de Schrödinger no potencial periódico do cristal, como apresentado no capítulo 7. Mostra-se que as densidades de estados na parte inferior da banda de condução e na parte superior da banda de valência podem ser aproximadas respectivamente por:

mn∗ 2mn∗ (E − EC ) g C (E ) = π2 3

para E ≥ EC

m ∗p 2m ∗p (EV − E )

para E ≤ EV

gV ( E ) =

π2


3

(8.8)

(8.7)

A Fig. 8.9 apresenta as curvas de densidade de estados nas duas bandas de energia. Nota-se das expressões 8.8 e 8.9 que o formato das duas curvas são as mesmas, porém ambas apresentam constantes distintas, dada a diferença das massas efetivas dos elétrons de condução e de valência (lacunas). Lembramos também o fato já Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.10

discutido no capítulo 7, que o número total de estados na banda de condução e na banda de valência é dado por 4 vezes N, onde N é a densidade de átomos de Si. Em razão disto, o número total de estados é conservado quando aproximamos os átomos de Si (cada átomo de Si apresenta 8 estados disponíveis na sua última camada, os quais são transformados nas bandas de valência e de condução do cristal).

Fig 8.9 Representação das distribuições de densidade de estados nas bandas de condução e de valência. Conhecida a densidade de estados, a próxima questão é saber quais estados estarão ocupados por elétrons. Para responder a esta questão devemos novamente tomar os resultados dados pela mecânica estatística, como apresentado no capítulo 6 e válida apenas em condições de equilíbrio térmico do material. A função estatística válida para descrever a distribuição mais provável de elétrons em estados quânticos é a função de Fermi-Dirac e dado por: f (E ) =

1 1+ e

( E − E F ) kT

(8.9)

onde: EF é a energia de referência de Fermi ou nível de Fermi, k é a constante de Boltzmann (8.62 x 10-5 eV/K) e T é a temperatura absoluta (K). A Fig. 8.10 mostra curvas da função de Fermi-Dirac para a) temperatura de 0 K e b) temperatura maior que 0 K. A 0 K observa-se que a função é abrupta em E=EF, enquanto que para temperatura maior a função torna se mais gradual em torno de E=EF, onde ela sempre vale 0.5. A função de Fermi-Dirac pode ser aproximada para funções mais simples nos casos da energia ser bem maior ou bem menor que o nível EF. No caso de termos E > EF + 3 kT, podemos usar a seguinte aproximação:

f ( E ) ≅ e −( E − EF ) kT

(8.10)

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.11

Fig 8.10 Curvas da função de Fermi-Dirac para a) T = 0 K e b) T > 0 K A função dada em (8.10) corresponde à função estatística de Maxwell-Boltzmann (usada em sistemas como gases, onde não há a restrição do princípio de exclusão de Pauli). Agora, no caso de termos E < EF - 3 kT, podemos usar a seguinte aproximação:

f ( E ) ≅ 1 − e ( E − EF ) kT

(8.11)

Ao invés de calcular a probabilidade de ocupação do estado, podemos calcular seu complemento, ou seja, a probabilidade do estado estar desocupado. Para os estados da banda de valência, isto corresponde à probabilidade de termos uma lacuna. Assim definimos esta função como sendo fL(E). A partir da relação (8.11) obtemos:

f L = 1 − f ( E ) ≅ e ( E − EF ) kT

(8.12)

Desta forma, podemos novamente usar a função estatística de Maxwell-Boltzmann para descrever a probabilidade de ter-se lacunas na banda de valência, desde que satisfeita a desigualdade E < EV < EF - 3 kT. De forma geral não devemos usar a função estatística de Boltzmann mas sim a função de Fermi-Dirac. Inicialmente iremos considerar o caso genérico para determinar a distribuição de elétrons e de lacunas nas bandas de condução e de valência respectivamente. Nesta situação a definição da função fL(E) é a mesma, porém sua expressão é como segue: f L = 1 − f (E) = 1 −

1 1+ e

( E − EF ) kT

=

1

1+ e

(EF − E )

kT

(8.13)

A distribuição de elétrons na banda de condução é obtida pela multiplicação da função densidade de estados, (8.7), pela função probabilidade de ocupação dos estados, (8.9). Similarmente, a distribuição de lacunas na banda de valência é obtida pela multiplicação da função densidade de estados, (8.8), pela função probabilidade de desocupação dos estados, (8.13). Estas operações são ilustradas graficamente na Fig. 8.11, para três posições do nível de Fermi, a) dentro da metade superior da banda proibida, b) na metade da banda proibida e c) dentro da metade inferior da banda proibida. Observa-se que, no caso do nível de Fermi estar na metade superior da banda proibida, o número de elétrons é muito superior ao número de lacunas, Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.12

correspondendo a material tipo n. Similarmente, no caso do nível de Fermi estar na metade inferior da banda proibida, o número de lacunas é muito superior ao número de elétrons, correspondendo a material tipo p. No caso particular do nível estar exatamente no meio da banda proibida, teremos aproximadamente igual número de elétrons e de lacunas, correspondendo ao caso do material intrínseco. O leitor devese perguntar porque aproximadamente e não exatamente. A resposta está relacionada à diferença das massas efetivas dos elétrons e das lacunas e portanto funções densidades de estados um pouco distintas. Podemos dizer que num material intrínseco, o nível de Fermi localiza-se aproximadamente no nível médio entre EC e EV. A Fig. 8.12 mostra a posição do nível de Fermi em materiais intrínseco, tipo n e tipo p, usando como referência o nível de Fermi intrínseco.

Fig. 8.11 Diagrama de bandas, funções de densidade de estados, funções de probabilidade de ocupação de estados e seu complemento e funções de distribuições dos portadores nas bandas de condução e de valência para os casos do nível de Fermi localizado a) na faixa da metade superior, b) na metade e c) na faixa da metade inferior da banda proibida.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.13

Fig 8.12 Representação usual dos diagramas de bandas de material a) intrínseco, b) material tipo n e c) material tipo p. O nível de energia de Fermi intrínseco serve de referência e é representado por linha tracejada

8.5 Concentração de Portadores em Equilíbrio Para o cálculo do número total de elétrons na banda de condução e de lacunas na banda de valência devemos efetuar as integrais dadas abaixo: EC ,sup

n= p=


EC

EV EV ,inf

g C ( E ). f ( E ).dE

(8.14)

gV ( E ).[1 − f ( E )].dE

(8.15)

Tendo em vista que a função de Fermi tende a zero rapidamente para energia acima de EF, podemos substituir os limites EC,sup e EV,inf, não bem conhecidos, por +∞ e -∞ respectivamente (isto não altera o resultado, mas simplifica os cálculos). Substituindo as funções dadas em (8.7) e (8.9) na integral (8.14) e as funções dadas em (8.8) e (8.13) na integral (8.15) e efetuando as integrações obtém-se:

n = NC

2

p = NV

2

π π

F1 2 (ηC )

onde η C =

E F − EC kT

(8.16)

F12 (ηV )

onde ηV =

EV − E F kT

(8.17)

Onde: A função F1/2(η) é uma função tabulada e não analítica.

2π .mn* .kT N C = 2. h2

3

2

(8.18)







NC é a densidade efetiva de estados na banda de condução. N V = 2. 

3

2π .m *p .kT h2



2

(8.19) 



NV é a densidade efetiva de estados na banda de valência.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.14

À temperatura ambiente (300 K) obtém-se NC = 2.5 x 1019

( ) mn* m

3

2

(cm)-3.

O fato de termos uma solução não analítica para as densidades de portadores dificulta em muito a sua utilização, que não seja por cálculo numérico. Mas felizmente, em muitos casos práticos, podemos utilizar as aproximações da função de Fermi dadas em (8.10) e (8.12). Estas aproximações podem ser utilizadas sempre que o nível de Fermi estiver distante de mais 3.kT das bandas de condução e de valência, como indicado na Fig. 8.13. Define-se o material como sendo degenerado se o nível de Fermi estiver com distância menor que 3kT da banda de condução ou de valência. O material será chamado de não degenerado no caso contrário. Desta forma, as expressões da estatística de Maxwell-Boltzmann valem apenas no caso de semicondutores não degenerados. Realizando agora as integrais das expressões (8.14) e (8.15) com as funções de probabilidades (8.10) e (8.12) obtém-se expressões analíticas simples para as concentrações dos portadores, chamadas de relações de Boltzmann:

Fig 8.13 Definição de semicondutores degenerados e não degenerados, como função da posição do nível de Fermi dentro da banda proibida. n = N C .e

( E F − EC )

p = N V .e

(8.20)

kT

( EV − E F )

(8.21)

kT

Estas duas relações de Boltzmann podem ainda ser reescritas nas seguintes formas: n = ni .e

( EF − Ei )

p = ni .e

(8.22)

kT

( Ei − E F )

(8.23)

kT

Deixamos como exercício para o leitor a prova de que as relações (8.22) e (8.23) são equivalentes às relações (8.20) e (8.21) respectivamente (sugestão: considere inicialmente EF=Ei obtendo n=p=ni). Das relações (8.22) e (8.23) obtém-se diretamente que: n. p = ni2

(8.24)

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.15

ni = N C N V .e

− EG

(8.25)

2 kT

A relação (8.24) já foi mencionada no item 8.4 acima, porém sua demonstração só foi possível neste momento. Esta relação indica que, se por alguma maneira artificial, aumentarmos a concentração de um dos portadores, a concentração do outro portador será reduzida. Esta relação, é importante frisar, só é válida para semicondutor em condição de equilíbrio térmico (pois as funções estatísticas são válidas apenas nestas condição). Ainda da relação (8.25), observamos que a concentração intrínseca de portadores aumenta exponencialmente com a temperatura e com o inverso da largura da banda proibida do semicondutor. A variação da concentração intrínseca de portadores com a temperatura é mostrado na Fig. 8.14, para os semicondutores Ge, Si e GaAs, de acordo com a relação (8.25). Considerando agora a condição de neutralidade de cargas do material, além de assumir semicondutor em equilíbrio térmico e com dopagem uniforme, temos: p − n + N D+ − N A− = 0

(8.26)

onde N D+ é a densidade de impurezas doadoras ionizadas e N A− é a densidade de impurezas aceitadoras ionizadas. No caso do semicondutor estar à temperatura ambiente ou maior, podemos assumir que todos os dopantes estejam ionizados, e nesta situação podemos assumir: N D+ = N D e N A− = N A , onde ND e NA são as concentrações dos dopantes doadores e aceitadores respectivamente. Considerando agora que temos um material tipo n, tal que ND>>NA e n>>p, resulta das relações (8.26) e (8.24):

ni2 (8.27) ND Analogamente, considerando um material tipo p, tal que NA>>ND e p>>n, resulta: n ≅ ND

e

p≅

p ≅ NA

e

n≅

ni2 NA

(8.28)

Como exemplo numérico, para o caso de material de Si tipo p com NA=1015 cm-3 e ni=1010 cm-3, resulta: p=1015 cm-3 e n=105 cm-3. Estes números reforçam bem o significado de portadores majoritários e minoritários, tendo em vista a grande diferença das suas concentrações, de muitas ordens de grandeza.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.16

Fig 8.14 Curvas de concentração intrínseca de portadores versus temperatura para semicondutores de Ge, Si e GaAs. Em certos casos, de semicondutores não muito dopados, onde não podemos desprezar a concentração de um dos portadores frente à do outro, não podemos fazer as simplificações assumidas acima na relação (8.26) de neutralidade de cargas. Assim devemos substituir a relação (8.24) na relação (8.26), como segue:

ni2 − n + ND − NA = 0 n

(8.29)

Resolvendo esta relação de segundo grau obtém-se: Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.17

1 

N − NA n= D + 2







ND − N A 2

2 





+n

2 i

2

(8.30)


1 

n2 N − N D p= i = A + n 2







N A − ND 2

2 





+n

2 i

2

(8.31)



As relações (8.30) e (8.31) têm validade para dopagem genérica do semicondutor, enquanto que as relações (8.27) e (8.28) são aproximações das mesmas, válidas para materiais com dopagem líquida tipo n ou p bem definidos (>> ni) respectivamente. As relações (8.27) a (8.31) mostram como variam as concentrações dos portadores com o nível de dopagem. Porém elas mostram também que as concentrações dos portadores dependem da concentração ni do material, sendo que esta por sua vez, como já foi visto acima, apresenta uma dependência exponencial com a temperatura. Como conseqüência, as concentrações dos portadores também variam com a temperatura. A Fig. 8.15 ilustra como a concentração de elétrons de um material n, com dopagem uniforme, varia com a temperatura. À temperatura de 0 K, logicamente a concentração de elétrons é zero. Isto se deve ao fato que, nesta condição, todos os elétrons ocuparão os estados de mais baixa energia possível, com os elétrons extras dos átomos doadores retornando aos seus respectivos estados originais. Aumentando a temperatura a níveis ainda relativamente baixos, tem-se que uma fração dos elétrons extras dos átomos doadores liberam-se destes, além da eventual e desprezível geração de pares elétron-lacunas a partir da transição de elétron da banda de valência para a banda de condução. A fração dos átomos doadores que liberam seu elétron extra depende da posição relativa do nível de Fermi na temperatura em questão (item 8.7), mas certamente é crescente com a temperatura. A faixa de temperatura onde apenas fração dos átomos doadores estão ionizados chama-se região de congelamento (T menor que aproximadamente 100 K para Si). Para temperatura acima da faixa de congelamento temos uma faixa de temperatura chamada de região extrínseca de temperatura. Nesta faixa temos que todos os átomos doadores estão ionizados e ainda valem as seguintes aproximações: ni 0 K e sem campo elétrico aplicado e b) deslocamento líquido de portadores submetivos a um campo elétrico superposto ao movimento randômico. A relação (8.45) mostra que a velocidade de deriva dos portadores é proporcional ao campo elétrico aplicado, ao contrário de termos uma aceleração constante e proporcional ao campo elétrico como acontece com cargas submetidos a um campo elétrico no espaço livre. Este resultado aplica-se a todos os sólidos em geral, dando origem à conhecida lei de Ohm. A validade da relação (8.45) é confirmada experimentalmente para campos elétricos não muito intensos, como mostram as curvas da Fig. 8.20. Para campos elétricos fracos, o tempo médio entre colisões é constante e determinado pela velocidade térmica dos portadores. Para campos elétricos intensos no entanto, a velocidade de deriva torna-se da mesmo ordem de grandeza da velocidade térmica, causando uma redução do tempo médio entre colisões, com conseqüente redução da mobilidade. Por este motivo, fica impossível aumentar a velocidade dos portadores além de uma velocidade de saturação, da ordem de 107 cm/s, como indicam as curvas da Fig. 8.20. Da relação (8.45), temos que a mobilidade depende diretamente do tempo médio entre colisões e inversamente proporcional à massa efetiva dos portadores. Isto explica porque a mobilidade de elétrons e lacunas em Si são diferentes entre Si (tempo médio entre colisões das lacunas deve ser bem menor, dado que sua massa efetiva é menor que a do elétron, ver Tabela 8.2) e porque a mobilidade de elétrons em GaAs é bem maior que em Si (massa efetiva de elétrons em GaAs é bem menor que em Si, ver Tabela 8.2). Observa-se no entanto uma particularidade interessante na curva de velocidade de deriva de elétrons em GaAs, com uma redução de velocidade para campos acima de 3 x 103 V/cm. Isto é explicado pela transição de estados dos elétrons quando estes adquirem maior energia cinética.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.24

Fig. 8.20 Variação da velocidade de deriva versus campo elétrico aplicado para elétrons e lacunas de Si e elétrons em GaAs. Para campo elétrico intenso estes elétrons passam de estados do mínimo principal da banda de condução para o mínimo secundário, onde a massa efetiva é maior (ver Fig. 7.12). A massa efetiva não varia apenas com o tipo de portador e com o tipo do material, mas também com a direção cristalina, ou seja com a orientação cristalina do plano da corrente elétrica. Como conseqüência, em Si, a mobilidade de elétrons é maior em planos (100), enquanto que a mobilidade de lacunas é maior em planos (111). Vimos acima que a mobilidade varia linearmente com o tempo médio entre colisões. Mas o que são estas colisões afinal? As colisões não incluem apenas colisões do portador com o núcleo dos átomos, mas sobretudo espalhamentos (“scattering”) causados por perturbação no potencial periódico da rede cristalina. Num potencial periódico ideal fixo, cálculos de mecânica quântica não prevêem espalhamentos do portador e portanto nem troca de energia com a rede. Num cristal real a T > 0 K, tem-se três possíveis causas de espalhamentos dos portadores: • Espalhamento com o potencial oscilante da rede, causada pela vibração térmica do átomos do material, ou seja, com a energia dos fónons. Quanto maior a temperatura, maior a amplitude desta vibração, maior a perturbação do potencial eletrostático da rede, maior a seção de choque do espalhamento e portanto aumenta a probabilidade do espalhamento do portador. • A presença de impurezas, tipo dopantes ou outros, causa uma perturbação contínua do potencial eletrostático na posição do mesmo. Esta perturbação constitui uma fonte de espalhamento do portador ao se deparar com a mesma. Esta fonte de espalhamento é mais pronunciada quanto maior a densidade de impurezas e quanto menor a temperatura, quando o espalhamento com os fónons é reduzido.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.25

•

Como terceira fonte de espalhamento temos os defeitos cristalográficos tipo vacâncias, discordâncias, etc. Estes também introduzem perturbações no potencial periódico da rede, dando origem a espalhamento dos portadores. Nos cristais disponíveis de semicondutores, esta fonte de espalhamento normalmente é insignificante.

A freqüência de colisões é dada pela soma das colisões de cada tipo. Desprezando a freqüência de colisões por defeitos cristalográficos, resulta:

1

τc

=

1

τ ter

+

1

τ imp

(8.47)

Como conseqüência podemos também desmembrar a mobilidade em dois termos correspondentes como segue:

1

µ

=

1

µ ter

+

1

µ imp

(8.48)

A Fig. 8.21 mostra a variação da mobilidade de elétrons em Si versus temperatura parametrizado com o nível de dopagem ND. Para baixas dopagens, prevalece o efeito do espalhamento térmico sobre a curva da mobilidade. Mostra-se que o tempo médio entre colisões com os átomos da rede, bem como a mobilidade, segue uma relação 3 proporcional a T − 2 . Para altas dopagens tem-se um efeito predominante do espalhamento com impurezas, sobretudo a baixas temperaturas. Mostra-se que o tempo médio entre colisões com impurezas, bem como a mobilidade, segue uma 3 relação proporcional a T 2 . Uma explicação para este último comportamento é como segue. A energia térmica do portador aumenta com a temperatura (ver relação 8.44), enquanto que a energia potencial de uma carga em torno de uma impureza ionizada é independente da temperatura e dada por:

Ep =

Z .q 2 4πε Si r

(8.49)

Assim, quanto maior a temperatura, a energia potencial relativa ao íon torna-se desprezível comparada com a energia térmica do portador, como conseqüência o portador tende a não mais sentir o efeito da impureza, aumentando assim o tempo médio entre estas colisões. A variação da mobilidade de elétrons e de lacunas com o nível de dopagem em Ge, Si e GaAs para temperatura fixa de 300 K é mostrada na Fig. 8.22. Valores típicos de mobilidade de portadores para vários semicondutores à temperatura ambiente e com baixa dopagem (< 1016 cm-3) são apresentados na Tabela 8.4. Observa-se valores altos de mobilidades de elétrons para semicondutores compostos tipo III-V, especialmente os de menor valor de banda proibida.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.26

Fig. 8.21 Variação da mobilidade de elétrons em Si versus temperatura, parametrizado com o nível de dopagem Nd. O inserto ilustra a variação das duas componentes (térmica e impurezas) da mobilidade com a temperatura. Tabela 8.4 Valores de mobilidade de elétrons e de lacunas e do valor de EG em vários semicondutores, para baixa dopagem e temperatura fixa de 300 K. Material EG [eV] µn [cm2/V.s] µp [cm2/V.s] C (diamante) 5.47 1800 1200 Ge 0.66 3900 1900 Si 1.12 1500 450 GaSb 0.72 5000 850 GaAs 1.42 8500 400 GaP 2.26 110 75 InSb 0.17 80000 1250 InAs 0.36 33000 460 InP 1.35 4600 150

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.27

Fig. 8.22 Variação da mobilidade de elétrons e de lacunas em Ge, Si e GaAs versus nível de dopagem, à temperatura de 300 K. Tendo agora a relação da velocidade de deriva de portadores em função do campo elétrico no material (relação 8.46), podemos voltar à expressão da corrente dada em (8.43). Desta expressão podemos escrever a densidade de corrente de deriva como dado por: J der = J p + J n = q( p.v d , p + n.v d ,n ) = q( p.µ p + n.µ n ) ∈

(8.50)

A partir da expressão (8.50) podemos determinar a expressão da resistividade do semicondutor, ρ, dadas as definições de densidade de corrente e de resistência de uma barra de semicondutor, ilustrado na Fig. 8.23: J=

I 1 V = . A A R

R = ρ.

l A

(8.51)

Combinando estas definições (8.51) com a expressão (8.50) obtém-se:

ρ=

1V ∈ 1 = = J l J q( p.µ p + n.µ n )

(8.52)

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.28

Fig. 8.23 Uma barra de material semicondutor de comprimento l e seção de área A, com uma aplicação de uma tensão V. No caso de material tipo p ou tipo n com nível de dopagem não muito reduzido, podemos aproximar (8.52) para as seguintes expressões: Material tipo p:

ρ=

1 q. p.µ p

(8.53)

Material tipo n:

ρ=

1 q.n.µ n

(8.54)

Levando em consideração a dependência da mobilidade com a dopagem, discutida acima, podemos calcular a resistividade dos materiais versus concentração da dopagem. Estas relações são apresentadas na curvas da Fig. 8.24. A resistividade pode ser medida diretamente no material semicondutor através de método de medida de 4 pontas ilustrado na Fig. 8.25. Uma ponta de prova com 4 agulhas alinhadas e eqüidistantes com distância S, é aplicada sobre a superfície do semicondutor. Uma fonte de corrente faz passar uma dada corrente I entre as agulhas 1 e 4, enquanto que entre as agulhas 2 e 3 é medida a tensão V. É demonstrado que vale a seguinte relação para a resistividade:

ρ = 2.π .S .F .

V I

(8.55)

onde F é um fator de correção tabelada, que depende da geometria da amostra. Para amostra ou camada fina e com dimensões horizontais muito maiores que a distância S entre as agulhas, mostra-se que vale:

ρ=

π ln 2

.d .

V V = 4.532.d . I I

(8.56)

onde d é a espessura da amostra ou da camada medida.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.29

Fig 8.24 Curvas de resistividade versus nível de dopagem tipo p e tipo n, para semicondutores de Ge, Si e GaAs.

Fig. 8.25 a) Exemplo de um diagrama de banda de uma certa estrutura semicondutora (junção pn), b) Indicação de energia cinética e energia de potencial de um elétron localizado acima do mínimo da banda de condução, c) Variação do potencial eletrostático, d) Variação do campo elétrico na estrutura. É ainda usual definir uma grandeza chamada resistência de folha ou resistência por quadrado, como sendo a resistência de uma amostra de área de superfície quadrada (w = l) e espessura d: Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.30

RS = ρ .

l ρ = d .w d

(8.57)

A ação de deriva de portadores somente ocorre quando houver um campo elétrico e ela é apreciável quando houver altas concentrações de portadores, podendo ser apreciável para os portadores majoritários. A componente de corrente de deriva muitas vezes pode ser desprezada. Vimos nas seções anteriores como determinar as concentrações dos portadores. Falta vermos como determinar o campo elétrico para completar o cálculo da corrente de deriva. Mostraremos que este também pode ser obtido diretamente do diagrama de bandas do semicondutor. Na Fig. 8.25a é mostrado um exemplo de diagrama de bandas de uma certa estrutura semicondutora. Um elétron localizado no mínimo da banda de condução apresenta apenas energia potencial em relação a uma referência arbitrária e não possui energia cinética. Qualquer energia em excesso ao mínimo da banda de condução representa energia cinética do elétron, como ilustrado na Fig. 8.25b e descrito por:

E = ECin + E Pot

(8.58)

E Pot = EC − E Re f

(8.59)

Por outro lado temos da teoria eletrostática que a energia potencial de um elétron é relacionada com o potencial eletrostático como:

E Pot = − q.V

(8.60)

Das relações (8.59) e (8.60) resulta:

1 V = − ( EC − E Re f ) q

(8.61)

Ainda da eletrostática, temos a definição do campo elétrico dada por: ∈= −∇V

(8.62)

No caso de estudo unidimensional temos: ∈= −

dV dx

(8.63)

Das relações (8.61) e (8.63), e considerando que dentro de um mesmo semicondutor, os níveis de energia EC, EV e Ei são sempre paralelos, resulta:

∈=

1 dEC 1 dEV 1 dEi = = q dx q dx q dx

(8.64)

Concluímos assim que o diagrama de bandas contém as informações sobre o campo elétrico e a variação do potencial eletrostático. Havendo variação do nível de energia das bandas existe campo elétrico, sendo dado pela relação (8.64). A variação do Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.31

potencial eletrostático também pode ser lida diretamente do diagrama, pela adição de mais um eixo vertical no gráfico, sendo seu sentido oposto ao da energia do elétron (relação 8.61). 8.7.2 Ação de Difusão A ação de difusão de portadores ocorre sempre que houver uma variação espacial nas suas concentrações. O processo de difusão é um processo que ocorre com qualquer tipo de partícula, com ou sem carga elétrica, que tenha movimento térmico randômico. Estas partículas tendem a espalhar-se e distribuir-se uniformemente no espaço. Durante o processo ocorre um transporte líquido de partículas da região de maior concentração para as regiões de menor concentração inicial. Como exemplos de difusão temos: • Fumaça de cigarro espalhando-se pela sala. • Percepção do cheiro de perfume após alguém abrir um frasco do mesmo no recinto. • Ao introduzir uma quantidade de tinta solúvel em água num copo já com água, observa-se uma mudança gradual da cor a partir do ponto onde a tinta foi adicionada. • Um sistema hipotético com 4 compartimentos como mostrado na Fig. 8.26. Neste sistema tem-se que, durante cada intervalo de tempo τ0, todas as partículas de um compartimento movem-se para os compartimentos vizinhos, sendo metade para cada vizinho, com o detalhe que nas paredes externas tem-se uma reflexão das mesmas. Tendo inicialmente 1024 partículas no compartimento da esquerda, indicado na Fig. 8.26, resultam as distribuições também indicadas após alguns múltiplos do intervalo de tempo τ0. Após um longo período de tempo resulta uma distribuição totalmente uniforme, com 256 partículas por compartimento.

Fig 8.25ii Ilustração esquemática da medida de 4 pontas: posicionamento das 4 pontas e modo de polarização e medida. Similarmente aos exemplos listados acima e de conhecimento empírico das pessoas em geral, o processo de difusão ocorre também com as lacunas e os elétrons em um semicondutor, dado que os mesmos possuem movimento térmico aleatório. Basta haver uma não uniformidade nas suas concentrações para ocorrer a difusão dos portadores. O gradiente na concentração de portadores constitui a força propulsora para a ação de difusão. A difusão de portadores constitui um segundo modo de transporte ou de condução de corrente elétrica em semicondutores, após o mecanismo de deriva do item anterior. Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.32

Fig. 8.26 Processo de difusão em um sistema hipotético unidimensional. Os números acima das flechas indicam a quantidade de partículas em cada compartimento no instante indicado ao lado da caixa. Consideremos um perfil de portadores como indicado na Fig. 8.27i. Os portadores possuem velocidade térmica aleatória, de forma que, em qualquer instante, teremos igual número de portadores em A-, indo para a direita e para a esquerda, dado como proporcional ao produto N2.vter. Analogamente, em A+ teremos igual número de portadores indo para a direita e para a esquerda, dado como proporcional ao produto N1.vter. A partir deste raciocínio, podemos concluir que o número líquido de portadores atravessando o plano A, vindo de A- e de A+, é dado pela diferença dos fluxos vindo de cada lado. Assim teremos o fluxo através do plano A expresso por:

F = α .( N 2 − N 1 ).v ter

(8.65)

onde: α é uma constante de proporcionalidade, vter é a velocidade térmica dos portadores, N2 e N1 são as concentrações nos pontos A- e A+ respectivamente. Na análise acima, os pontos A- e A+ devem ser tomados dentro de uma distância menor que o caminho livre médio dos portadores. Nestas condições, a relação (8.65) pode ser reescrita em forma diferencial como sendo: F = − D.

dN dx

(8.66)

onde: D é o coeficiente de difusão dos portadores, dado em [cm2/s].

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.33

Fig 8.27 Um exemplo de perfil de portadores para análise da difusão. O sinal negativo na expressão (8.66) deve-se ao fato que o fluxo é sempre da região de maior concentração para a região de menor concentração. Assim, se o gradiente da concentração for negativo, o fluxo será no sentido positivo (de x crescente). Por definição do sentido da corrente elétrica, esta coincide com o sentido do fluxo de lacunas e é contrário ao sentido dos elétrons. Como conseqüência teremos as seguintes relações para as componentes de corrente de difusão de lacunas e de elétrons, de acordo com as ilustrações da Fig. 8.27ii: J dif , p = − q. DP . J dif , N = q. DN .

dp dx

dn dx

(8.67)

(8.68)

No capítulo 5, item 5.5, apresentamos a medida de ponta de prova quente para a determinação do tipo de condutividade do material, seja tipo n ou tipo p. Esta medida, realizada pela montagem do circuito como mostrado na Fig. 5.13, pode agora ser entendida, baseada no mecanismo da difusão, porém com o seguinte detalhe. Neste caso, a força propulsora não é simplesmente o gradiente de concentração dos portadores mas sim um gradiente na concentração de portadores majoritários com velocidades térmicas diferentes. Na região próxima à ponta quente, os portadores apresentam velocidade térmica, vter,1, maior que no resto do material, vter,2. Como conseqüência, entre 2 dois pontos próximos, aparecerá um fluxo de portadores dado por expressão similar à (8.65), porém levando em conta a diferença de velocidades térmicas: F = α . N .(vter ,1 − vter , 2 )

(8.69)

Sendo o material do tipo p por exemplo, teremos um fluxo líquido interno de lacunas da ponta quente para a região fria (ponta fria). Esta corrente terá continuidade pelo circuito fechado através do amperímetro que indicará uma corrente elétrica saindo da ponta fria para a ponta quente. No caso do semicondutor tipo n, teremos agora um fluxo interno de elétrons da ponta quente para a ponte fria. Este fluxo de elétrons terá continuidade pelo circuito do amperímetro indicando agora uma corrente elétrica contrária, ou seja, saindo da ponta quente para a ponta fria.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.34

Fig 8.27ii Indicação do sentido do fluxo de portadores e da corrente elétrica por mecanismo de difusão, a partir do exemplo de gradiente negativo de concentração de portadores (com gradiente positivo de concentração resulta em sentidos de fluxo e de corrente elétrica em sentido oposto). 8.7.3 Superposição das Ações de Deriva e de Difusão De forma geral, as ações de deriva e de difusão podem ocorrer concomitantemente, basta haver um campo elétrico e um gradiente nas concentrações. Como conseqüência, a corrente total é a soma das componentes de corrente de deriva e de difusão de lacunas e de elétrons. Assim podemos escrever a relação da corrente dada pelas seguintes equações:

J = JP + JN

(8.70)

onde: J P = q.µ P . p. ∈ − q. DP .

dp dx

(8.71)

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.35

J N = q.µ N .n. ∈ + q. D N .

dn dx

(8.72)

Mais genericamente, em espaço tridimensional, podemos escrever as relação acima como segue:

J P = q.µ P . p. ∈ − q.DP .∇p

(8.73)

J N = q.µ N .n. ∈ + q.DN .∇n

(8.74)

8.7.4 Relação de Einstein Foi visto acima que as grandezas de mobilidade e constante de difusão de portadores são fundamentais para a modelagem do transporte de portadores no material. Foi visto também, como a mobilidade varia com a temperatura, com a concentração das impurezas e com o campo elétrico. Questão similar deve ser analisada para a constante de difusão, ou seja, como esta varia com temperatura, nível de dopagem e campo elétrico. Mostraremos que esta varia da mesma maneira que a mobilidade e que a mobilidade e constante de difusão são proporcionais entre si. Esta proporcionalidade entre estas duas grandezas é de certa forma esperada uma vez que as duas estão associadas ao movimento térmico aleatório dos portadores. Consideremos um semicondutor em equilíbrio térmico e com dopagem variável como no exemplo da Fig. 8.28a. O diagrama de bandas correspondente é como mostrado na Fig. 8.28b. O diagrama de bandas é desenhado a partir das seguintes duas condições: • O nível de Fermi de semicondutor em equilíbrio térmico é necessariamente constante. Caso contrário haveria uma corrente líquida de portadores. Esta condição constitui uma lei fundamental da Física e foi explicado em maior detalhe no final do capítulo 6. Ela pode ser interpretada em analogia com nível da superfície da água em tanques conectados entre si por encanamento. • A relação de Boltzmann de concentração de portadores, em material não degenerado, dada pelas expressões (8.22) e (8.23).

Fig 8.28 Semicondutor com dopagem não uniforme, a) exemplo de perfil de concentração de impurezas doadoras e b) correspondente diagrama de bandas.

Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.36

Estando o semicondutor em equilíbrio, a densidade de corrente é necessariamente nula. Desta condição e a partir dos dados do diagrama de bandas (Fig.8.28b) podemos escrever as seguintes relações: J N = J der , N + J dif , N = q. µ N .n. ∈ + q. D N .

∈=

dn =0 dx

(8.75)

1 dEi q dx

n = ni .e

( EF − Ei )

(8.76)

(8.77)

kT

dE F =0 dx

(8.78)

Da relação de Boltzmann (8.77), obtemos: n ( EF − Ei ) kT dEi dn q = − i .e =− .n. ∈ dx kT dx kT

(8.79)

Substituindo a relação (8.79) em (8.75), obtém-se: J N = ( q.n. ∈).µ N − ( q.n. ∈).

q . DN = 0 kT

(8.80)

Da relação (8.80) conclui-se diretamente a relação de Einstein para elétrons, ou seja:

DN

µN

=

kT q

(8.81)

Um raciocínio análogo leva à relação de Einstein para lacunas:

DP

µP

=

kT q

(8.82)

Embora as relações de Einstein tenham sido deduzidas considerando o semicondutor em equilíbrio térmico, elas são gerais e valem também fora do equilíbrio.

8.7.5 Processos de Geração e de Recombinação Como discutido no item 8.2, elétrons e lacunas sofrem processo contínuo de geração e de recombinação térmica no semicondutor, sendo que em equilíbrio, as taxas de geração, GTer, e de recombinação, RTer, se igualam, mantendo as concentrações dos portadores em níveis constantes e de equilíbrio, com seu produto satisfazendo pn=ni2. No caso do semicondutor estar fora da condição de equilíbrio, tem-se que o produto dos portadores é diferente de ni2 e que as taxas de geração e de Jacobus W. Swart – Materiais Elétricos – Cap.08 – p.37

recombinação de portadores são distintas. Qual das duas taxas será maior depende do tipo de condição de fora do equilíbrio, sendo no entanto no sentido de trazer o semicondutor de volta ao equilíbrio. A “reação” do material é no sentido da sua volta à condição de equilíbrio. Assim, caso tivermos uma condição de falta de portadores em relação ao equilíbrio (pnRTer). A falta de portadores reduz a taxa de recombinação como pode ser visto pela relação (8.2). No caso de termos uma condição de excesso de portadores (pn>ni2), resultará uma taxa de recombinação maior que a da geração (RTer>GTer), como pode ser visto diretamente da relação (8.2). O estudo dos modelos de geração e de recombinação são essenciais tendo em vista que estes mecanismos afetam as concentrações dos portadores, no espaço e no tempo, e como conseqüência influenciam diretamente a determinação das correntes de deriva e de difusão. Veremos neste item detalhes sobre os processos de geração e de recombinação de portadores bem como expressões das taxas. Definimos inicialmente condições de baixa e de alta injeção. Define-se baixo nível de injeção quando o material, fora da condição de equilíbrio, apresentar uma perturbação significativa apenas na concentração dos portadores minoritários, sendo que esta perturbação mantém ainda a concentração dos minoritários bem menor que a concentração dos majoritários. Matematicamente podemos definir a condição de baixo nível de injeção se forem satisfeitas as seguintes condições: i) para material tipo n • nn ≅ n0

• ∆pn ND). iii)

Tendo as funções das concentrações do portadores minoritátios nas duas regiões neutras, podemos determinar a corrente de difusão destes portadores. Lembramos novamente que a corrente de deriva destes portadores pode ser desprezada, tendo em vista que o campo elétrico nestas regiões é desprezivel. Na verdade estamos interessados apenas na corrente de difusão no pontos –xp (x”=0) e xn (x’=0).

As correntes de difusão de minoritários nas duas regiões neutras, calculados com uso das relações 10.63 e 10.64, são dadas respectivamente por: − x" qVa q.Dn .n p 0 e kT − 1 .e Ln =− dx" Ln

(10.65)

−x' qVa d ( p n ) q.D p L . p n0 e kT − 1 .e p J ( x ' ) = − qD p = dx ' Lp

(10.66)

J ( x" ) = qDn

d (n p )
















Na Fig. 10.27 apresentamos os gráficos das equações 10.65 e 10.66, com conversão para a abscissa comum x (isto implica em inverter o sinal da expressão 10.65). Novamente, as correntes de difusão dos minoritários são máximas próximo às bordas da região de depleção, caindo assintoticamente a 0 com a distância. Esta redução gradual das componentes de corrente de difusão é compensada pelo aumento correspondente da corrente de deriva dos majoritários (mesmo com campo elétrico desprezível para efeito de minoritários, podemos ter uma corrente de deriva para os majoritários, devido à sua alta concentração), resultando assim

Jacobus W. Swart – Materiais Elétricos – Cap.10 – p.- 38

em corrente total constante em qualquer ponto x. Observe ainda que as correntes de elétrons e de lacunas mantém-se constante dentro da região de depleção, por hipótese (geração e recombinação de portadores desprezível dentro da região de depleção).

Fig. 10.27 Componentes de corrente de elétrons e de lacunas ao longo da estrutura de junção pn com polarização direta (no caso NA>ND). iv)

Neste ponto podemos determinar as componentes de densidade de corrente de difusão nos pontos –xp e xn. Tendo estas componentes obtemos a densidade de corrente total pela junção, pela simples soma de ambas. Lembramos que este procedimento só é possível dada a hipótese de densidades de correntes constantes ao longo da região de depleção (suposto desprezível a geração e recombinação de portadores dentro da região de depleção). Somente, baseado nesta condição é que podemos determinar a corrente total pela soma das componentes de corrente em pontos distintos. Determinamos as componentes de corrente de difusão em –xp e em xn como segue:

J n (− x p ) = q.Dn

d (n p )



qVa qDn n p 0 e kT − 1 = Ln 

(10.67)




dx"

d ( pn ) J p ( x n ) = −q.D p dx'

x "= 0

= x '= 0

qD p Lp





p n0 e

qVa

kT

−1 



(10.68)

Pela soma das expressões 10.67 e 10.68, obtemos a densidade de corrente total pela junção:

Jacobus W. Swart – Materiais Elétricos – Cap.10 – p.- 39



Dp D p n0 J = q n n p0 + Lp Ln



qVa 









e

kT

−1

(10.69)






Multiplicando a densidade de corrente total pela área da junção obtemos a corrente total, equação esta que é o modelo que procuramos desenvolver: 

I = I0 e

qVa



kT

−1

(10.70)

onde: 

Dp D pn0 I 0 = q. A n n p 0 + Lp Ln 





(10.71) 



ou ainda, usando as relações 8.27 e 8.28: 

I 0 = q. A.n

2 i 



Dp Dn + Ln N A L p N D



(10.72) 



v)

Simplificações e interpretações do modelo: Pela equação 10.70 do modelo, podemos traçar a curva I – V característica de uma junção, como mostrado na Fig. 10.16c. Esta curva mostra o comportamento retificador, permitindo uma passagem de corrente com a polarização direta, com uma dependência exponencial nesta região. Com a polarização reversa a corrente é praticamente bloqueada, permitindo a passagem de uma corrente reversa muito pequena. O termo entre parênteses da equação 10.70 pode ser simplificado caso a tensão de polarização for maior que algumas vezes a tensão térmica (kT/q), ou Va>0.1V. Neste caso o termo –1 pode ser desprezado e a expressão fica: I = I0e

qVa

(10.73)

kT

Aplicando a função logarítmica neperiana à equação acima temos: ln( I ) = ln( I 0 ) +

q Va kT

(10.74)

A equação 10.74 é mostrada graficamente, em escala semi-log, na Fig. 10.28, para polarização direta. Observa-se uma curva linear, cuja inclinação é dada por q/(kT) e cuja extrapolação (para Va GaAs), diminuindo com o seu valor de EG, e aumenta exponencialmente com a temperatura (ver relação 8.25 e Fig. 8.14). Do modelo da corrente pela junção podemos também observar que pode haver um predomínio de corrente de lacunas ou de elétrons pela junção, dependendo da relação entre as concentrações NA e ND (ver Fig. 10.27). Se tivermos NA >> ND (chamada junção p+n), teremos Jp >> Jn. No caso de NA >

VBi:

2ε Si  V w  VBi +  ≅ D (10) qk e N  ke  ke

wD = '

Pode-se, no entanto, contornar o problema aumentando N por um fator maior que ke, ou ainda, reduzindo-se a temperatura de operação para, por exemplo, a temperatura de nitrogênio líquido (77K), com o intuito de reduzir VBi. Entretanto, esta última solução é muito radical, pois incrementa significativamente a complexidade de montagem dos equipamentos. 3) A diferença de função trabalho entre metal de porta e semicondutor (φms) e o potencial de Fermi (φF) não são escalados, resultando em um escalamento não ideal para a tensão de limiar (V T):

t ox VT = φ ms + 2φ F + '

 ke  V   − Q ox + 2ε Si qk e N 2φ F − BS   (11) ε ox  ke    

Este problema pode também ser contornado escalando-se N e/ou tox com um fator diferente de ke. 4) A corrente na região de sublimiar não pode ser escalada. Desta forma, o inverso da inclinação da curva de corrente, comumente chamado de inclinação de sublimiar (S), também não é escalado, como indicado na equação (12). Assim, a redução de VT implicaria numa elevação da corrente de corte (Io) indesejável. A figura 3 mostra esquematicamente a região de obtenção da inclinação de sublimiar. Nesta figura, a curva tracejada indica a elevação de Io provocada pelo escalamento de VT. Como o valor de Io determina a freqüência mínima para a restauração de informações (refresh time) em CI’s dinâmicos e a potência DC em CI’s estáticos, elevações neste valor são evitadas. Desta forma, escalar VT como proposto inicialmente, representa uma séria dificuldade. A solução seria evitá-la enquanto possível, ou assumir compromissos. Uma possível solução para o problema é também a redução da temperatura.

S=

 C + C it ∆VGS kT = ln (10 )1 + D C ox ∆ log(I DS ) q 

  (12) 

4

log(IDS)

tgθ=1/S

Io VT’

VT

VGS

Figura 3 – Comportamento da corrente de sublimiar de um transistor MOS.

2.2 – Escalamento por Tensão Constante e por Tensão Quase Constante Estas duas leis foram apresentadas por Chatteryee et al. em 1980 [6]. Nestas leis, as dimensões horizontais e as dopagens são escaladas de forma idêntica à lei de escalamento com campo elétrico constante (EC). Na lei por tensão constante (VC), as polarizações não são escaladas e na lei por tensão quase constante (VQC), as polarizações são escaladas por

1 ke

, ou seja, por um fator intermediário

entre os casos EC e VC. Com o intuito de não degradar a confiabilidade dos dispositivos por ruptura do óxido de porta, optou-se por escalar a espessura desta por um fator menor no caso VC, de modo que este campo elétrico seja o mesmo nas leis VC e VQC. Na tabela 2 apresentam-se os fatores de escalamento de acordo com o proposto por estas duas leis. Tabela 2 – Leis de escalamento por tensão constante e por tensão quase constante Fator de Escala Parâmetro Tensão constante Tensão quase constante Dimensões W, L, x j 1 1

ke

tox

ke

1

1 ke

Concentração de dopantes,N Polarização

ke 1

ke

ke

1 ke

Estas duas leis tiveram as seguintes motivações para o seu surgimento: a) A não escalabilidade da tensão de limiar e da corrente de sublimiar; b) A dificuldade em escalar variações nos parâmetros de processo na mesma proporção do escalamento dos valores dos mesmos parâmetros; c) A necessidade de padronização dos valores de polarização dos CI’s; d) Manutenção das margens de ruído apropriadas nos sinais lógicos; e) Manutenção da compatibilidade com outras famílias de CI’s, tais como a TTL. Os parâmetros de desempenho dos dispositivos, escalados segundo estas duas leis, estão comparados ao dos dispositivos escalados segundo a lei por campo elétrico constante na Tabela 3.

5

Tabela 3 – Comparação do desempenho dos dispositivos escalados segundo as leis EC, VC e VQC. Parâmetro Lei de Escalamento EC VC VQC IDS 1 1 k e

ke

C ta (CV/I) P P . ta P/A

1 1

1

ke ke

1 ke

2

ke

3

1

1

ke

1

1 ke

5

ke 3

ke

2

ke 3

ke

1

1

3

ke 2 1 2 ke

1 ke

2

ke

2

3

2

2

Nota-se que dispositivos escalados segundo a lei VQC apresentam desempenho intermediário ao dos casos de escalamento segundo EC e VC. As leis VC e VQC resultam em CI’s mais rápidos que no caso da lei EC, porém o consumo de potência, e de potência por unidade de área aumentam. Conseqüentemente, o escalamento por VC e VQC não poderão ser aplicados com fatores muito elevados. 2.3 – Guia generalizada para miniaturização Este guia foi proposto por Brews et al. em 1980 [7]. Baseados em dados experimentais e de simulação bidimensional de dispositivos, os autores encontraram uma relação empírica (equação 13) entre Lmin e as espessuras do óxido de porta (tox), da profundidade de junção (xj) e das larguras de depleção das junções de fonte e dreno (ws e wd, respectivamente). Lmin é definido como o comprimento de canal para o qual o efeito de canal curto é menor que 10%, sendo que a ocorrência de efeito de canal curto é caracterizada pela variação da corrente de sublimiar com 1/L e com V DD.

[

L min = A x j t ox (w s + w d )

2

]

1

3

(13)

onde A é uma constante empírica. Desta forma, desejando-se um processo adequado para um dado Lmin, os parâmetros xj, tox, N e VDD são ajustados de forma a satisfazer a equação (13). 2.4 – Teoria generalizada para escalamento Com base nas considerações apresentadas nas leis VC e VQC e na otimização das características do transistor, Baccarani et al. [8] propuseram uma teoria generalizada para escalamento. De acordo com esta teoria, todas as dimensões são escaladas por um fator 1/kd e as polarizações são escaladas por um fator independente 1/kV. A concentração de dopantes por sua vez é 2 aumentada pela relação kd /kv. A tabela 4 resume esta lei de escalamento. Tabela 4 – Resumo da teoria generalizada para escalamento Parâmetro Fator de Escala Dimensões W, L, tox e x j 1

kd

Polarização Concentração de dopantes, N

1 kd

kv

2

kv

6

Nota-se que no caso em que kd=kv esta lei coincide com a lei de campo elétrico constante. Assim, a lei generalizada engloba a lei EC, mas não as leis VC e VQC. As distribuições de potencial elétrico, campo elétrico e das concentrações de elétrons e lacunas resultantes do escalamento apresentam intensidades escaladas, mas mantém-se idênticas. Por exemplo, o campo elétrico é escalado com k d/kv. Como conseqüência, os efeitos dependentes das formas de distribuição do campo elétrico e do potencial elétrico continuam inalterados. Como exemples destes efeitos temos o efeito de canal curto/DIBL (Drain Induced Barrier Lowering) e perfuração MOS (Punchthrough). Pode-se concluir, a partir desta análise, que os dispositivos escalados segundo as leis VC e VQC apresentam alterações nas distribuições do campo elétrico e do potencial elétrico, com degradações nos efeitos mencionados. O desempenho elétrico dos dispositivos escalados segundo esta lei generalizada, apresenta-se similar ao das leis EC, VC e VQC, dependendo da relação entre kd e kv, como indicado na Tabela 5. Tabela 5 – Desempenho dos dispositivos escalados segundo a lei generalizada Parâmetro Fator E k d

IDS P P/A

kv

kd kv

2

kv

3

kd kd

3

kv ta P . ta

kd

3

2

kv 1 2 k d .k v

2.5 – Procedimento prático para o escalamento As leis até então apresentadas servem como guia para o projeto de novas gerações de processos. Na prática, além do uso destas leis, faz-se o uso intensivo de simuladores (uni, bi e tridimensionais) de processo e de dispositivos. Como exemplos dos simuladores temos SUPREM-IV[9], que é um simulador bidimensional de processos, MEDICI[10] e PISCES[11], que são simuladores bidimensionais de dispositivos e DAVINCI[12], que é um simulador tridimensional de dispositivos. Em geral, as estruturas geradas pelo simulador de processos, o qual possui modelos para as diversas etapas individuais de processos, são alimentadas aos simuladores de dispositivos, que resolvem bimensional ou tridimensionalmente as equações da continuidade e de Poisson. Desta forma, incorporando-se as alterações decorrentes do processo de fabricação, nas características elétricas dos dispositivos e uma melhor correlação entre os valores experimentais e os resultados das simulações é obtida. Por meio destas simulações pode-se otimizar a estrutura do dispositivo, por meio da análise dos seguintes parâmetros e limitações: tensão de limiar efeito de canal curto e DIBL perfuração MOS (Punchthrough) corrente de corte (I0) tempo de atraso potência

7

corrente de porta e de substrato/confiabilidade O diagrama de blocos da figura 4 apresenta um procedimento para o projeto de novas gerações de processo escaladas. Início

Fixar VDD, xjn, xjp, tox, Ln e Lp Implantação iônica para previnir perfuração MOS

Concentração de dopantes para ajuste de VT

Problemas

Verifica a ocorrência de efeito de canal curto

Cálculo de IDS, ta e P

Análise de VDD para confiabilidade

Problemas

Final

Figura 4 – Exemplo de procedimento para escalamento de uma tecnologia.

8

3 – Limitações em transistores MOS de pequenas dimensões A redução das dimensões dos dispositivos faz com que uma série de efeitos secundários tornem-se mais intensos. Como principais efeitos secundários que influenciam o desempenho de transistores de pequenas dimensões temos: efeito de canal curto/DIBL ou ∆VT x L e ∆VT x VDS perfuração MOS resistência parasitária de fonte e dreno Capacitência da camada de inversão redução da mobilidade injeção de portadores quentes rupturas efeitos de canal estreito. Em seguida estes efeitos são apresentados resumidamente. 3.1 – Redução de V T com L e com V DS (DIBL) Com a redução das dimensões, a quantidade de carga espacial da região do canal consumida pelas regiões de depleção de fonte e dreno torna-se apreciável em relação a quantidade total de cargas controladas pela porta do transistor. Desta forma, com valores menores de potencial aplicado à porta ocorre a inversão da superfície da região de canal. Como conseqüência, um redução no valor da tensão de limiar com comprimentos de canal menores ocorre, como ilustra a figura 5. A velocidade da redução de VT com 1/L depende de tox, N e xj. Existem alguns modelos apresentados na literatura para a descrição deste fenômeno, dentre os quais destacamos o de Yau [13], para substrato com concentração uniforme e Nataraj [14], para substrato com perfil de dopagem típico de tecnologias CMOS.

VT

VT0 VT0 - ∆VT

Lminimo

L

Figura 5 – Ilustração da redução de V T com a diminuição de L. No projeto de um processo deve-se ajustar os parâmetros tox, N(x) e xj de tal forma a obter uma variação máxima tolerada em VT (∆VT), a partir de uma tensão de limiar inicial V T0. O pior caso inclui VDD máximo e Lmin, considerando ainda possíveis variações nestes parâmetros. 3.2 – Perfuração MOS (Punchthrough) A redução do comprimento de canal do transistor pode ocasionar a redução da barreira de potencial entre fonte e canal, induzida pela polarização aplicada ao dreno. Em outras palavras, o aumento da polarização reversa na junção dreno-canal, provoca um aumento da largura de depleção desta junção para o interior do canal. Caso o comprimento de canal seja pequeno, inicia-se uma interação entre as regiões de depleção das junções fonte-canal e dreno-canal, provocando a diminuição da barreira mencionada, na junção fonte-canal. Esta redução causa a injeção de portadores da fonte para o substrato, dando origem a uma corrente parasitária de IDS através do substrato, não controlada pela porta.

9

Um dispositivo que apresenta a ocorrência de perfuração MOS apresenta um ponto de cela na sua distribuição interna de potencial elétrico e de concentração de portadores, como ilustrado nas figuras 6 A e B, respectivamente. Diferentemente, dispositivos que não sofrem a ocorrência deste efeito apresentam uma distribuição monotônica de potencial elétrico e de concentração de portadores na direção perpendicular à superfície, como ilustrado nas figuras 7 A e B, respectivamente.

Figura 6 – Perfil do potencial elétrico (A) e da concentração de portadores (B) no equilíbrio, para um dispositivo sofrendo de perfuração MOS. Uma forma de observar a ocorrência ou não de perfuração MOS é analisar a corrente na região de sublimiar do transistor. Como a corrente de perfuração MOS passa pelo corpo do dispositivo e, portanto, não sofre influência do potencial de porta, a corrente total na região de sublimiar não mais apresenta um comportamento exponencial com VGS, como previsto teoricamente para um dispositivo sem perfuração MOS. A perfuração MOS pode ser controlada com os seguintes parâmetros do transistor: L, N(x), t ox, xj e VBS. Estes parâmetros podem ser ajustados até a supressão completa da corrente de perfuração MOS. Em geral, uma implantação iônica com alta energia é realizada com o intuito de elevar a concentração do corpo do transistor, de forma a evitar que a região de depleção do dreno caminhe para o interior do canal.

10

Figura 7 – Perfil do potencial elétrico (A) e da concentração de portadores (B) no equilíbrio, para um dispositivo sem a ocorrência de perfuração MOS.

3.3 – Resistência parasitária de fonte e dreno (R DS) Como demonstrado anteriormente, a impedância de saída dos transistores não varia com o escalamento, no caso da lei por campo elétrico constante. No entanto, com o escalamento seguindo as demais leis, onde a tensão não é escalada na mesma proporção do escalamento das dimensões, a impedância de saída diminui com o escalamento. Desta forma, a razão RDS/Ron aumenta, tornando a resistência parasitária mais relevante. Assim, a resistência parasitária tem uma degradação crescente sobre o ganho dos transistores (gm) [7, 15, 16, 17], sobre a corrente de dreno e atraso das portas [18]. É recomendado que a soma das resistências parasitárias de fonte e dreno não excedam a 10% da resistência intrínseca do canal. A resistência parasitária de fonte e dreno possui as seguintes componentes, como indicado na figura 8: Rco – Resistência de contato entre metal e difusão; Rd – Resistência da região de difusão; Rsp – Resistência de espalhamento próximo ao canal; Rac – Resistência da região de acumulação, entre região de espalhamento e canal.

11

Janela de Contato

Porta

xj

Lc

Ld Extensão de fonte/dreno

Rco

Rd

Rsp

Rac

Figura 8 – Representação esquemática das componentes da resistência parasitária entre fonte e dreno. Analisando-se separadamente cada uma destas componentes: a) Resistência série da difusão (R d): Esta resistência é dada pela seguinte relação: '

Rd = R0

Ld (14) W

’

onde R0 é a resistência de folha da difusão e L d é o comprimento da região de difusão. A resistência de folha era esperada seguir uma dependência de 1/xj com o escalamento. Isto seria correto se a resistividade da difusão fosse constante com o escalamento. Porém, devido a dificuldades práticas para se obter junções rasas, sobretudo tipo p+ (canalização durante a implantação iônica e alto coeficiente de difusão), estas eram obtidas pela redução da dose da implantação iônica e, portanto, com o aumento da resistividade da difusão. Como conseqüência, a resistência de folha seguia n

  uma relação do tipo  1  com n≅6 para junções rasas do tipo p+ [19].  xj Atualmente, novas técnicas para a obtenção de junções rasas foram reportadas, baseadas em recozimento térmico rápido (RTP) e implantação em silício pré-amorfizados. Segundo estudos recentes, a componente Rd representa a parcela parasitária menos importante, tendo em vista também o uso de siliceto sobre toda região de fonte dreno mais dopada. Desta forma, a resistência, associada à região mais dopada de fonte e dreno, fica restrita ou embutida na resistência de contato. No entanto permanece a componente de resistência série de difusão associada à região de extensão de fonte e dreno, também chamada de região LDD (Lightly Doped Drain). Esta região normalmente tem nível de dopagem menor e

12

profundidade de junção também menor, resultando esta sim numa resistência crítica (para L ≅ 100 nm) [20]. b) Resistência de contato entre metal e difusão (R co): Esta componente refere-se à resistência entre o metal e uma secção da difusão localizada na borda do contato, e normal à corrente elétrica. Esta resistência depende da resistividade de contato (ρc) entre o metal e o semicondutor e da resistência de difusão, além de parâmetros geométricos. A resistência Rco é bem representada pela equação [21, 22]:

R co =

R 0 ρc W

 R0   (15) coth  L c   ρ c  

Para transistores de dimensões pequenas, (LC Ec), a velocidade dos 7 portadores satura em uma velocidade máxima de aproximadamente 10 cm/s. Este campo crítico vale 4 15 aproximadamente 2x10 V/cm para elétrons e 1x10 V/cm para lacunas, como apresentado na figura 12, na qual tem-se o valor da velocidade dos portadores em função do campo elétrico.

15

Figura 11 – Redução da transcondutância decorrente da elevação do campo elétrico transversal com a redução da espessura do óxido de porta.

Figura 12 – Velocidade dos portadores em função do campo elétrico. A redução da mobilidade e a saturação da velocidade dos portadores explicam um crescente desvio da transcondutância com a redução do comprimento de canal, em relação ao limite teórico fornecido pela expressão (20):

g m = µ.C ox

W (VGS − VT ) (20) L

Com comprimento de canal muito curto, o dispositivo apresenta uma saturação no valor da corrente elétrica, expresso pela equação (21), independentemente do valor de L, sendo que todos os portadores caminham com velocidade máxima (v max) [15]. I DS = fC ox Wv max (VGS − VT ) (21) Nesta situação limite, a transcondutância passa a ser expressa pela seguinte relação, independente de L e da tensão de porta: g m = fC ox Wv max (22)

16

Resultados experimentais mostram que em dispositivos sub-micrométricos, a transcondutância apresenta um comportamento tendendo ao expresso pela equação (22), não mais seguindo a relação quadrática teoricamente esperada em transistores de canal longo. A mobilidade tem seu valor reduzido por espalhamento com fônons, impurezas (dopantes), cargas de interface e rugosidade da interface do Si e dielétrico. No entanto, uma espalhamento adicional começa a ocorrer quando o dielétrico tornar-se extremamente fino. Para filme de SiO 2 da ordem de 1 nm, as funções de onda de elétrons no metal e no Si começam a sobrepor-se. Nesta situação, impurezas presentes no material de porta representam um espalhamento adicional para os portadores no canal do MOSFET, reduzindo adicionalmente sua mobilidade. 3.7 – Injeção de portadores quentes Portadores quentes são portadores que possuem alta energia cinética e que, como conseqüência, podem apresentar os seguintes fenômenos físicos: a) injeção de portadores no óxido de porta, transpondo a barreira de potencial entre o silício e o óxido, como mostrando na figura 13; b) ionização por impacto, criando novos portadores quentes, podendo haver multiplicação por avalanche. Observa-se pela fugira 13 que a barreira para a injeção de lacunas é muito maior que para elétrons. Adicionalmente, o coeficiente de ionização por impacto para elétrons é maior do que para lacunas. Desta forma, os efeitos de portadores quentes são mais intensos em transistores nMOS do que em pMOS.

Figura 13 – Diagrama de faixas de energia, indicando as barreiras para elétrons e lacunas na estrutura MOS.

3.7.1 – Efeitos de portadores quentes em transistores MOS Devido ao aumento do campo elétrico com o escalamento, transistores de menor dimensão são mais sujeitos à ocorrência dos efeitos de portadores quentes, uma vez que os portadores adquirem maior energia cinética. Com relação à injeção de portadores no óxido de porta, existem 4 modos principais em transistores nMOS, os quais encontram-se apresentados na figura 14. a) elétrons quentes do canal b) elétrons quentes e lacunas quentes produzidos por avalanche; c) elétrons quentes do substrato, induzidos por ionização secundária; d) elétrons térmicos quentes. O fenômeno de portadores quentes gera uma série de efeitos nos dispositivos MOS, tais como: a) corrente de porta e de substrato

17

Dependendo do campo elétrico próximo ao dreno, um significativa corrente de substrato pode ser originada, a ponto de provocar quedas ôhmicas apreciáveis no substrato. A corrente de porta, embora não produza queda ôhmica significativa, causa degradações em gm e VT com o tempo, reduzindo assim o tempo de vida do componente. b) degradação da mobilidade ou transcondutância A degradação da mobilidade e da transcondutância está associada a geração de estados de interface e no óxido, causados pela injeção de portadores quentes. c) degradação da tensão de limiar Parte dos portadores quentes no óxido são capturados por estados no óxido, incrementando a densidade de carga aprisionada. Esta carga, por sua vez, produz uma alteração no valor de VT. Em se tratando da injeção e captura de elétrons, a variação induzida na tensão de limiar será positiva. d) ruptura do transistor A queda de potencial no substrato, produzida pela corrente de substrato, pode causar uma polarização direta na junção fonte-substrato, acionando o transistor bipolar parasitário associado à estrutura MOS. e) efeito tiristor parasitário (Latch-up) em CMOS Uma das origens do disparo da estrutura tiristor parasitário intrínseco à estrutura CMOS é a presença de corrente de substrato produzida por elétrons quentes.

Figura 14 – Representação esquemática dos modos de injeção de portadores quentes em transistores MOS.

18

3.7.2 – Minimização dos efeitos de portadores quentes A geração de portadores quentes apresenta uma forte dependência com a intensidade e a distribuição do campo elétrico. Assim, seus efeitos apresentam dependência com os seguintes parâmetros: a) polarizações VG, VD, VB; b) dimensões L, tox, Xj;c) dopagem de substrato; d) forma do perfil do dreno próximo ao canal; e) temperatura. Motivado pelo escalamento, a maioria destes parâmetros são alterados no sentido inverso ao desejado para a redução de portadores quentes. Resta, no entanto, a opção de alterar o perfil do dreno próximo ao canal. Estes perfis fazem com que uma maior parte da tensão aplicada tenha sua queda dentro do dreno e que o campo elétrico dentro do canal seja menor [27]. Entre estas estruturas, a estrutura LDD (lightly doped drain) tem sido a mais empregada [27, 28]. Como desvantagem desta solução temos um incremento na resistência parasitária R DS. 3.8 – Rupturas do transistor Limitações mais severas referem-se a condições em que o transistor apresente características totalmente diferentes, devido a algum processo de ruptura. Apresentamos a seguir algumas possibilidades de rupturas. a) Ruptura do óxido de porta Um óxido de alta qualidade apresenta uma ruptura intrínseca destrutiva para campos elétricos 7 intensos, maiores que 10 V/cm [29]. Por motivos de confiabilidade operava-se os dispositivos com 6 campo elétrico no óxido até na faixa de 1 a 1.5x10 V/cm [30]. Atualmente no entanto, campos típicos 6 são da ordem 5 x 10 V/cm, devendo no futuro aumentar mais ainda [20]. Modelos sobre mecanismos de ruptura têm sido apresentados, incluindo ruptura por corrente de porta, [31]. Após certa carga (I x T) ter passado pelo óxido, a fração de carga capturada nas armadilhas no óxido torna-se elevada, elevando o campo elétrico localmente. A partir desta evolução tem início a ruptura [32]. A ruptura do óxido é muito dependente da presença de contaminantes e da estrutura do mesmo. Assim, realiza-se hoje em dia pesquisa em processos para obtenção de isolantes mais “duros”, incluindo novos materiais como oxinitretos [33-36]. b) Ruptura bipolar parasitária Como reporta anteriormente, a corrente de substrato pode causar a polarização direta da junção fonte-substrato, colocando em operação o transistor bipolar parasitário no transistor MOS. Quando isto ocorre, a corrente elétrica IDS aumenta drasticamente, comumente observando-se nas curvas IDS x VDS do transistor o efeito “snap-back”, ou seja, uma redução de V DS após a ruptura bipolar. c) Ruptura por avalanche de dreno e/ou canal Para um campo elétrico acima do valor crítico, entre dreno/substrato e/ou canal/substrato, pode haver a ruptura devido à multiplicação de portadores por avalanche [37, 38]. Na maioria dos transistores de pequenas dimensões, perfuração MOS e ruptura bipolar parasitária, ocorrem com tensões menores, como ilustra a Figura 15. Esta figura expressa as limitações em tensão V DS quanto às diversas rupturas, válido para uma dada estrutura de transistores [38].

Figura 15 – Limites admissíveis para VDS em função dos vários mecanismos de ruptura possíveis.

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3.9 – Efeitos das limitações sobre o escalamento dos transistores e elaboração de “guias de estrada”. As limitações discutidas nos itens anteriores devem ser muito bem estudadas para permitir o correto escalamento dos dispositivos. Isto porque elas: a) afetam o desempenho elétrico dos dispositivos b) determinam as condições limites de operação e c) determinam condições de contorno para o projeto da estrutura física dos transistores e do processo de fabricação. A tensão de alimentação foi mantida constante na fase inicial do escalamento, como valor padrão de 5 V. Após 1990 no entanto, devido às diversas limitações apresentadas, não foi mais possível manter este valor. Após esta data observamos uma redução gradual do seu valor, como ilustra a Fig. 16. O valor de VT de certa forma acompanha a mesma tendência, como também ilustrada na mesma figura. Isto se faz necessário para manter uma boa margem de tensão de comando (drive) para bom desempenho de velocidade de chaveamento. A redução do valor de VT traz no entanto, uma grave dificuldade associada à alta corrente de corte I0, como explicado no item 2.1 acima. Como conseqüência, existe muita incerteza quanto ao valor mais apropriado de VT adotar, ilustrado na figura. Por exemplo, ao se chegar a tecnologias com VDD de 0.5 V, não sobra muito espaço para a escolha de VT que atenda tanto a condição de baixo valor de corte, I0, ao mesmo tempo de oferecer alta corrente para rápida comutação. Este é um dos problemas mais sérios para as futuras tecnologias.

Figura 16 – Evolução dos valores de VDD e VT O estudo das limitações dos dispositivos constitui também um dos ingredientes para a elaboração de “guias de estrada” de evolução tecnológica de semicondutores. Associações de empresas de semicondutores, juntamente com instituições públicas e universitárias, formaram grupos de trabalho para a elaboração de parâmetros das próximas gerações tecnológicas. Estes trabalhos fazem-se necessários com intuito de definir padrões e estratégias comuns para a definição e a solução dos futuros requisitos, bem como das ações necessárias. A tabela 6 apresenta parâmetros selecionados, definidos para as várias gerações tecnológicas, dos relatórios de 1997 e 1999 destes grupos de trabalho [39, 40]. Em negrito são apresentados os valores dos parâmetros para os quais ainda não existe solução tecnológica para a sua obtenção, representando temas e desafios de pesquisa atuais.

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Tabela 6 – Dados selecionados dos relatórios NTRS tecnológicos atuais e futuros previstos [20]. Ano 1997 1999 2002 2005 Dimensão mínima (nm) 250 180 130 100 DRAM (início de vendas) 256M 1G (3G) 8G 2 Área chip DRAM (mm ) 280 400 460 530 Espessura equivalente de 3-5 1.9-2.5 1.5-1.9 1.0-1.5 óxido (nm) Res. máx. de material de 60 43 33 porta (µΩ.cm) -8 -8 -8 Res máx. de contato 30x10 17x10 10x10 2 siliceto/si (Ω.cm ) 200Resistência de folha da 350250625 800 700 extensão S/D (Ω/ ) 20-33 XJ da extensão S/D (nm) 50-100 42-70 25-43 Perfil da extensão S/D 14 8.5 6.5 (nm/dec.) VDD 1.8-2.5 1.5-1.8 1.2-1.5 0.9-1.2

[39] e ITRS [40] dos parâmetros 2008 70 (24G) 630 0.8-1.2

2011 50 64G 710 0.6-0.8

2014 35 (192G) 860 0.5-0.6

23

16

11

-8

-8

-8

5x10

2.5x10

1.5x10

150525 16-26 4.5

120525 11-19 3.2

100400 8-13 2.2

0.6-0.9

0.5-0.6

0.5

Uma questão de grande importância está relacionada com os problemas associados aos sistemas fotolitigráficos e aos processos e dificuldades de realização da etapa para a definição de dimensões altamente submicrométricas. Grande parte do custo da fabricação de CI’s está relacionada a esta etapa. Embora, em termos teóricos, seja possível obter-se definições de padrões até níveis atômicos, tais sistemas seriam extremamente lentos e não atingiriam os requisitos de velocidade necessários para produção em larga escala. Os sistemas mais avançados de litografia atuais utilizam impressão por projeção ótica, operando no limite de difração de Rayleigh. A imagem de um padrão principal (normalmente reduzida de 4 a 5 vezes) é projetada sobre a superfície da lâmina. Para tal, estes sistemas utilizam um complexo sistema de lentes. A resolução do sistema fotolitográfico está diretamente relacionada com o comprimento de onda da luz utilizada para sensibilizar o fotorresiste. A figura 17 apresenta os valores de comprimento de onda e de dimensão mínima utilizados em função do ano.

Figura 17 – Valores do comprimento de onda/mínima dimensão em função do ano. Lasers a base de fluoreto de criptônio (KrF) e fluoreto de argônio (ArF) são utilizados para as gerações tecnológicas de 0,25 µm e 0,18 µm, respectivamente. Entretanto, os melhores resultados são

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obtidos com laser KrF. Para as gerações tecnológicas futuras acredita-se que o uso de lasers a base de flúor (F2) sejam necessários, como indicado na figura 17. O gráfico apresentado mostra que o processo óptico apresenta um limite para sua utilização para no máximo a dimensão um pouco abaixo de 100 nm [41]. Após este limite, outras técnicas tornam-se imprescindíveis, tais como projeção de elétrons, multifeixes de elétrons, raio X, feixe de íons, matriz de pontas de microscopia de força atômica, etc.

4 – Limites de escalamento Nos itens anteriores apresentamos os procedimentos utilizados para o escalamento e as limitações que surgem concomitantemente. Analisamos agora o limite do escalamento, ou seja, até onde podemos reduzir as dimensões, tensões e energia da informação. A Figura 18 mostra a evolução da energia da informação em operações lógicas, ao longo dos anos, com uma contínua redução da mesma. Até onde esta evolução poderá continuar? Iniciamos com a apresentação de limites teóricos e a seguir apresentamos alguns dados experimentais reportados a título de exemplos.

Figura 18 – Evolução da energia usada para efetuar operações lógicas, ao longo dos anos.

4.1 – Limites teóricos De acordo com Meindl [42], os limites de escalamento de dispositivos podem ser agrupados em 5 classes: 1. Limites fundamentais 2. Limites do material 3. Limites do dispositivo 4. Limites do circuito 5. Limites do sistema Com o intuito de analisarmos o escalamento até o nível de dispositivo, apresentaremos a seguir apenas considerações quanto aos primeiros limites [42]. 1) Entre os limites fundamentais temos: a) Devido a flutuações térmicas no material, qualquer informação (energia armazenada) com energia próxima à da flutuação térmica, terá alta probabilidade (estatística de Boltzman) de ser perdida [43]. Assim, é necessário que a informação tenha no mínimo [42]: ∆ε > 4 kT (23a) -19

ou ainda, para manter a probabilidade de erro menor que 10 , a energia deve ser maior ainda, ou seja [44]: ∆ε > 165 kT (23b)

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b) O princípio da incerteza da mecânica quântica diz que

∆p. ∆r > h (24)

ou que

∆ε.∆t > h (25)

A partir desta relação, obtém-se que a mínima energia armazenada, a ser detectada num intervalo de tempo ∆t deve ser maior que h / ∆t [45] ∆ε > h / ∆t (26) 2) Os limites dos materiais, por sua vez, referem-se à propriedade dos materiais. Entre estas citamos: a) Campo elétrico máximo que o material suporta sem ruptura por avalanche, E C b) Velocidade máxima ou velocidade de saturação dos portadores, vmax c) Massa efetiva dos portadores, me Assim, o atraso mínimo relacionado a estes limites pode ser obtido por:

τ min

∆V L min Ec (27) = + v max v max

Considerando os valores para silício ( EC = 3 x 10 V/cm , v max = 1 x 10 cm/s) e ∆V = 4 KT / q (limite fundamental) obtém-se τmin = 3 x 10-14 s. Da massa efetiva pode-se obter ainda a espessura mínima de uma barreira de potencial para a qual a corrente de tunelamento seja desprezível. Quanto menor a massa efetiva, maior esta espessura mínima. Assim, com silício pode-se fabricar dispositivos com dimensões físicas menores que no GaAs, o qual apresenta menor massa efetiva de elétrons [43]. 5

3

7

3) Em dispositivos MOSFET, o comprimento mínimo do canal é determinado pela ocorrência da perfuração MOS (punchthrough), degradação das características devido à efeito de canal curto, bem como pelas demais limitações apresentadas no item 3. Estima-se que um limite prático deve estar em torno de 25 nm [46] ou mesmo de 10 nm [47]. O uso de tecnologia CMOS/SOI, de baixa temperatura (N 2 líquido) e/ou novas estruturas de dispositivos MOS irão contribuir para a extensão do tempo de vida das tecnologias CMOS de Si. Entre novas estruturas vem sendo proposto o transistor MOS de dupla porta (DG-CMOS/SOI), ilustrada na Fig. 19. A Fig. 20 ilustra como a introdução de inovação tecnológica é necessária quando uma dada evolução tecnológica chega à saturação da sua capacidade. O que virá após o limite de escalamento na tecnologia CMOS? Novos conceitos de dispositivos e circuitos terão lugar. Entre estas já são sugeridos: a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de um único elétron; b) dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio, por exemplo); c) estruturas de nano-tubos de carbono é outra idéia proposta. São tubos de 1.4 nm de diâmetro e de 10 µm de comprimento que constituem canais de corrente e que permitem realizar circuitos tipo moleculares.

Figura 19 – Desenho em corte de estrutura de a) CMOS/SOI e b) DG-CMOS/SOI [48].

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Figura 20 – Tendências de desempenho de circuitos CMOS, com desafios e soluções tecnológicas [28] Referências: [1] G. E. Moore, “Progress in Digital Integrated Electronics”, IEDM Tech. Digest, p. 11-13, 1975. [2] J. D. Meidl, “Ultra-Large Scale Integration”, IEEE Trans. Electron Devices, v. 31, n. 11, p. 1555-1561, 1984. [3] E. J. Rymaszeroski, “Dense, Denser, Denser”, J. Electron Mater, v. 18, n. 2, p. 217-220, 1989. [4] R. H. Dennard, F. H. Gaensslen, H. N. Yu, V. H. Rideout, E. Bassous and A. R. LeBlanc, “Design of Ion-Implanted MOSFET’s with Very Small Physical Dimensions”, IEEE Journal Solid-St. Circuits, v. 9, p. 256-268, 1974. [5] S. C. Sun and J. D. Plummer, “Electron Mobility in Inversion and Accumulation Layers Thermally Oxidized Silicon Surfaces”, IEEE Trans. Electron Devices, v. 27, p. 1497-1508, 1980. [6] P. K. Chatteyee, W. R. Hunter, T. C. Holloway and Y. T. Lin, “The Impact of Scaling Laws on the Choice of n-Channel or p-Channel for MOS VLSI”, IEEE Electron Device Letters, vol. 1, p. 220-223, 1980. [7] J. R. Brews, W. Fichtner, E. A. Nicollian and S. M. Sze, “Generalized Guide for MOSFET Miniaturization”, IEEE Electron Device Letters, vol. 1, p. 1-4, 1980. [8] G. Baccarani, M. R. Wordeman and R. H. Dennard, “Generalized Scaling Theory and Its Application to a 1/4 Micrometer MOSFET Design”, IEEE Trans. Electron Devices, v. 31, p. 452-462, 1984. [9] SUPREM-4, Bidimensional Process Simulator, Stanford University, 1993. [10] Avant! MEDICI, Bidimensional Device Simulator, 2001. [11] PISCES-II, Bidimensional Device Simulator, Stanford University, 1993. [12] Avant! DAVINCI, Tridimensional Device Simulator, 2001. [13] L. D. Yau, “A Simple Theory to Predict the Threshold Voltage of Short-Channel IGFET’s” Solid-State Electronics, v. 17, p. 1059-1063, 1974. [14] B. S. Nataraj and R. Kumar, “Threshold-Voltage Variations in VLSI MOSFET’s Due to Short Channel Lengths”, IEEE Journal Solid-St. Circuits, v. 22, p. 905-908, 1987. [15] Y. El-Mansy, “MOS Device and Technology Constraints in VLSI”, IEEE Journal Solid-St. Circuits, v. 17, p. 197-203, 1982. [16] D. M. Brown, M. Ghezzo and J. M. Pimbley, “Trends in Advanced Process TechnologySubmicrometer CMOS Design and Process Requirements”, Proc. of the IEEE, vol. 74, p. 1678-1702, 1986. [17] K. K. Ng and W. T Lynch, “The Impact of Intrinsic Series Resistance on MOSFET Scaling”, IEEE Trans. Electron Devices, v. 34, p. 503-511, 1987. [18] J. S. Kim and H. C . Lin, “Modeling Effective Source Resistance of a Short-Channel MOSFET”, Proc. of the IEEE 1984 Custom Integrated Circuits Conference, p. 335-338, 1984. [19] H. Shichijo, “A Re-Examination of Practical Performance Limits of Scaled n-Channel and p-Channel MOS Devices for VLSI”, Solid-State Electronics, v. 26, p. 969-986, 1983. [20] J. D. Plummer, P. B. Griffin, “Material and Process Limits in Silicon VLSI”, Proceedings of The IEEE, vol. 89, no. 3, pp. 240-258 (2001).

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Integração de Processos: CMOS em Si Jacobus W. Swart CCS e FEEC - UNICAMP

Neste capítulo apresentaremos tecnologias de fabricação de Circuitos Integrados, CI’s, por meio da integração de processos. Discutiremos a integração de processos para a tecnologia CMOS, por ser esta a mais importante, ou a mais usada, na fabricação de CI’s em Si. No universo de Si, a tecnologia CMOS é a tecnologia dominante, sobretudo em aplicações digitais, e continua cobrindo cada vez maior fatia do mercado de CI’s. Discutiremos os vários processos envolvidos, incluindo a formação das regiões p e n de “substrato” dos 2 tipos de transistores, nMOS e pMOs respectivamente, técnicas de isolação, projeto e fabricação do canal e do isolante de porta, obtenção de eletrodos de porta e metalização de contatos e interconexões. Por fim será apresentada uma breve discussão sobre a evolução da tecnologia. 1. Introdução à Tecnologia CMOS A tecnologia MOS nasceu na sua versão pMOS, durante os anos 60. A tecnologia nMOS teve uma maior dificuldade tecnológica devido à presença de cargas positivas no sistema SiO2-Si, causando a indução de canal tipo n na superfície do Si. Como conseqüência, surge uma dificuldade para isolar os transistores nMOS um do outro. Com o desenvolvimento de processos mais refinados de oxidação do Si para obtenção de filmes de SiO2 e de tratamentos térmicos apropriados para reduzir cargas e estados de interface, a tecnologia nMOS pôde ser implementada. Durante os anos 70 e início dos anos 80, a tecnologia nMOS era a tecnologia predominante para CI’s digitais, devido às seguintes vantagens: maior mobilidade dos elétrons comparado ao das lacunas no caso pMOS; alta densidade de integração, simplicidade do processo de fabricação e reduzido consumo de potência quando comparado a processos bipolares. O conceito de tecnologia CMOS foi proposto e demonstrado em 1963 por Wanlass (1). A porta inversora CMOS é composta por transistores nMOS e pMOS em série, como mostra a Fig. 1.1a. O terminal de entrada é ligado às duas portas, de forma que uma tensão positiva coloca em condução o transistor nMOS e corta o pMOS, produzindo uma tensão zero na saída. Uma tensão zero aplicada ao terminal de entrada produz um efeito complementar, produzindo uma tensão na saída igual à tensão de alimentação, VDD. Devido ao emprego dos dois tipos de transistores complementares, a tecnologia foi chamada de CMOS (MOS complementar). Para tanto necessita-se de regiões de “substrato” tipo n e outro tipo p. Isto é possível pela implementação de uma região delimitada com dopagem de tipo oposto ao do substrato e que chamaremos de ilha ou de poço (em inglês, é chamado de “well” ou “tub”). A Fig. 1.1b mostra um desenho esquemático de estrutura física CMOS com uso de substrato tipo n e ilha do tipo p.

Fig. 1.1 Inversor CMOS: a) circuito esquemático e b) desenho em secção transversal da estrutura. Uma característica fundamental de portas CMOS é que elas não consomem corrente (potência) durante um estado estático. Apenas durante a transição de um estado a outro temos consumo de corrente

1

(potência). Esta característica o diferencia fundamentalmente da tecnologia nMOS, bem como da pMOS, onde se tem corrente passando pela porta lógica quando esta estiver em estado “0” na saída. Esta diferença de consumo de potência entre nMOS e CMOS não justificava a opção por CMOS na maioria das aplicações digitais durante os anos 70, dado o número limitado de portas lógicas nos CI’s da época e dado a maior complexidade de integração de processo no caso CMOS. Porém, com o crescimento da densidade de integração dos CI’s, a dissipação de potência tornou-se proibitiva no caso nMOS a partir dos anos 80. Com o intuito de reduzir a potência total do CI, com a conseqüente simplificação das cápsulas (no caso de até 1 a 2 W por cápsula) e sistemas de refrigeração nos equipamentos, a opção pela tecnologia CMOS foi mandatória, apesar da maior complexidade de integração de processo. Durante os anos 60 e 70, a opção CMOS era justificável apenas em aplicações tipo móveis e espaciais, onde se visava poupar as baterias de alimentação. Como já mencionamos, a maior vantagem e motivação pela tecnologia CMOS é a baixa dissipação de potência. Os CI’s digitais CMOS atuais com dezenas a centenas de milhões de transistores, se incendiariam se fossem feitos com outras tecnologias, tais como nMOS ou ECL bipolar. As vantagens adicionais de CMOS são as seguintes, agrupadas em 3 grupos: a) Vantagens de desempenho de circuito e de dispositivo: - A menor dissipação de potência resulta em menor temperatura de operação do CI, o que por sua vez se traduz em maior mobilidade de portadores e menores correntes de fuga de junções. - Circuitos CMOS apresentam boa densidade de integração, haja vista que as larguras dos 2 tipos de transistores tendem a ser cada vez mais próximas (em transistores submicrométricos, a corrente ID depende diretamente da velocidade de saturação dos portadores, sendo que esta é praticamente a mesma para elétrons e para lacunas, ao contrário das mobilidades). - A área gasta em isolação entre transistores de polaridades opostas é considerável em CMOS, porém esta pode ser eficientemente ocupada por trilhas de interconexões na pastilha (“chip”), haja vista que as interconexões ocupam uma grande fração da área da mesma em CI’s modernos. - No passado CMOS tinha como desvantagem a alta capacitância de entrada (entrada ligada a 2 transistores em paralelo). Esta desvantagem tornou-se negligenciável, tendo em vista que atualmente (transistores submicrométricos) a capacitância predominante é a de interconexão. - Circuitos CMOS apresentam maior faixa de tensão de polarização, VDD, e de temperatura de operação permitida. 
- Portas CMOS possuem alta imunidade a ruído, pela grande excursão de saída ( s=VDD – Vss). - Os sistemas eletrônicos resultam mais simples e baratos, tendo em vista que é permitido maior nível de integração, resultando em menor número de chips e como conseqüência menor número de buffers de entrada e de saída. - CMOS é um inversor tipo “sem relação”, ou seja, seus níveis lógicos independem da relação entre as dimensões dos 2 transistores, como acontece no caso nMOS. Como conseqüência temos maior facilidade de projeto e maior tolerância a variações de processos. - Como grande parte dos transistores localizam-se dentro de regiões de ilhas, os mesmos apresentam menor susceptibilidade a raios α (importante para portas dinâmicas, ex. memórias DRAM). - CMOS resulta em chaves de passagem sem perda de sinal, ao contrário do caso nMOS. - A característica acima torna o CMOS mais apropriado para aplicações analógicas. Adicionalmente consegue-se implementar amplificadores operacionais CMOS com menor número de transistores e menor área do que no caso nMOS e mesmo bipolar. b) Vantagens de confiabilidade: - Muitos dos mecanismos de falha em CI’s são acelerados com temperatura. Como circuitos CMOS dissipam menos potência, resulta menor temperatura e como conseqüência, maior confiabilidade. - Os circuitos CMOS não carregam corrente estática. Como conseqüência o fenômeno de eletromigração é menos intenso, novamente aumentando a confiabilidade.

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c)

Degradação por elétrons quentes é menos intensa em transistores pMOS que em transistores nMOS. Assim, como em CMOS temos menos transistores nMOS que em tecnologia nMOS, temos como efeito global, menos falhas por este fenômeno. Adicionalmente, ao contrário ao caso de tecnologia nMOS, em circuitos CMOS não há necessidade para o emprego da técnica de “bootstrapping”, para aumentar corrente do transistor de carga nas transições. O uso de “bootstrapping” aumenta o campo elétrico no transistor e como conseqüência tem-se maior degradação por elétrons quentes.

Vantagens quanto a custo: - Durante os anos 70 havia uma grande diferença entre o número de etapas necessárias para a fabricação de CI’s em CMOS e em nMOS, sendo que o CMOS requeria maior número. Atualmente, pelo aumento da complexidade das duas tecnologias, a diferença de número de etapas ficou marginal, menos que 20% [2]. Esta pequena diferença de custo pelo maior número de etapas de processamento para CMOS é largamente suplantada pela redução do custo de sistemas com CI’s CMOS como descrito abaixo. - A maior facilidade de projeto em CMOS reduz o custo de projeto e apresenta vantagens comerciais pela redução do tempo para o lançamento de um produto. - Devido à baixa dissipação de potência do CI em CMOS, fica permitido o uso de encapsulamento mais simples e barato. Este item representa uma larga fatia do custo do CI e dos sistemas. Pelo mesmo fato podemos usar maior nível de integração com a conseqüente redução do número de chips e redução do custo de montagem do sistema e aumento na confiabilidade do mesmo.

Apesar das grandes vantagens mencionadas para CMOS, ela também apresenta algumas desvantagens como listamos abaixo: - CMOS é vulnerável à descarga eletrostática como todas as tecnologias MOS. - os transistores MOS são susceptíveis a efeitos de canal curto e de elétrons quentes quando o comprimento do canal for menor que aproximadamente 2 µm. - a necessidade de fabricar concomitantemente transistores de boa qualidade tipo nMOS e tipo pMOS resulta em maiores dificuldades de fabricação quando comparado a um processo nMOS. - há dificuldades no escalamento (redução escalar das dimensões) de transistores pMOS quando o material de porta de Si-poli n+ produz também a impossibilidade de contato direto de linha desta com uma região p+ de fonte/dreno de transistor pMOS. - A necessidade de contatos ôhmicos com as ilhas implica em gasto de área maior do chip, comparado a processo nMOS. - A formação apropriada da ilha por processo de difusão requer um processo a alta temperatura por tempo longo. Isto representa um alto custo e possibilidade de formação de defeitos em lâminas de grande diâmetro. - CMOS é susceptível a disparo de ruptura tipo “Latch-up”. Este efeito será analisado no item seguinte e implica em processos de fabricação especiais e em gasto de área para formação de anéis de guarda para suprimir o mesmo.

2. “Latch-up” em CMOS A estrutura física de inversor CMOS inclui um tiristor embutido, formada pela associação em série das regiões p-n-p-n, como mostrado na Fig. 2.1a. Este tiristor pode ser analisado como formado por 2 transistores bipolares, como ilustrado na Fig.2.1b. Em condições normais todas as junções estão reversamente polarizadas e os transistores bipolares cortados. Existem no entanto, várias causas que podem momentaneamente polarizar diretamente uma das junções de base-emissor dos 2 transistores. Caso isto ocorra e caso o produto dos betas dos 2 transistores for maior que um (βnβp > 1), os 2 transistores manter-se-ão conduzindo, com formação de um caminho de baixa impedância entre a fonte VDD e a linha de terra. Isto causa o mal funcionamento do circuito, e caso, a corrente da fonte não for limitada, um aquecimento excessivo e danificação do componente. A curva característica do disparo da ruptura "latch-up” é mostrada na Fig. 2.2.

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A polarização direta de uma das junções base-emissor dos transistores ocorre por correntes espúrias nas regiões resistivas de substrato ou das ilhas. Estes resistores presentes devem ser incluídos no modelo como mostrado na Fig.2.3. Quanto maior estas resistências, maior será a queda ôhmica nas mesmas e mais provável o disparo “latch-up”. Várias podem ser as origens das correntes através dos resistores que disparam o “latch-up”: - corrente de fuga (ou de “breakdown”) da junção ilha-substrato. - corrente de fuga (ou de “breakdown”) das junções de dreno. - corrente de carga ou descarregamento da capacitância da junção ilha-substrato produzido por transitório da alimentação VDD. - corrente induzida por radiação - corrente de substrato gerado por ionização por impacto por portadores quentes nos transistores MOS - corrente por transistores MOS de campo parasitários nas bordas das ilhas. - um pulso de tensão de ruído no terminal de entrada do circuito com valor fora do intervalo (VSS – V DD). - um pulso de tensão de ruído no terminal de saída do circuito com valor fora do intervalo (VSS – V DD) A partir do conhecimento do fenômeno e das suas origens das correntes resulta que para evitar ou minimizar o disparo “latch-up” devemos: a) minimizar as resistências parasitárias entre o “emissor” e o contato do substrato ou da ilha. b) reduzir o ganho dos transistores bipolares parasitários. Estes objetivos podem ser alcançados por vários cuidados de “layout” e/ou do projeto da estrutura física do CMOS e portanto do processo de fabricação, como será visto ao longo dos próximos itens.

Fig.2.1 a) Desenho em secção transversal de estrutura CMOS com indicação da formatação dos transistores bipolares parasitários e b) modelo equivalente ao tiristor embutido.

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Fig. 2.2 a) Estrutura de um tiristor e b) sua curva característica.

Fig. 2.3 Modelo completo do tiristor parasitário em CMOS com inclusão das resistências de substrato e de ilha.

3. Seqüência de Integração de Processos para CMOS O projeto da estrutura física CMOS e da sua seqüência de integração de processos é uma tarefa complexa que envolve a consideração de vários compromissos: - dificuldade e custo de processamento. - área ocupada ou densidade de integração. - desempenho dos transistores. supressão de efeitos de segunda ordem. Para otimizar o desempenho deveríamos reduzir o efeito de corpo e capacitâncias. Isto implica em reduzir os níveis de dopagem de corpo de substrato e da ilha. Por outro lado, níveis baixos de dopagem afetam adversamente corrente de “punchthrough” (perfuração FET), efeito de canal curto, tensão de limiar das regiões de campo e susceptibilidade a “latch-up”. Ou seja, para alta densidade de integração devemos usar mais altos níveis de dopagem, com pagamento de um preço por isto. Imunidade a “latch-up” tem um compromisso com densidade de integração, ou seja, com formação de anéis de guarda de baixa resistência e com maior distância entre os transistores nMOS e pMOS. A Fig. 3.1 mostra um desenho esquemático de um corte transversal de uma estrutura típica CMOS. Para se obter esta estrutura temos os seguintes processos, que serão descritos nos itens 4 a 9 abaixo: - formação da(s) ilha(s); - técnicas de isolação entre dispositivos;

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-

obtenção do canal e do isolante de porta; obtenção da porta; obtenção de regiões de fonte/dreno; formação dos contatos e de linhas de interconexões.

Fig.3.1 Desenho esquemático de secção transversal de estrutura típica CMOS

4. Tipos de Estruturas de Ilhas para CMOS

Existem várias opções de estruturas e de processos de obtenção de ilhas. Citamos as seguintes: ilha p, ilha n, ilha em camada epitaxial, ilhas gêmeas, ilha retrogradual e ilhas completamente isoladas. A Fig. 4.1 ilustra algumas das estruturas CMOS. Analisamos estas opções em seguida.

Fig. 4.1 Desenho esquemático de estruturas CMOS tipo a) ilha p, b) ilha n e c) ilhas gêmeas. a)

Ilha p: A estrutura CMOS com ilha p foi a primeira opção proposta junto com a invenção. Ela era a opção natural na época devido aos seguintes fatos: - deseja-se VTN ≈ VTP ≈ 1V.

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os termos VT associados às cargas de interface e do óxido e à diferença das funções trabalho metal-semicondutor, são negativos. os dois fatos acima resultam em necessidade de dopagem ND (região n) menor que NA (região p), ND/NA ≈ 10. Não existia a técnica de implantação iônica para dopagem e portanto devia-se usar dopagem a partir de processo de difusão, o que obriga a dopagem da ilha ser maior que a do substrato.

Desta forma, o uso de ilha p, com substrato tipo n, era a única opção. Adicionalmente, na época, a tecnologia MOS usada era a pMOS e não a nMOS. Tecnologia pMOS também emprega substratos tipo n. A obtenção da ilha é tipicamente obtida pela seguinte seqüência de etapas de processos, como ilustrado na Fig. 4.2: uso de lâmina tipo n, orientação (100), resistividade da ordem de 5 Ω.cm; limpeza; oxidação (~ 200 nm); fotogravação com corrosão parcial do filme de SiO2 (sem remover o fotorresiste); implantação iônica de 11B+ (valores típicos: E ~ 80 – 200 KeV, Dose ~ 2 – 4 x 1012/cm2); remoção do fotorresiste; recozimento em forno a alta temperatura e tempo longo para difusão do dopante até profundidade apropriada; durante a mesma etapa pode haver uma pequena oxidação da superfície. A profundidade, tipicamente de algumas micra, deve atender ao compromisso de reduzir área (difusão lateral), reduzir temperatura e tempo de processo para reduzir custo e possíveis defeitos mecânicos e cristalográficos na lâmina, ter profundidade suficiente para reduzir e/ou suprimir o efeito “latch-up” e o efeito “punchthrough” da estrutura de transistor bipolar vertical parasitário, formado por região de fonte/dreno – ilha – substrato.

Fig. 4.2 Processo típico de formação de ilha p para CMOS. b) Ilha n: A versão CMOS tipo ilha n só foi possível ser desenvolvida com a disponibilidade da técnica de dopagem por implantação iônica, permitindo o ajuste das tensões limiar, VT, dos transistores independentemente do nível de dopagem da ilha e do substrato. Como motivações para o desenvolvimento desta versão podemos listar: - é uma opção natural para fabricantes que migraram de tecnologia nMOS para CMOS, pois emprega o mesmo substrato e estrutura do transistor nMOS para ambas as tecnologias. - esta versão otimiza mais o transistor nMOS em relação ao pMOS, pois o transistor no substrato (nMOS no caso), apresentará o menor efeito de corpo (variação de VT com polarização da tensão fonte-substrato).Também as capacitâncias de junção são menores para o transistor fabricado diretamente no substrato. Isto é vantajoso para circuitos que empregam mais transistores nMOS comparado ao de transistores pMOS, como por exemplo em circuitos dinâmicos. Porém, podemos dizer que há um melhor balanceamento entre os transistores no caso de ilha p, já que o transistor pMOS apresenta menor mobilidade. Assim, no caso de circuitos com igual número de transistores nMOS e pMOS, poderia se preferir a opção ilha p. - substratos tipo p são mais baratos, de melhor qualidade e menos sensíveis a defeitos induzidos por processamento (3). - a difusão de fósforo da ilha n requer um tempo e/ou temperatura um pouco menor que no caso de ilha p de boro.

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fica dispensada uma implantação extra de fósforo nas regiões passivas tipo n, devido ao fenômeno de amontoagem (pile-up) de fósforo na superfície do Si durante a oxidação de campo, causado pela segregação do fósforo pelo óxido de silício. - transistor nMOS produz mais corrente de substrato por ionização por impacto dos elétrons do canal. Assim a localização deste transistor diretamente no substrato, facilita o escoamento deste componente de corrente. A seqüência de etapas de processo de ilha é análoga à do caso ilha p, como mostrado na Fig. 4.2, apenas trocando a implantação iônica de 11B+ por implantação iônica de 31P+. c)

ilhas gêmeas: Neste caso, usa-se um substrato tipo n+ ou p+ com alto nível de dopagem. Sobre este substrato cresce-se epitaxialmente uma camada de Si não dopada. Em seguida, realiza-se as etapas de formação das duas ilhas p e n, como mostrado na Fig. 4.1. Pode-se formar as duas ilhas de forma autoalinhada como ilustrado na Fig. 4.3. A seqüência de etapas é como segue: - oxidação de fina camada de SiO2; - deposição de filme de Si3N4; - fotogravação com corrosão do filme de nitreto para definição das regiões de ilhas n; - implantação iônica de 31P+; - recozimento e oxidação local do Si, com formação de filme de SiO2 sobre as ilhas n; - remoção do filme de nitreto; - implantação iônica de 11B+; - recozimento para penetração dos dopantes nas regiões das duas ilhas; - finalmente retira-se a camada de SiO2 presente sobre as ilhas n.

Fig. 4.3 Ilustração das etapas de formação de ilhas gêmeas de forma auto-alinhada A motivação pela estrutura de ilhas gêmeas para CMOS é que para transistores de pequenas dimensões, o projeto dos perfis de dopagem torna-se bem crítica. Desta forma, é muito vantajoso que cada ilha possa ser formada independentemente, sem relação com o nível de dopagem da outra ilha (lembramos que no caso de ilha p (n) tem-se que (NA D (ND A)). Se ao invés de crescer-se uma camada epitaxial não dopada, crescermos uma camada com dopagem típica de uma das ilhas, basta contradopar a região da outra ilha por implantação iônica como no caso da estrutura de ilha p ou ilha n. Neste caso, permanece no entanto, a relação mínima entre as dopagens. O uso de substrato altamente dopado sob a camada epitaxial resulta num alto benefício para o suprimento de “latchup”, pela redução substancial da resistência de substrato.


  


  

d) Ilha Retrogradual: nesta estrutura tem-se um perfil de dopagem da ilha com perfil retrogradual, ou seja, tem-se um perfil com maior concentração de portadores em posição abaixo da superfície. Isto traz um grande benefício na supressão de “latch-up”, podendo-se chegar a uma estrutura totalmente livre de “latch-up”. Isto se dá pelo fato que tal perfil reduz o ß do transistor bipolar vertical e também reduz a resistência em série da ilha. A Fig. 4.4 compara os perfis típicos de estrutura ilha p convencional e ilha p

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retrogradual. No caso de estrutura de ilha retrogradual, uma implantação iônica a alta energia (400 – 600 keV) é realizada após a formação do óxido de campo de isolação entre dispositivos, resultando na estrutura de ilha como ilustrado na Fig. 3.1. Como vantagens adicionais à ilha retrogradual temos a não necessidade de longo recozimento de penetração de dopantes e maior densidade de integração permitida. Esta opção traz no entanto também algumas desvantagens, tais como capacitâncias de junções fonte/dreno e fator de corpo maior.

Fig. 4.4 Perfil de dopagem de ilha p convencional e retrogradual. e)

CMOS com ilhas totalmente isoladas: nesta classe de estrutura CMOS temos CMOS/SOS (Silicon-onSapphire) e CMOS/SOI (Silicon-on-Insulator). Já nos anos 60, desenvolveu-se a tecnologia de crescimento epitaxial de filme sobre substrato isolante de safira (lâmina monocristalina de Al2O3). Substratos de safira são muito caros e a heteroepitaxia no caso não é sem problemas. A alternativa SOI é mais recente e consta da obtenção de lâminas de Si com filme de SiO2 enterrado abaixo da superfície, deixando uma fina camada superficial cristalina de Si. Existem algumas técnicas para se obter tal estrutura, entre estas citamos (4): 1) processo SIMOX (Separation by Implanted Oxygen). Implanta-se uma alta dose (~ 2 × 1018/cm2) de 16O+ com energias de ~ 150 a 180 keV e com o substrato mantido a temperatura de ~ 400o C para que se evite a amortização da superfície. Em seguida é feito um recozimento a alta temperatura para formar o filme de SiO2 enterrado e para recristalizar a camada superficial de Si, com crescimento epitaxial em fase sólida a partir da superfície, até encontrar a camada isolante. 2) Processo ZMR (Zone-Melting Recrystallization). Deposita-se filme de Si-policristalino sobre lâmina de Si oxidada. Em seguida realiza-se uma fusão localizada do filme por meio de uma tira móvel de grafite ou por meio de lâmpada focalizada. A lâmina toda é mantida a alta temperatura (1100 a 1300o C) para evitar tensão mecânica. Fazendo uma varredura da fonte de calor sobre a superfície tem-se a fusão local, seguida por re-cristalização do filme ainda em forma policristalina, porém com grãos de grandes dimensões (20 a 50 µm). 3) Processo de colagem de lâminas. Inicialmente faz-se uma colagem de duas lâminas oxidadas, com o óxido entre elas sendo o meio químico de colagem. Existem algumas opções de processos para realizar esta colagem, feita a alta temperatura. Após a colagem faz-se o afinamento a partir de uma das superfícies para finalizar com uma fina camada de Si sobre a camada de óxido intermediária.

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Após a obtenção da lâmina SOI passa-se à formação das ilhas totalmente isoladas para CMOS como ilustrado na Fig. 4.5.

Fig. 4.5 Ilustração de corte transversal de estrutura CMOS/SOI ou CMOS/SOS.

5. Isolação entre Dispositivos. A isolação entre dispositivos deve ser tal que o funcionamento do mesmo seja determinado apenas pelos estímulos elétricos aplicados a seus 3 ou 4 terminais, sem interferência de potenciais em dispositivos vizinhos e ausência de correntes elétricas provenientes de outros dispositivos pelo material semicondutor. Em CMOS devemos garantir a isolação entre dispositivos vizinhos do mesmo tipo bem como entre dispositivos vizinhos complementares. A isolação entre dispositivos vizinhos do mesmo tipo deve ser feita de forma similar à feita em tecnologia nMOS ou pMOS, ou seja, pelo uso de isolante espesso nas regiões de campo e dopagem superficial suficientemente alta nestas regiões para evitar a indução de canal de inversão da superfície. A isolação entre dispositivos complementares é crítica em CMOS, tendo e vista sua influência sobre o disparo “latch-up”, em adição aos requisitos gerais de isolação citados acima. Um primeiro aspecto da isolação é passivar as superfícies das junções. Isto é comumente feito através da oxidação da superfície que, como é sabido desde os anos 50, reduz a corrente de fuga de junções de um fator 10 a 100 (5). O processo de oxidação seguido por tratamentos térmicos apropriados reduz drasticamente as cargas e a densidade de estados de superfície do Si, reduzindo assim os centros de recombinação de portadores na superfície. Adicionalmente, o óxido formado isola eletricamente as junções impedindo o escoamento de elétrons pela superfície. Como segundo aspecto da isolação entre dispositivos temos que evitar que haja inversão da condutividade de superfície, ou seja, que não haja formação de um canal de superfície induzido por cargas no óxido ou por uma linha de interconexão passando por cima do óxido de campo. Isto é equivalente a impor que a tensão de limiar da linha de interconexão seja bem maior que a máxima tensão utilizada na mesma ou no circuito. Pela relação da tensão de limiar de uma estrutura MOS dada abaixo, nota-se que podemos aumentar a mesma pelo aumento da espessura do óxido e pelo aumento do nível de dopagem do semicondutor na superfície.

Onde: QSS é a carga efetiva na interface SiO2/Si; COX é a capacitância do óxido por unidade de área; é a diferença de função trabalho metal-semicondutor; NA é a dopagem do semicondutor (assumido MS uniforme); q é carga do elétron; si é a constante dielétrica do silício e F o potencial de Fermi no semicondutor. A fórmula dada é para substrato tipo p. Fórmula similar existe para substrato tipo n. No desenvolvimento de processos e estruturas de isolação entre dispositivos deve-se considerar os seguintes compromissos: planaridade da superfície final e distância mínima permitida entre dispositivos versus complexidade do processo e geração de defeitos no cristal. Inúmeros processos e estruturas foram propostos (2). A técnica mais popular inventada foi a chamada de LOCOS (Local Oxidation of Silicon). Esta




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técnica processa-se pela seguinte seqüência, como ilustrado na Fig. 5.1, no caso CMOS, após a formação da ilha p: - remoção de todo óxido da superfície; - oxidação do Si para obter fina camada de SiO2 de almofada (pad oxide) para acomodar filme de nitreto; - deposição de filme de Si3N4 por processo CVD; - fotogravação do filme de nitreto, protegendo as áreas ativas dos transistores nMOS e pMOS; - realizar etapa de fotogravação e etapa de implantação iônica para aumentar a dopagem superficial das regiões de campo p e repetir a mesma seqüência para regiões de campo n; - realização de oxidação térmica para obter um filme espesso (800 a 1200 nm) de óxido de silício. Esta oxidação dar-se-á apenas nas regiões não protegidas por filme de nitreto; - remover o filme de nitreto.

Fig. 5.1 Ilustração das etapas de processo da técnica de isolação LOCOS Como durante o processo de oxidação térmica ocorre um consumo de silício, observa-se que o filme de SiO2 resulta do tipo semi-embutido (semi-recessed) e portanto não totalmente plana. O processo LOCOS tem no entanto suas limitações, além da não planaridade, que impedem o escalamento contínuo das dimensões dos transistores e das distâncias entre transistores. Vários processos alternativos foram propostos como soluções para tecnologias de menores dimensões. Entre estas citamos: a) SILO (Sealed-Interface Local Oxidation) (6); b) SWAMI (Sidewall-Masked Isolation Technique) (7); c) SPOT (Self-aligned Planar-Oxidation Technology) (8); d) FUROX (Fully Recessed Oxide) (9); e) OSELO II (10) f) BOX Isolation (Buried-Oxide) (11); g) Trench Isolation (12) ; h) SEG (Selective Epitaxial Growth) (13).

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Na isolação entre dispositivos pode se usar técnicas como LOCOS ou suas variantes: SILO, SWAMI, SPOT, OSELO e BOX. Estas mesmas técnicas também podem ser usadas para a isolação entre transistores complementares. No caso de se usar a técnica LOCOS, incluindo implantação iônica de anéis de guarda como mostrado na Fig. 5.1, obtém-se boa isolação desde que a distância entre regiões n+ e p+ sejam de pelo menos 7 µm (3). Estas distâncias podem ser fortemente reduzidas por técnicas mais radicais de isolação como “trench isolation” e SEG. A técnica de isolação por trincheira envolve a seguinte seqüência de etapas de processos: - deposição de filme de Si3N4 e fotogravação com abertura de janelas para as trincheiras de isolação. - corrosão das trincheiras em formato U, por meio de corrosão úmida em solução KOH/isopropanol seguido por corrosão seca em sistema RIE, até a profundidade de 3 a 6 µm. - oxidação do Si (seguido opcionalmente por deposição de filme de nitreto). - preenchimento da trincheira com Si-poli por deposição por CVD seguido por corrosão (etch back). - oxidação da superfície. A Fig. 5.2 mostra um desenho esquemático da estrutura. A técnica de isolação por trincheira é muito interessante para isolar as bordas das ilhas, ou seja, isolação entre dispositivos complementares. Uma trincheira de profundidade moderada afunda (2.5 µm), isola toda a borda da junção das ilhas, reduzindo drasticamente o beta do transistor bipolar lateral. A trincheira pode ser bem estreita (1.6 µm). Isto permite que os transistores complementares possam ser fabricados bem próximos entre si (2.0 µm) [12].

Fig. 5.2 Desenho Ilustrativo de estrutura de isolação por trincheira em CMOS epitaxial. No caso do preenchimento da trincheira ser feito com Si-poli dopado, pode-se usá-lo como um capacitor. Isto é empregado em memórias tipo DRAM, onde se necessita de capacitores de armazenamento de carga, sem ocupar muita área.

Fig. 5.3 Seqüência de etapas de processo para isolação de ilhas CMOS por crescimento epitaxial seletivo (SEG).

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Fig. 5.4 Corte transversal esquemático de estrutura CMOS de ilhas gêmeas com isolação por crescimento epitaxial seletivo (SEG). A outra técnica radical de isolação é a SEG. Nesta técnica realiza-se um crescimento epitaxial seletivo em janelas abertas em filme de óxido de silício de 1 a 2 µm de espessura, como ilustra a seqüência da Fig. 5.3. Antes do crescimento epitaxial seletivo pode-se realizar implantações iônicas seletivas nas janelas para formar camadas enterradas p+ e n+ para reduzir as resistências nas ilhas. A Fig. 5.4 mostra o desenho esquemático de estrutura CMOS obtido por este processo.

6. Obtenção do Canal e Isolante de Porta O canal e o isolante de porta do transistor MOS constituem a sua parte intrínseca. Eles determinam o comportamento básico do transistor, além de efeitos de segunda ordem. Os parâmetros básicos incluem em primeira ordem a tensão limiar, VT, a transcondutância, gm (variação da corrente IDS com a tensão VGS), e fator de corpo (variação de VT com a tensão fonte-substrato, VBS). A transcondutância, por sua vez, inclui o parâmetro de mobilidade dos portadores. Como efeitos de segunda ordem temos: efeitos de canal curto, “punchthrough” e efeitos de portadores quentes.

Fig. 6.1 Variação de VT de transistores MOS com porta de Si-poli tipo n+ versus nível de dopagem do substrato (2).

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Estes parâmetros estão diretamente relacionados com o perfil de dopagem na região do canal e abaixo do mesmo e da capacitância do dielétrico de porta, ou seja, da espessura e da constante dielétrica do mesmo. O projeto do dielétrico e do perfil de dopagem deve ser realizado com auxílio de programas de simulação de processo (tipo SUPREM) e de dispositivo (tipo SPICES e MINIMOS). Este último fornece todos os dados de desempenho do transistor (efeitos de 1ª e 2ª ordem). O ajuste do perfil de dopagem é realizado de forma precisa por meio da técnica de implantação iônica. É comum usar duas implantações, com energias diferentes. Uma de alta energia e baixa dose (< 1012/cm2) para controlar os efeitos de canal curto e “punchthrough”.

Fig. 6.2 Variação de VTN e VTP em CMOS ilha n com porta de Si-poli tipo n+ versus dose de implantação iônica de 11B+ (14). A outra implantação é de energia menor e dose um pouco maior (> 1012/cm2) para aumentar a concentração de dopagem próxima à superfície para ajustar o VT desejado. No caso do transistor nMOS, estas implantações são de 11B+. No caso do transistor pMOS, o dopante implantado para supressão de efeitos de canal curto e de “punchthrough” é o de 31P+, porém para o ajuste de VT dependerá do material do eletrodo de porta usado. Em processos convencionais CMOS é comum usar filme de SI-poli com dopagem tipo n+ para os dois tipos de transistores. Isto faz com que a diferença de função trabalho metal-semicondutor MS, seja da ordem de –0,85 V para o nMOS e de –0,30 V para o pMOS. Isto impede que se consiga ajustar o V TP (VT do pMOS) pela adição de implantação iônica de 31P+, como ilustra a Fig. 6.1 (2). Por consideração dos outros parâmetros do transistor, não podemos utilizar dopagem da ilha com concentração menor que a faixa de 1016 a 1017 cm-3. Desta forma, a alternativa que sobra para reduzir o valor de |V TP| para menor que 1.0 V, devemos implantar um dopante com carga oposta, ou seja, ajustar o VTP também com uma implantação iônica de 11B+. A Fig. 6.2 mostra que existe solução de uso de uma mesma implantação iônica de 11B+ para ajustar o VTN e VTP ao mesmo tempo para um mesmo valor absoluto, para o caso de estrutura CMOS ilha n (ilha p também é possível) (14). A Fig. 6.3 mostra os perfis de dopagem correspondentes nos dois transistores (14). A Fig. 6.3 mostra os perfis típicos de dopagem na região do canal dos transistores em CMOS ilha n com porta de Si-poli tipo n + e dose única de implantação iônica de 11B+ de ajuste das tensões limiar (14). A implantação iônica pode ser realizada através do dielétrico de porta ou antes da sua formação, por exemplo através de um óxido sacrificial (“white ribbon oxide” ou efeito Kooi), como ilustrado na Fig. 6.4. A solução convencional de uso de eletrodo de Si-poli n+ para os transistores é bem compatível com o escalamento das dimensões dos transistores nMOS, porém não para transistores pMOS. O transistor pMOS

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com implantação iônica de 11B+ para ajuste de VT apresenta alta susceptibilidade a “punchthrough” em transistores com comprimento de canal menor ou da ordem de 1µm.

Fig. 6.3 Perfis de dopagem de canal em CMOS ilha n. A alternativa neste caso é usar um material de porta com diferença de função trabalho metalsemicondutor maior, como por exemplo filme de Si-poli p+, ou ainda, para satisfazer com um mesmo 
 
  
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* ,+ MS simétrico em relação à ilha p e ilha n, como por exemplo W, Mo, TaSi2, Wsi2, MoSi2 e NiSi2 (15). Ocorre no entanto, um grande problema com o uso de porta de Si-poli p+. O Boro do Si-poli difunde-se facilmente através de isolante fino de SiO2 de porta, afetando o controle de VT (16). Neste caso há necessidade de uso de dielétrico de porta mais impermeável à difusão de Boro, tais como nitreto de Silício ou ainda oxinitretos.

Fig. 6.4 Ilustração da estrutura CMOS durante a etapa de implantação iônica de ajuste dos V T’s. O isolante de porta tradicionalmente usado é um fino filme de SiO2. Este é o normalmente obtido por oxidação térmica em condições de mínima densidade de cargas e de estados de interface. A espessura deste filme é cada vez menor junto com o escalamento das dimensões horizontais dos transistores, como vemos pelos dados da Tabela 6.1. Para transistores com comprimento de porta menor que 100 mm, esta espessura deve ser da ordem de 5 nm ou menos. Espessuras menores que esta começam a apresentar corrente de tunelamento considerável, impondo um limite ao escalamento das dimensões. Composições alternativas de isolantes de porta podem ser estudadas para aliviar esta limitação.

15

Tabela 6.1 Evolução da espessura do óxido de porta junto com a redução do comprimento de porta LMIN [µm] Tox. [nm] DRAM Ano

2 45 64 K 1980

1 20 1M 1987

0.5 10 16 M 1993

0.35 8.5 64 M 1995

0.25 7.0 256 M 1998

7. Obtenção do Terminal de Porta No início das tecnologias MOS usava-se o Al como metal de porta. Como o Al é um metal não refratário, este devia ser depositado no fim do processo de fabricação, ou seja, após a realização de todas as etapas de altas temperaturas. Em meados dos anos 60, no entanto, propôs-se o uso de filme de Si-poli dopado tipo n+ como material de porta. Como motivações para tanto, tinha-se a possibilidade de dopar as regiões de fonte/dreno de forma auto-alinhada com a porta, ou seja, a porta pode servir de máscara contra a dopagem. Desta forma, reduzem-se drasticamente as capacitâncias parasitárias de porta-fonte e porta-dreno. Adicionalmente, o processo de deposição de filme de Si-poli por CVD é muito mais limpo que a etapa de deposição de Al por evaporação (resulta menor contaminação ou cargas iônicas no óxido de porta). Após a etapa de deposição de Si-poli, normalmente por processo de LPCVD a aproximadamente 630 o C por pirólise de silano, realiza-se etapa de fotogravação com corrosão por plasma tipo RIE, para obter paredes bem verticais. A definição exata da dimensão das linhas de Si-poli é crítica, tendo em vista que ela define um parâmetro fundamental dos transistores, ou seja, seu comprimento de canal. A Fig. 7.1 ilustra a estrutura após esta etapa. O uso de portas de Si-poli, no entanto, começou a apresentar limitações nas tecnologias da década de 90, devido à relativamente alta resistividade (~ 500 µΩcm) do mesmo, acarretando um relativo alto atraso RC para a propagação do sinal. Esta limitação pode ser sanada pela substituição da porta de Si-poli por metais alternativos, tais como: a) porta tipo policeto (siliceto de metal refratário sobre Si-poli); b) estrutura salicide (formação auto-alinhada de siliceto sobre porta de Si-poli e sobre fonte/dreno); c) porta de siliceto; d) porta de metal refratário. Nas soluções a) e b), é usual silicetos de titânio, de cobalto ou de níquel (TiSi 2, CoSi2 ou NiSi), com resistividades de 13 a 18 µΩcm. Na solução c) tem-se proposto o uso de Wsi2 (30 – 50 µΩcm).

Fig. 7.1 Corte transversal da estrutura CMOS após etapa de fotogravação e corrosão da porta. MoSi2 (40 – 100 µΩcm) e TaSi2 (35 – 55 µΩcm). No caso d), a solução proposta é comumente o metal de W (8 – 10 µΩcm) [15]. A associação paralela de siliceto de Ti ou Co com o filme de Si-poli, reduz tipicamente a resistência de folha do Si-poli original de ~ 20 Ω/ para ~ 2 Ω/. A Fig. 7.2 mostra um corte transversal da estrutura de transistor nMOS com as 4 soluções citadas.

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Fig. 7.2 Esquemas de materiais de porta alternativos ao Si-poli simples.

8. Obtenção de Regiões de Fonte/Dreno As regiões de fonte/dreno são tradicionalmente obtidas por meio de implantação iônica de 31P+ ou de As para os transistores nMOS e implantação iônica de 11B+ ou 49BF2+ para os transistores pMOS. Estas etapas devem ser feitas com as devidas proteções das regiões complementares por uma camada de máscara, como tipicamente fotorresiste, como ilustrado na Fig. 8.1. Caso seja usada porta de Si-poli tipo n+, é importante evitar a implantação dos íons de Boro no filme de porta para não produzir instabilidades, protegendo também esta com fotorresiste (pode ser o mesmo fotorresiste usado na fotogravação do Si-poli). As doses típicas destas implantações são de 2 a 7 x 1015/cm2. Relativamente baixas energias são usadas (reduz a profundidade). Transistores com dimensões reduzidas também requerem junções bem rasas. Esta dimensão deve também ser reduzida na mesma proporção da redução das dimensões horizontais, com o intuito de suprimir efeitos de canal curto e de “punchthrouhg”. Como conseqüência, no caso de dopante tipo n opta-se pelo íon 75 As+ ao invés do íon 31P+ e no caso de dopante tipo p opta-se preferencialmente pelo radical. 49 BF2+. Estes íons apresentam alcance menor, devido à maior massa, sendo assim mais apropriado para junções rasas. Junções mais rasas também são obtidas se adicionalmente for evitado a canalização das espécies penetrantes no canal. O íon de 75As+ amorfisa rapidamente o cristal de Si, suprimindo assim a canalização. O íon de 11B+ e mesmo o radical 49BF2+ não é eficiente em amorfisar o Si. Assim neste caso é até usual realizar uma implantação iônica de 28Si+ ou 64Ge+ com o intuito de pré-amorfização da camada superficial do cristal de Si. Após a etapa das implantações, necessita-se realizar uma etapa de recozimento para recristalizar a camada amorfa e defeituosa do Si e ao mesmo tempo ativar os dopantes (Colocando-os em posições substitucionais da rede). É sabido que uma junção abrupta produz um campo elétrico mais intenso que uma junção gradual. A junção n+ obtida por implantação iônica de 75As+ produz uma junção bem abrupta e portanto, um campo elétrico intenso. Este por sua vez pode produzir efeitos de elétrons quentes com a conseqüente degradação do transistor. Com o intuito de evitar esta junção abrupta na borda dreno/canal, desenvolveu-se a estrutura LDD (Lightly Doped Drain), em que uma estreita fatia das regiões de fonte/dreno são formadas por uma implantação iônica de dose intermediária. A Fig. 8.2 mostra o perfil típico de estrutura LDD. Este tipo de perfil pode ser obtido pela seguinte seqüência de etapas (após definição da porta), como ilustrado na Fig. 8.3: realiza-se a implantação iônica de fonte/dreno (usualmente 31P+) de dose intermediária (1 – 2 x 1013/cm2); deposição de filme de SiO2 por processo CVD (espessura ~ espessura do Si-poli ~ 500 nm); 75

+

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corrosão do filme de SiO2 por processo de plasma em modo RIE. Automaticamente permanecem resquícios de SiO2 nas bordas verticais das linhas das portas. Estes são chamados de espaçadores; realiza-se a implantação iônica de fonte/dreno de dose alta (os espaçadores protegem as regiões nas bordas das portas); recozimento de recristalização e ativação dos dopantes.

Fig. 8.1. Ilustração da seqüência de processos para as implantações iônicas de fonte/dreno dos transistores pMOS e nMOS.

Fig. 8.2. Perfil típico de estrutura de dreno tipo LDD. A resistência série de regiões de fonte e dreno também afetam adversamente o desempenho dos transistores. Quanto mais rasas as junções, maiores serão as resistências série. Uma alternativa similar à usada para reduzir a resistência de folha das portas pode ser usada para fonte/dreno. Ou seja, é interessante silicetar toda a superfície destas regiões. Uma opção eficiente é silicetar as regiões de porta junto com as regiões de fonte/dreno de forma auto-alinhada, resultando na estrutura da Fig. 7.2-b. O processo de obtenção de tal estrutura emprega a formação de espaçadores como no processo LDD (Fig. 8.3). Após a obtenção de espaçadores, segue-se a seguinte seqüência, como mostrado na Fig. 8.4: deposição de filme fino de metal, Ti ou Co;

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formação parcial de siliceto, por recozimento a temperatura intermediária; remoção do metal não reagido sobre as superfícies de óxido (espaçadores e campo); 2º recozimento de silicetação para completar a fase estável do siliceto, TiO2 ou CoSi2. Para manter boas características em transistores fortemente escalados é fundamental que as junções de fonte/dreno sejam as mais rasas possíveis. Duas alternativas novas foram propostas: a) realizar a etapa de silicetação de Co tipo SALICIDE antes da 2ª implantação iônica de fonte/dreno (de alta dose). Em seguida à silicetação, realiza-se a implantação iônica de fonte/dreno com energia tal que os dopantes se localizem dentro do siliceto. Um recozimento em seguida, fará difundir os dopantes a partir do siliceto até uma espessura bem rasa dentro do Si como ilustrado na Fig. 8.5. b) Uso de fonte/dreno elevado. Neste caso, após formação da dopagem LDD e espaçadores, realizase um crescimento epitaxial de Si nas áreas de fonte/dreno com espessura de aproximadamente 20 nm. As implantações de fonte/dreno são realizadas agora com energia tal que os dopantes se localizem dentro da camada SEG crescida, para em seguida esta servir de fonte de difusão para completar a formação das junções de fonte/dreno como mostrado na Fig. 8.6.

Fig. 8.3. Ilustração da seqüência de processo para obtenção de dreno tipo LDD.

Fig. 8.4. Ilustração das etapas de formação de siliceto auto-alinhado - SALICIDE.

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Fig. 8.5. Seqüência de processo de formação de junções de fonte/dreno por difusão a partir de siliceto implantado.

Fig. 8.6. a) Seqüência de processo de formação de junções de fonte/dreno por difusão a partir de filme SEG implantado e b) Comparação de perfil de Boro obtido por este processo com processo convencional.

9. Processos de Interconexões Antes da metalização de contatos e de interconexões do 1º nível deve-se isolar apropriadamente as junções e linhas de porta, possivelmente com silicetos. Isto pode ser feito por meio de uma oxidação térmica bem reduzida, para não aprofundar as junções, seguida por processo de deposição de filme de óxido de silício de aproximadamente 1 µm de espessura, normalmente por CVD. Este óxido normalmente é dopado com P (chamado de fosforosilicato) ou ainda com P ou B (chamado de borofosforosilicato). Estes dopantes têm duas funções: a) o P no óxido aprisiona contaminantes tipo Na, que podem causar instabilidades no Vτ dos transistores; b) reduzir a temperatura em que o óxido comece a fluir e assim suavizar degraus para facilitar a cobertura posterior por metal. No caso de fosoforosilicato, esta temperatura é da ordem de 1000 a 1100° C e no caso de borofosforosilicato da ordem de 800 a 950° C. Após a obtenção da camada de isolante entre o Si e/ou silicetos, faz-se a etapa de fotogravação e abertura das vias de contatos. Esta representa uma etapa crítica, pois normalmente emprega janelas de dimensões mínimas, não permite erro de alinhamento que poderia causar curto circuito da junção com o substrato ou ilha e necessita de precisa determinação do ponto final da corrosão (não pode sobrar óxido no contato e não é permitido atacar muito a junção). Deve haver também um bom controle das paredes das janelas de vias. Dependendo da técnica de metalização seguinte (“sputtering” ou evaporação) deseja-se paredes suaves ou paredes verticais (CVD de W).

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Em seguida, é feita a metalização propriamente dita, para formar o contato com as junções fonte/dreno e terminais de porta e interconexões do 1º nível. Podem seguir novas etapas de deposições de isolantes, abertura de janelas de vias e níveis de metalização, para formar os multiníveis de metalização. A Fig. 9.1 mostra um desenho em corte transversal de estrutura de contato e 2 níveis de interconexões. Uma discussão mais detalhada destes processos é apresentada em outro capítulo deste livro.

Fig. 9.1. Corte transversal de estrutura de metalização de contato e de interconexões em 2 níveis.

10. Evolução e Tendências Desde o início da comercialização de CI’s em 1962, observamos uma contínua redução das dimensões mínimas (fator 2 a cada 6 anos), um contínuo aumento da área das pastilhas (fator 2 a cada 8 anos) e uma crescente eficiência de empacotamento (otimização de “layout” e novas estruturas físicas). Estes 3 fatores levaram a um aumento sem precedentes no nível de integração, como ilustra a Fig. 10.1, devendo chegar ao nível de GSI (Giga Scale Integration) na virada do século. Adicionalmente, em paralelo a esta evolução, vemos uma participação cada vez maior da tecnologia CMOS, estando hoje acima de 60% do mercado e devendo atingir na ordem de 83% em 1988. Recentemente, as indústrias sugeriram a seguinte previsão de evolução, chamada de “road map” (mapa da estrada), para a produção de CI’s [17]:

Fig. 10.1 a) Evolução do número de dispositivos por pastilha de Si, ou nível de integração e previsão de desempenho e das dimensões mínimas.

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Tabela 10.1 “Roadmap”(mapa da estrada) de evolução prevista pela indústria para produção de CI’s. Ano 1995 1998 2001 2004 2007 2010 0.35 0.25 0.18 0.13 0.10 0.07 LMIN[µm] DRAM [bits] 64 M 256 M 1G 4G 16 G 64 G FMAX [MHz] 300 450 600 800 1000 1100 Área/Chip [mm2] 190 280 420 640 960 1400 Níveis de metal 4 5 5–6 6 6–7 7–8 Defeitos/m2 240 160 140 120 100 25 # Máscaras 18 20 20 22 22 22 200 200 300 300 400 400 φ/Wafer [mm] VDD [V] 3.3 2.5 1.8 1.5 1.2 0.9 PotMAXc/refrig. [W] 80 100 120 140 160 180 PotMAXs/refrig. [W] 5 7 10 10 10 10 Planaridade/metalização [nm] 300 300 250 150 150 150 0.40 0.30 0.22 0.15 0.11 0.08 LMIN de metal 1 [µm] 1.0 0.75 0.55 0.40 0.27 0.20 “Pich” min./metal c. contato [µm] 0.40 0.28 0.20 0.14 0.11 0.08 Dim. Crítica/Via [µm] Razão de Aspecto/Via 4.5:1 5.5:1 6.3:1 7.5:1 9:1 10.5:1 Razão de Aspecto/Metal 1.5:1 2:1 2.5:1 3:1 3.5:1 4:1 Referências: 1) F. M. Wanlass, C. T. Sah, IEEE Int. Solid-State Circ. Conf., Feb. 1963. 2) S. Wolf, “Silicon Processing for the VLSI Era – Vol. 2 – Process Integration”, Lattice Press, 1990. 3) L. C. Parrillo, “CMOS Active and Field Device Fabrication”, Semiconductor International, April 1988, pp. 64-70. 4) D. Flandre, J. P. Colinge, “High Temperature Characteristics of CMOS Devices and Circuits on SiliconOn-Insulator (SOI) Substrates, Anais do IX Congresso da Sociedade de Microeletrônica, Rio de Janeiro, 1991, p. 777. 5) C. T. Sah, “The Evolution of the MOS Transistor”, Proceeding of the IEEE, Vol. 76, nº 10, 1988, p. 1280. 6) J. C. H. Hu, T. Y. Chiu, S. W. S. Wong, W. G. Oldham, Sealed-Interface Local Oxidation Technology”, IEEE Trans. Electron. Devices, Vol. ED-29, nº 4, 1982, P. 554. 7) K. Y. Chiu, J. L. Moll, J. Manoliu, “A Bird’s Beak Free Local Oxidation Technology Feasible for VLSI Circuits Fabrication”, IEEE Trans. Electron Devices, Vol. ED-29, nº 4, 1982, p. 536. 8) K. Sakuma et al., “A New Self-Aligned Planar Oxidation Tecnology”, J. Electrochem. Soc., Vol. 134, nº 6, 1987, p. 1503. 9) H. H. Tsai, S. M. Chen, H. B. Chen, C. Y. Wu, “An Evaluation of FUROX Isolation Technology for VLSi/nMOSFET Fabrication”, IEEE Trans. Electron Devices, Vol. 35, nº 3, 1988, p. 275. 10) T. Kaga, Y. Kawamoto, S. Iijima, Y. Sudoh, Y. Sakai, “Advanced OSELO Isolation with Shallow Grooves for High-Speed Submmicrometer ULSI’s”, IEEE Trans. Electron Devices, Vol. 35, nº 7, 1988, p. 893. 11) R. F. Kwasnick, E. B. Karninsky, P. A. Frank, “Burried-Oxide Isolation with Etch-Stop (BOXES)”, IEEE Electron Device Lett., Vol. 9, nº 2, 1988, p. 62. 12) Y. Niitsu et al., “Latch-up Free CMOS Structure Using Shallow Trench Isolation”, Tech. Dig. IEDM, 1985, p. 509. 13) J. O. Borland, “Low Temperature Silicon Epitaxy for Novel Device Structure”, in “Reduced Thermal Processing for ULSI”, ed. by R. A. Levy, NATO ASI Series B: Physics Vol. 207, Plenun Press, 1989, p. 393. 14) T. Ohzone, H. Shimura, K. Tsuji, T. Hirao, “Silicon-Gate n-Well CMOS Process by Ful lonImplantation Tecnology”, IEEE Trans. Electron Devices, Vol. ED-27, nº 9, 1980, p. 1789. 15) J. W. Swart, “Interconexões e Contatos em Circuitos Integrados”, Cap. 5, em Processos de Microeletrônica, ed. V. Baranauskas, SBV e SBMicro, 1990. 16) M. L. Chen et al., “Constrains in p-Channel Device Engineering for Sub-micron CMOS Technologies”, Tech. Dig. IEDM, 1988, p. 390. 17) P. Singer, “Looking Down the Road to Quarter-Micron Production”, Semiconductor International, Vol. 18, nº 1, 1995, p. 46.

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Capítulo

9

Estruturas de Dispositivos Semicondutores Até este ponto estudamos técnicas de síntese de semicondutores e a sua lapidação para a obtenção de lâminas, seguido pela teoria de semicondutores, intrínsecos e extrínsecos com dopagem uniforme. Neste e no próximo capítulo, seguiremos a mesma filosofia didática no estudo de estruturas de semicondutores que compõe os diversos dispositivos. No presente capítulo, apresentaremos as diversas técnicas de fabricação de estruturas, bem como alguns exemplos de estruturas características de dispositivos. Finalizaremos o capítulo com um histórico da evolução das técnicas, estruturas e dispositivos. Este conhecimento servirá de motivação para o estudo da teoria básica de dispositivos, como as diversas junções de materiais, a ser tratado no capítulo seguinte. Os dispositivos semicondutores são constituidos por estruturas semicondutoras com dopagens, e eventualmente composições, variadas e localizadas, por camadas isolantes e contatos e interconexões metálicas. Veremos a seguir várias técnicas para moldar a dopagem e composição do substrato semicondutor, como obter camadas isolantes e condutoras e como moldá-los para que tenham as dimensões tridimensionais desejadas. Nota: a palavra camada refere-se a um material de espessura bem menor que o do substrato. Um termo substituto e sinônimo muito usado para camada é o termo filme. Nós usaremos estes dois termos indistintamente. Filmes podem ainda ser classificados do tipo fino ou grosso, dependendo se sua espessura é menor ou da ordem de 1 µm ou maior que 1 µm, respectivamente. Em tecnologias de fabricação de estruturas e dispositivos semicondutores usa-se tipicamente filmes finos. Filmes espessos são usados em algumas tecnologias de circuitos impressos e alguns circuitos híbridos.

9.1 Obtenção de Camadas Semicondutoras Dopadas Descreveremos aqui três técnicas para moldar a dopagem de substrato semicondutor: a) por crescimento de nova camada semicondutora com dopagem, e eventualmente composição, específica, b) pela introdução de dopantes, em regiões localizadas da superfície, por processo de difusão térmica e c) pela introdução de dopantes, em regiões localizadas da superfície, por processo de implantação de íons. a) Crescimento epitaxial: Epitaxia é uma palavra Grega que significa “arranjo sobre” e refere-se à técnica de deposição de camadas atômicas, em arranjo cristalino, sobre um substrato cristalino, seguindo a mesma estrutura e orientação cristalográfica deste. A epitaxia classifica-se em dois tipos: homoepitaxia e heteroepitaxia. A homoepitaxia refere-se ao caso de crescermos um filme sobre um substrato, ambos do mesmo material. Como exemplo Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.1

temos, crescer uma camada de Si sobre um substrato de Si (independendo das dopagens da camada e do substrato, que podem ou não ser diferentes). No caso da heteroepitaxia temos o crescimento de uma camada semicondutora de composição diferente ao da composição do material do substrato, porém ambos com a mesma estrutura e orientação cristalográfica. Como exemplos temos camada de Si sobre safira, ou Si/Al2 O3 (SOS – “silicon on sapphire”), SiGe/Si, GaAs/Si, AlGaAs/GaAs, InGaAs/InP, etc. A Fig. 9.1 ilustra alguns destes exemplos de estruturas obtidas por crescimento epitaxial.

Fig. 9.1 Exemplos de estruturas obtidas por crescimento epitaxial: a) camada de Si tipo n sobre substrato tipo n+ ( + refere-se a nível de dopagem de alta concentração), b) camada de Si tipo n sobre substrato tipo p com regiões tipo n+, c) camada de AlGaAs tipo n sobre substrato de GaAs não dopado ou semi-isolante (S.I.). Existem algumas técnicas distintas para o crescimento epitaxial. Entre estas, a mais usada em tecnologia de Si é a técnica chamada VPE (Vapor Phase Epitaxy), ou epitaxia por fase vapor. Em tecnologia de Si, VPE tipo homoepitaxial, é usado na fabricação de CI’s tipo bipolares e CMOS (ver item 9.4). Neste caso o interesse é a obtenção de uma camada de Si de dopagem distinta à do substrato, tipicamente a camada com nível de dopagem menor sobre um substrato ou região mais dopada. O processo VPE é realizado num reator específico com uma câmara de processo, onde carregamos as lâminas sobre um susceptor (suporte de lâminas) com temperatura controlada. Entrando-se com gases de processos com fluxos apropriados e temperatura apropriada do susceptor, teremos reações químicas dos gases na superfície das lâminas, resultando na formação da camada sólida epitaxial. A Fig. 9.2 mostra um diagrama em blocos esquemático de um sistema de crescimento epitaxial por VPE. A câmara do reator é alimentada por: a) potência elétrica para o aquecimento do susceptor, b) água para refrigerar as demais partes do reator que não devem ser aquecidas, c) gases de processos como fontes do material da camada (ex. SiH4 ) e da sua dopagem (ex. AsH3 ) e d) gases de homogeinização e diluição dos fluxos de gases (ex. N2 e H2). Normalmente, por questões de segurança e ecológicas, os gases passam por um lavador de gases após passarem pelo reator e antes de serem descartados para o ambiente. Neste processo de lavagem, os gases são reduzidos ou neutralizados. Os tipos de reatores mais comuns são mostrados na Fig. 9.3. No caso barril radiante, temos um susceptor sextavado de grafite com as lâminas, colocado num barril de quartzo. Uma bobina RF ao redor do barril permite a indução de corrente RF no susceptor de grafite, aquecendo-o a uma temperatura controlada pela potência RF. Os gases são introduzidos na parte superior do barril e fluem paralelo à superfície das lâminas. No sistema b) da Fig. 9.3 temos o sistema chamado vertical, onde as lâminas são suportadas por um susceptor plano de grafite, tendo uma bobina RF abaixo do susceptor para o seu aquecimento por Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.2

sinal RF indutivo. Uma campânula de quartzo fecha o sistema. Neste caso, os gases entram verticalmente pelo centro e são conduzidos para fora pelas laterais do sistema. No terceiro sistema, usa-se um tubo de quartzo horizontal envolto novamente por uma bobina RF, que induz corrente no susceptor de grafite levemente inclinado. A inclinação do susceptor é para uniformizar a taxa de crescimento da camada epitaxial da primeira até a última lâmina, colocadas em seqüência no susceptor. No caso de crescimento epitaxial de Si, pode-se usar uma das fontes de Si listadas na Tabela 9.1. A tabela mostra também faixas típicas de taxas de crescimento e a faixa de temperatura apropriada para cada tipo de gás fonte. A tendência atual é pelo uso do gás silana (SiH4 ) uma vez que a tendência é por camadas mais finas e uso de temperaturas mais baixas (para evitar problemas com o uso de lâminas de diâmetro cada vez maiores).

Fig. 9.2 Diagrama esquemático de um sistema de crescimento epitaxial por fase vapor (VPE).

Fig. 9.3 Desenho esquemático de 3 tipos de reatores de crescimento epitaxial. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.3

Tabela 9.1 Parâmetros de processos de crescimento epitaxial de Si em ambientes hidrogênio com diferentes fontes gasosas de Si. Fonte gasosa Taxa de crescimento [µm] Faixa de temperatura [°C] SiCl4 SiHCl3 SiH2Cl2 SiH4

0.4 – 1.5 0.4 – 2.0 0.4 – 3.0 0.2 – 0.3

1150 – 1250 1100 – 1200 1050 – 1150 950 - 1050

O processo de crescimento epitaxial pode ser melhor entendido pela apresentação do modelo atomístico de crescimento, como ilustrado na Fig. 9.4. Considerando as lâminas no reator a uma temperatura apropriada, temos os seguintes passos envolvidos no processo: • Espécies químicas do gás são adsorvidas na superfície do Si. • Reações químicas ocorrem na superfície, catalizadas por esta, produzindo Si e dopantes adsorvidos na superfície e liberando produtos voláteis. • Os átomos adsorvidos na superfície começam a difundir (caminhar na superfície), movidos pela energia térmica do material, indo parar em posições da superfície onde o número de ligações químicas a átomos vizinhos seja o maior possível. Estas posições preferenciais são as quinas formadas pelos platôs dos planos cristalográficos de superfície, como ilustrado na Fig. 9.4. Desta forma, estes platôs crescem horizontalmente até se completarem, formando-se assim, planos atômicos sucessivos. Observa-se que este modelo explica porque o material crescido tende a seguir a mesma estrutura e orientação cristalográfica do substrato. Uma técnica mais refinada e muito mais cara é a técnica chamada MBE (Molecular Beam Epitaxy) ou Epitaxia por feixe molecular. Esta técnica é realizada em câmara de ultra-alto vácuo (aprox. 10-11 torr), esquematizado na Fig. 9.5. Células de efusão, evaporam materiais, formando finos feixes de vapor do elemento químico carregado na célula. Os feixes moleculares são direcionados para a amostra, fixa em suporte com temperatura controlada. Os átomos condensam na superfície da lâmina e formam as novas camadas atómicas, seguindo a mesma estrutura e orientação do substrato. Um sistema de anteparos (“shutters”) permite a interrupção de um ou mais feixes moleculares. Isto permite controlar a espessura, a composição e a dopagem das camadas crescidas seqüencialmente. Obtém-se o crescimento de camadas com controle muito preciso, a nível de uma camada atômica, sobre estes parâmetros. Esta técnica é apropriada para a fabricação de dispositivos com hetero-estruturas e dispositivos especiais tipo optoeletrônicos e eletrônicos de alta freqüência. b) Difusão térmica de dopantes: Impurezas atômicas em contato íntimo com a superfície de um sólido, poderão penetrar neste, por mecanismo chamado difusão. A difusão apenas ocorre, se a impureza atômica tiver mobilidade suficiente dentro da estrutura cristalina do sólido. Esta mobilidade pode ser obtida pela elevação da temperatura do material. Normalmente, utilizam-se fornos térmicos para realizar processos de difusão de dopantes em semicondutores. Estes Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.4

fornos são constituídos por espiras resistivas e um tubo de sílica de alta pureza no seu interior. A temperatura do forno é controlada pela corrente elétrica que passa pelas espiras resistivas. No interior do tubo de sílica são colocadas as lâminas de semicondutores e a fonte de impurezas dopantes desejadas. A fonte do dopante, a ter contato com a superfície da lâmina de semicondutor, pode ser gasosa, líquida ou sólida. Na Fig. 9.6, apresentamos desenho esquemático de forno de difusão, usando como fontes de dopantes um gás. Como fontes gasosas para dopantes tipo As, P e B, usados em tecnologia de Si, tem-se: AsH3 , AsF3 , PH3, PF3 , POCI3 , B2 H6, BF3, BCL3, outros. Alguns destes gases apresentam alto nível de toxidade e devem ser manipulados com o máximo de segurança.

Fig. 9.4 Representação do modelo atomístico de crescimento epitaxial de Si com dopagem de átomos de As.

Fig. 9.5 Desenho esquemático de um sistema de crescimento epitaxial tipo MBE. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.5

Fig. 9.6 Desenho esquemático de um forno térmico de difusão, com entrada de gases: gás dopante e gases portadores para homogeinização do fluxo no interior do tubo. O aluno deve estar se perguntando: mas por quê ocorre a difusão dos dopantes no cristal semicondutor? A resposta é a mesma à estudada no capítulo anterior, item 8.7.2, no caso da difusão de portadores de cargas (elétrons e lacunas). A difusão de dopantes ainda é similar à difusão da fumaça de cigarro no ar, a qual ocorre mesmo à temperatura ambiente. Nos sólidos, ao contrário, a difusão é normalmente desprezível à temperatura ambiente e ocorre apenas se aumentarmos consideravelmente sua temperatura. Como em qualquer processo de difusão, a força propulsora do mecanismo é a existência de um gradiente de concentração. Partículas com movimento térmico aleatório apresentarão um fluxo líquido da região de maior concentração para uma região de menor concentração. Assim, poderemos ter a difusão de dopante da superfície de uma lâmina para seu interior, se introduzirmos uma alta concentração do mesmo na sua superfície, por exemplo, através de um gás ou vapor deste elemento. A difusão não necessariamente é da superfície para o interior da lâmina, mas sim necessariamente da região mais dopada para a menos dopada. Poderemos ter a difusão a partir de uma camada altamente dopada no interior da lâmina, como por exemplo, de camada enterrada obtida após etapa de crescimento epitaxial (ver Fig. 9.1b). O caso de difusão térmica em lâmina de Si, a partir de um vapor do dopante em um forno, é comum para a fabricação de junções pn. Partindo-se de uma lâmina tipo n por exemplo, podemos difundir boro a partir da superfície, para produzir a camada tipo p na superfície. A difusão irá produzir um perfil de dopagem como esquematizada na Fig. 9.7. Note que a conversão da superfície da lâmina de tipo n para tipo p, apenas ocorre se introduzirmos uma concentração p maior que a do substrato n. Se a lâmina de Si tiver sua superfície totalmente desprotegida, teremos a formação da junção ao longo de toda sua superfície. Ao contrário, é possível restringir a área da junção se protegermos partes da superfície das lâminas. Isto é normalmente feito, usando-se uma camada de óxido de silício, crescido termicamente na superfície da lâmina, seguida por uma etapa de fotogravação para a abertura de janelas (ver item 9.2). A Fig. 9.8 mostra esta seqüência de etapas para o fabricação de diodos de área delimitada. Neste processo, a espessura Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.6

do óxido deve ser suficiente para impedir que o dopante, que difunde também no óxido, a atravesse e alcance a interface do SiO2/Si. Os dopantes tipo As, P e B apresentam menor difusão térmica no óxido comparado ao Si. Isto faz com que este dopantes sejam normalmente usados para a obtenção de diodos. Além da questão da força propulsora, devemos nos perguntar sobre como os átomos de impurezas podem caminhar dentro do sólido, ou seja, qual o mecanismo da difusão. Foram propostos 2 modelos básicos de difusão de átomos em sólidos, que são, o mecanismo de difusão intersticial e o mecanismo de difusão substitucional. Na difusão

Fig. 9.7 Perfil típico de dopagem de uma junção pn, obtido pela difusão de impurezas a partir da superfície.

Fig. 9.8 Formação de diodo com área delimitada: a) abertura de janela em filme de óxido de silício, b) desenho em secção de corte da janela antes da difusão e c) após etapa de difusão.

Fig. 9.9 Representação do mecanismo de difusão intersticial de impureza em cristal. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.7

intersticial, os átomos migram pelos interstícios da estrutura cristalina do material, pulando de uma posição intersticial ao vizinho, como ilustra a Fig. 9.9. Certos elementos difundem preferencialmente por este mecanismo. Na difusão substitucional, as impurezas ocupam posições substitucionais da rede e migram pela interação com defeitos pontuais tipo vacâncias ou auto-intersticiais. Estes defeitos pontuais, criados ou chegando junto à posição da impureza substitucional, interagem com este e ajudam na deslocação da impureza para uma posição substitucional vizinha, como ilustra a Fig. 9.10. O processo de difusão pode ser representado matematicamente pelas duas leis de Fick. A primeira lei de Fick afirma que o fluxo de partículas (átomos no caso) é proporcional ao gradiente da concentração das mesmas: F = −D .

∂N (x,t) ∂x

(9.1)

onde D é uma constante, chamada de coeficiente de difusão. D é uma constante que depende das condições da difusão: tipo de material do substrato, tipo de impureza, temperatura e ambiente do processo. Quanto maior a temperatura, maior a energia de vibração térmica dos átomos, maior a concentração de defeitos pontuais, maior a freqüência de pulos dos átomos para suas posições vizinhas, ou seja, maior será o coeficiente de difusão. Na realidade, o coeficiente de difusão aumenta exponencialmente com a temperatura, como mostram os dados da Fig. 9.11. Esta figura apresenta a variação do coeficiente de difusão de vários elementos em silício, em curvas chamadas do tipo Arrhenius. Como D aumenta exponencialmente com a temperatura, obtém-se curvas lineares quando a abcissa for o inverso da temperatura. A inclinação da curva é inversamente proporcional à energia de ativação do processo, ou seja, a energia necessária para ocorrer o deslocamento do átomo para uma posição vizinha. Matematicamente tem-se: D = D0 e

− E a kT

(9.2)

onde Ea é a energia de ativação, k é a constante de Boltzmann e T a temperatura em Kelvin. Observa-se da Fig. 9.11 que os elementos químicos de colunas III (aceitadores) e V (doadores) apresentam coeficientes de difusão relativamente baixos e com alta energia de ativação. Isto deve-se ao fato destes elementos difundirem-se por mecanismo de difusão substitucional. Os metais como Cu, Ni, Li e Fe, por outro lado, apresentam coeficientes de difusão bem mais elevados e com baixa energia de ativação. Neste caso o mecanismo de difusão é do tipo intersticial. Como curiosidade, fazendo-se extrapolações destas curvas até temperatura ambiente, resulta que, para difusão intersticial tem-se aproximadamente um deslocamento a cada minuto, enquanto que para difusão substitucional tem-se um deslocamento a cada 1045 anos. Ou seja, os átomos que difundem via mecanismo substitucional, ficam realmente congelados em suas posições quando a temperatura for ambiente.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.8

A 2ª lei de Fick está relacionada ao princípio da conservação da matéria, que nos ensina que a variação temporal da concentração de partículas num volume infinitesimal é igual á variação do fluxo das partículas neste ponto:

Fig. 9.10 Representação do mecanismo de difusão substitucional de impureza em cristal, a) assitido por vacância e b) assistido por auto-intersticial.

Fig. 9.11 Gráfico tipo Arrhenius do coeficiente de difusão de vários elementos químicos em Si. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.9

∂N (x ,t) ∂F ( x,t) = − = ∂ t ∂x

∂  ∂N (x , t)  D  ∂ x  ∂x

(9.3)

Caso D seja constante no espaço (isto nem sempre é verdade, pois ela pode variar com a concentração da impureza), podemos simplificar a expressão (9.3) para: ∂N (x,t) ∂ = D ∂t

2

N ( x, t) ∂x 2

(9.4)

Estas duas leis de Fick permitem calcular o perfil de dopagem após uma etapa de difusão térmica. Analisemos 2 casos: a) No caso do processo ser tal que ela imponha como condição de contorno, a concentração de superfície (x=0) ser constante (por exemplo, num forno contendo um fluxo constante de gás contendo o dopante), teremos um perfil de dopagem decrescente a partir da superfície, com NSup = constante e profundidade do perfil crescente com o tempo, como ilustra a Fig. 9.12. A solução matemática deste caso é dada por uma função tabulada chamada de erro complementar:

N (x,t) = N

sup

 x  . erfc    2 D .t 

(9.5)

b) Um segundo caso de interesse é quando temos inicialmente uma certa quantidade total de dopantes introduzidos próximo à superfície do cristal e realizarmos uma difusão térmica sem nova fonte de dopantes. Neste caso teremos uma difusão com a condição de contorno aproximado por:

Q=

∞

∫0 N ( x ) = cte

Q(x,t = 0) = Q.δ( x) A difusão térmica resulta numa redistribuição dos dopantes com a penetração dos mesmos no material, resultando em perfis de concentração graduais, com profundidade crescente e concentração superficial descrescente com o tempo, como ilustra a Fig. 9.13. A solução matemática neste caso é uma meia Gaussiana dada por:

N ( x, t) =

Q π Dt

e

−x

2

4 Dt

(9.6)

As soluções analíticas dadas acima podem ser usadas apenas como soluções aproximadas de primeira ordem. Na realidade, como já mencionamos, a suposição de que D seja constante com a profundidade não é correta e resulta em erro na solução analítica. Caso consideremos mais realisticamente, D variável com x, não existe solução

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.10

analítica e deve-se resolver o problema por cálculo numérico, o que é feito normalmente pelos programas de simulação de processos.

Fig. 9.12 a) Perfís de dopagem após etapa de difusão em forno com fluxo constante de gás contendo o dopante, para tempos de processo crescentes, b) ilustração e definição da coordenada x.

Fig. 9.13 Evolução do perfil de dopagem após sua redistribuição em forno sem nova introdução de dopantes. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.11

No ponto x onde a concentração do perfil da impureza igualar à concentração de impurezas do substrato original, supostamente de tipo oposto, teremos o ponto da junção metalúrgica p-n. Observa-se que, quanto maior o tempo de difusão, maior a profundidade da junção. c) Implantação de Íons: A implantação de íons é uma técnica alternativa para introduzir impurezas no semicondutor. Ela é realizada por meio de um acelerador de partículas especialmente projetado para esta aplicação. A Fig. 9.14 apresenta um desenho esquemático de um implantador de íons. Uma fonte de íons é alimentada por um gás ou vapor, contendo o elemento que se deseja implantar. Por meio de uma descarga elétrica o gás é ionizado na fonte e extraido através de um orifício por um campo elétrico, criando-se assim um feixe de íons, que neste ponto ainda pode ser composto de íons de diferentes elementos ou radicais. Cada íon deixa o orifício com uma velocidade específica que depende da sua massa:

EC =

1 m ion v 2 = − q .V 2

(9.7)

onde V é a tensão da fonte de extração dos íons. Da relação (9.7) obtém-se o valor da velocidade cinética do particular íon ou radical. Após a geração do feixe de íons, este entra num seletor de massas, constituído por um imã com campo magnético, B, variável (ajustável pela corrente na bobina) e com percurso de ¼ de um círculo. A força de Magnética sobre os íons faz com que estes sigam um percurso circular de raio Rion obtido pela seguinte igualdade:

m ion .v 2 q .v . B = R ion Das relações 9.7 e 9.8 obtém-se: 2 .m ion .V / q R ion = B

(9.8)

(9.9)

Caso o raio do percurso do íon coincida com o raio do imã, este íon selecionado sairá do seletor. No caso contrário, os íons de massa diferente ao do selecionado, terão percurso de raio distinto ao do raio do ima e irão colidir nas paredes do mesmo, permanecendo adsorvidos ou implantados nestas paredes e não conseguem sair no final do seletor. Após o seletor de massa, o feixe de íons é constituido de um único tipo de elemento químico e isotopicamente puro (deixemos de lado, possíveis coincidências com outros radicais iônicos). Neste ponto, o feixe puro produzido será manipulado por campos eletrostáticos, primeiramente para acelerá-lo com energia extra desejada e em seguida com uma varredura, nos eixos x e y, para evitar que a implantação se dê em um único ponto da lâmina e sim uniformemente distribuido sobre toda sua superfície. Por fim, o feixe de íons incide sobre a lâmina que fica dentro de um copo de Faraday (com abertura com área bem determinada) e conectada a um integrador de Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.12

corrente elétrica. Desta forma, cada íon que entra no copo de Faraday é contado e obtém-se uma contagem precisa (melhor que 2%) do número de íons introduzidos na superfície da lâmina. Dividindo-se este número pela área da abertura do copo, obtém-se a dose implantada por unidade de área. A grande vantagem da técnica de implantação de íons é exatamente esta alta precisão da dose implantada. Isto é uma característica fundamental para muitos dispositivos, especialmente os transistores MOS, cujo valor da tensão de limiar (V T) depende fortemente da concentração de dopantes na superfície do semicondutor, abaixo do metal de porta. Pode-se afirmar que a microeletrônica e a tecnologia MOS em particular, não teriam a grande evolução e sucesso, se não fosse a disponibilidade desta técnica de dopagem. Uma outra parte também importante do equipamento é o sistema de bombas de vácuo. O interior do equipamento é mantido em baixa pressão, da ordem de 10-6 torr, para manter a pureza e direção dos íons do feixe. Mesmo nesta baixa pressão, uma pequena fração dos íons pode-se chocar com átomos do gás residual no sistema e sofrer sua neutralização de carga. Neste caso, este íon continuará sua trajetória com aproximadamente a mesma energia cinética, porém sem carga elétrica, causando um erro na contagem dos dopantes implantados. Para reduzir este erro desenvolveu-se um truque, inclinando a parte final do tubo e defletindo os íons por meio da adição de um campo elétrico apropriado. Este campo elétrico corrige apropriadamente a trajetória dos íons e não tem efeito sobre as partículas neutralizadas, que irão se perder nas paredes do tubo do sistema, evitando assim o erro na contagem de íons. Os íons usualmente usados para dopar o semicondutor de Si são: 11B+ , 31P+, 75As+ (o número refere-se à massa atômica do isótopo do elemento selecionado e o símbolo + refere-se ao fato do íon estar ionizado, pela perda de um elétron). A energia típica dos íons pode variar de 30 a 200 keV (máquinas especiais permitem uma faixa maior de energia, de 5 a 1000 keV). As doses típicas usadas variam de 1012 a 5x1015 íons/cm2 (em aplicações especiais pode variar de 1011 a 1018 íons/cm2). Os íons, ao incidir sobre a superfície da lâmina, irão penetrar no material, chocando-se com os núcleos e os elétrons do mesmo. Por meio destes choques, os íons perdem velocidade até chegarem ao repouso. A posição final da trajetória dos íons resulta numa distribuição estatística, aproximadamente Gaussiana. A distribuição, resultante desta seqüência de colisões randômicas, é descrita por uma mediana, chamada de alcance médio, RP, um desvio padrão vertical, ∆RP e um desvio padrão lateral, ∆R⊥, como ilustra a Fig. 9.15a. As colisões dos íons incidentes com os átomos da rede cristalina, causam uma transferência de momentum e energia cinética. Caso a transferência de energia numa colisão seja maior que a energia de ligação do átomo da rede (da ordem de 15 eV, no caso do Si), este átomo da rede será arrancado da sua posição, criando-se um defeito pontual. Ao longo da trajetória do íon são criados vários defeitos e de forma randômica, em função da proximidade da trajetória do íon com o núcleo de cada átomo da rede. No caso colisão frontal, o átomo da rede pode sair da sua posição com alta velocidade e produzir defeitos em cascata. A Fig. 9.15b ilustra uma trajetória do íon e a geração de defeitos. Dependendo da acumulação do número de defeitos pontuais, a matriz, originalmente cristalina, pode transformar-se localmente em região amorfa ou não. Em todo caso, após uma etapa de implantação de íons é Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.13

Fig. 9.14 Desenho esquemático de um equipamento de implantação de íons.

Fig. 9.15 a) Definição dos parâmetros da distribuição Gaussiana da trajetória e posições finais dos íons implantados, b) ilustração dos danos produzidos no cristal pelos choques dos íons incidentes com os átomos da rede cristalina.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.14

fundamental a realização de um recozimento térmico para a recomposição da ordem cristalina. Já mencionamos que a distribuição final dos íons implantados pode ser aproximada por uma Gaussiana, ilustrada na Fig. 9.16:

N (x) = N

MAX

 − (x − RP )2  . . exp   2 ∆ R P2  

(9.10)

onde valem ainda as seguintes relações:

φ = dose =

N

MAX

=

∞

∫0 N ( x ) dx φ φ ≅ o .4 ∆RP 2 π .∆ R P

(9.11)

(9.12)

Os parâmetros RP e ∆RP da Gaussiana têm uma dependência com o íon implantado, o tipo de substrato e a energia dos íons incidentes. Esta dependência é ilustrada nas curvas da Fig. 9.17, que apresentam valores de RP e ∆RP para vários íons usados como dopantes em semicondutor de Si e em semicondutor de GaAs. Observa-se que, quanto maior a energia do íon e/ou menor a sua massa, maior será o alcance médio e o desvio padrão da distribuição. De forma indireta pode-se concluir que para um substrato de maior densidade (GaAs: 5.32 g/cm3, Si: 2.33 g/cm3), os mesmos parâmetros serão menores (compare por exemplo os dados de Be em GaAs com B em Si, lembrando que Be é mais leve que B). Existem tabelas com os valores de RP e ∆RP, para os mais variados elementos e substratos e energias. Os mesmos podem também ser obtidos por programas especiais, como por exemplo o programa TRIM (disponível na rede). Baseados nos dados de RP e ∆RP, podemos projetar os parâmetros de uma implantação (tipo de dopante, energia e dose da implantação; pode ser uma composição de algumas implantações seqüenciais) para obter-se um dado perfil desejado de impurezas. Já foi mencionado a necessidade de realizar um recozimento térmico após uma etapa de implantação de íons, com o intuito de reconstituir a ordem cristalina dos átomos, eliminando assim os defeitos produzidos. Porém este não é o único motivo para o recozimento. Em adição à remoção dos defeitos, necessitamos que as impurezas implantadas tornem-se eletricamente ativas, ou seja, que os dopantes tornem-se substitucionais. Apenas em posições substitucionais os dopantes se comportam como doadores ou aceitadores. Requer-se uma energia térmica para permitir a migração e estabelecimento das ligações químicas dos dopantes nestas posições. Fica a pergunta: que condição de recozimento é necessária para se obter uma boa ativação elétrica? A resposta vem de dados experimentais, como por exemplo os mostrados na Fig. 9.18, para a implantação de B em Si. Esta figura mostra a condutividade Hall (densidade de portadores por unidade de área, que contribuem com a condução elética) normalizada com a dose implantada. Quando a condutividade Hall normalizada for 1, todos os Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.15

dopantes introduzidos estão eletricamente ativos, contribuindo com a geração de uma lacuna no caso. Observa-se das curvas que a temperatura de recozimento necessária depende das condições de implantação (dose no caso) e que um recozimento a 1000 °C por 30 min é suficiente para as 3 doses apresentadas. Observa-se ainda um fenômeno de recozimento reverso (redução da condutividade Hall com temperatura crescente) para as duas curvas de dose maior e em torno da temperatura de 600 °C. Este fenômeno está relacionado com a evolução dos defeitos e a precipitação de dopantes nestes complexos. Um recozimento a temperatura maior acaba eliminando estes complexos e liberando os dopantes para ocuparem posições substitucionais da rede. Deve-se lembrar ainda que durante a etapa de recozimento, os dopantes podem também redistribuir-se por processo de difusão. Isto resultará numa alteração (aprofundamento) do perfil de dopagem. Em tecnologias modernas, as profundidades das camadas dopadas ou junções devem ser cada vez menores. Assim enfrentamos um sério compromisso entre ativar eficientemente os dopantes e eliminar defeitos contra reduzir a difusão dos dopantes (junção rasa). Uma solução encontrada é manter a alta temperatura, porém reduzir drasticamente o tempo do recozimento, até da ordem de poucos segundos. Isto é possível de ser feito em fornos especiais de recozimento térmico rápido (RTA – rapid thermal annealing). Este forno é formado por uma câmara pequena de quartzo, para processar uma única lâmina por vez e o aquecimento é realizado por radiação luminosa a partir de um banco de lâmpadas tipo halogênicas (como as usadas para iluminação em filmagens ou fotografias). Por esta radiação, a temperatura da lâmina pode subir com taxas controladas de 50 a 100 °C/s, ser mantida fixa num patamar por alguns a dezenas de segundos, para em seguida resfriar rapidamente pelo desligamento das lâmpadas.

Fig. 9.16 Definição dos parâmetros R P e ∆RP numa distribuição Gaussiana normalizada.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.16

Fig. 9.17 Curvas com dados de alcance projetado (RP) e desvio padrão (∆RP) de dopantes implantados em substratos de Si e de GaAs.

9.2 Tecnologia Planar de Fabricação de Dispositivos O processo planar constitui o princípio fundamental dos processos de fabricação de dispositivos e circuitos integrados. Ele permite a moldagem localizada da superfície do semicondutor: dopando-o, removendo-o por ataque químico, contactando-o por linha metálica ou de outras formas. A Fig. 9.19 mostra um desenho de secção em corte de uma estrutura semicondutora moldada localmente por processo planar, pela formação de uma trincheira, posteriormente preenchida por óxido, formação de duas regiões com dopagem p, formando 2 diodos tipo p-n, abertura de vias no óxido isolante para contatos e formação de linhas metálicas para interconexão. O processo é tal que a moldagem localizada possa ser feita ao mesmo tempo em várias (até bilhões) áreas num mesmo plano ou superfície. Ele permite assim a fabricação de vários dispositivos ou estruturas, lado a lado e isolados entre si. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.17

A moldagem localizada na superfície de uma lâmina é realizada pela proteção da superfície por um filme, pela abertura de janelas ou remoção parcial deste filme protetor, para, em seguida, realizar a moldagem nas regiões desprotegidas. Os filmes comumente empregados para esta função são os isolantes, como o óxido de silício (SiO2) ou nitreto de silício (Si3N4). Descreveremos em seguida as etapas de processo envolvidas no processo planar, começando com a obtenção do filme isolante e em seguida o processo de fotogravação para definição e abertura das janelas no filme. a) Processos de Obtenção de Filmes Isolantes: O processo planar desenvolveu-se junto com a tecnologia do Si, tendo em vista que este apresenta uma vantagem fundamental sobre os outros semicondutores, devido às seguintes propriedades: • Permite a formação de um filme de SiO2 por oxidação térmica da superfície do Si. • O SiO2 formado é extremamente estável • A interface entre Si e SiO2 é de excelente qualidade • O Si e o SiO2 apresentam coeficientes de expansão térmica compatíveis (2.6x10-6 °C1 para Si e 0.5x10-6 °C-1 para SiO2) As características acima do sistema SiO2/Si levam alguns autores a chamar o material Si como uma dádiva de Deus, tendo em vista que elas facilitam em muito a fabricação de dispositivos de boa qualidade. Isto justifica porque aproximadamente 98% dos componentes semicondutores sejam feitos em Si. a1) Oxidação térmica de Si: O Si reage de forma controlada, a altas temperaturas, com espécies oxidantes como o oxigênio e vapor de água. O processo é normalmente realizado em forno térmico, similar ao usado para a difusão de dopantes, com temperatura na faixa de 800 a 1200 °C. A Fig. 9.20 mostra um desenho esquemático do sistema. Foi proposto e convalidado, para larga faixa de condições de processo (temperatura, tempo e ambiente) o seguinte modelo matemático para o crescimento do óxido térmico:

x 2 + A. x o = B .( t + τ ) o

(9.13)

onde: xo = espessura do óxido t = tempo de oxidação A, B e τ são constantes que dependem de: temperatura, ambiente (gás), pressão e orientação da superfície da lâmina de Si. A constante τ depende ainda da espessura inicial do óxido existente antes de iniciar a oxidação. A Fig. 9.21 mostra a curva do modelo de oxidação com os eixos de espessura e tempo normalizados com as constantes. Observa-se que esta função parabólica pode ser aproximada para funções linear, para tempos curtos, e quadrática simples, para tempos longos. Ou seja, no início da oxidação tem-se um crescimento linear do óxido com o tempo e após longo tempo, o óxido cresce com a raiz quadrada do tempo. Os valores das constantes A, B e τ devem ser determinados experimentalmente para as diversas condições de processo. De posse dos seus valores, pode-se projetar o processo de oxidação para obter-se uma espessura desejada de óxido. As espessuras empregadas Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.18

na fabricação de dispositivos e circuitos integrados semicondutores podem variar tipicamente na faixa de 2 a 1000 nm. Vale a pena ainda ressaltar que, embora o substrato empregado seja cristalino, a estrutura do óxido de silício formado não tem ordenação e pode ser considerado amorfo. a2) Deposição de isolante por CVD: Tanto o isolante SiO2 como o isolante Si3N4 podem ser depositados por técnica CVD (“Chemical Vapor Deposition” ou deposição química em fase vapor). Neste

Fig. 9.18 Curvas de condutividade Hall (total de portadores contribuindo), normalizada com a dose implantada, versus temperatura de recozimento com tempo fixo e 30 min, para 3 doses diferentes de implantação de 11B+ a 150 keV.

Fig. 9.19 Desenho esquemático de secção em corte de estrutura microfabricada por processo planar, com moldagem localizada da superfície. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.19

Fig. 9.20 Desenho esquemático de um forno de oxidação para lâminas de Si, com opção de ambientes de O2 seco, O2 + H2 (forma H2 O) ou vapor de H2O. processo, o filme é obtido pela reação química de gases introduzidos num reator, sobre a superfície da lâmina, sendo a reação catalizada por esta. Existe uma variedade muito grande de reatores. O reator CVD pode ser similar ao reator descrito no item anterior sobre crescimento epitaxial de Si por VPE. Ele deve ter os seguintes coponentes básicos: controle de pressão no reator (pode ser a baixa pressão com sistema de bombas de vácuo), controle de entrada de gases, controle de temperatura da lâmina. Opcionalmente pode ter um sistema de geração de plasma do gás. Como exemplos de processos temos:

• • • •

SiH4 + O2 → SiO2 + 2 H2 Si(C 2H5O)4 + 12 O2 → SiO2 + 8 CO2 + 10 H2O 3 SiH4 + 4 NH3 → Si3H4 + 12 H2 3 SiCl2H2 + 4 NH3 → Si3H4 + 6 HCl + 6 H2

(T ~ 450 °C) (T ~ 700 °C) (T ~ 700 – 900 °C) (T ~ 700 – 800 °C)

A taxa de deposição pode variar tipicamente de 10 a 1000 nm/min e depende dos parâmetros do processo: tipos de gases precursores, fluxos dos gases e sua mistura, pressão na câmara, temperatura da lâmina e potência de sinal de RF como fonte de plasma, quando usado. Gases em estado de plasma, contêm grande número de espécies excitadas energeticamente. As espécies químicas neste estado tornam-se muito mais reativas e fazem com que a taxa de deposição seja consideravelmente aumentada, ou ainda, permite que se realize o processo em pressões mais baixas e/ou temperaturas mais baixas (condições desejadas em certas aplicações). Como já mencionado, uma importante aplicação destes filmes isolantes é delimitar áreas da superfície da lâmina para dopagem localizada (difusão ou implantação iônica), remoção localizada de material por corrosão química e outras etapas. Mas além desta aplicação fundamental para o processo planar, os isolantes têm também as seguintes aplicações em dispositivos semicondutores: • proteção ou passivação da superfície do semicondutor • isolação elétrica entre metal e semicondutor e entre multi-níveis de metais. • isolante para capacitores • Isolante para porta de dispositivos de efeito de campo (MOS – metal/óxido/semicondutor). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.20

b) Processo de Fotolitografia: Fotolitografia é a técnica usada para imprimir padrões geométricos e abrir janelas em camadas na superfície da lâmina. Descreveremos a técnica, dividindo-a em três passos: 1º Passo: Fabricar uma máscara: A máscara é constituida por uma placa de material transparente e superfície bem plana. O material pode ser quartzo ou outro. Inicialmente a placa deve ser coberto por um filme de material opaco, por exemplo Cr ou Cr2O3, e sobre este um filme de emulsão fotosensível ou eletro-sensível. Imprime-se neste filme de emulsão o padrão geométrico, idealizado pelo projetista do dispositivo ou circuito, por um dos seguintes processos: • Projeção óptica a partir de um desenho em folha com alto contraste (mailer com rubilit). • Escrita direta sobre a emulsão por “flashes” de luz, comandado por computador, a partir de um sistema CAD (Computer Aided Design). • Escrita direta sobre a emulsão por feixe de elétrons, comandado por computador. Os últimos dois processos são os mais usuais atualmente. Após esta etapa, é realizada a revelação química da emulsão (similar à revelação de fotografia), que dissolve a área exposta e sensibilizada da emulsão. Em seguida, uma etapa de corrosão química remove o metal das áreas não mais cobertas por emulsão. Depois o restante da emulsão é removido por um solvente, já que não se necessita mais dele. Desta forma conclui-se a fabricação da máscara, que possui agora regiões opacas e regiões transparentes, de acordo com a geometria desejada. A Fig. 9.22 mostra uma fotografia de uma máscara. 2º Passo – Transferir o Padrão para a Lâmina: Um processo semelhante ao usado na fabricação da própria máscara é usado para transferir o desenho dela para a superfície da lâmina. A seqüência de sub-passos é como segue: a) Aplica-se um filme fotosensível, chamado de fotorresiste, sobre a lâmina que contém a camada a ser moldada. O fotorresiste é um material orgânico dissolvido em solvente e portanto é liquido inicialmente. Ele é aplicado por conta gotas na superfície da lâmina e espalhado uniformemente em um prato rotativo, com rotação de alguns milhares rpm. A Fig. 9.23 mostra uma fotografia desta etapa de aplicação e espalhamento de fotorresiste. Após a aplicação do fotorresiste é realizada uma cura do mesmos (estufa ou prato quente a aprox. 90 °C) para a evaporação do solvente e solidificação do fotorresiste. A Fig. 9.24a mostra um desenho de secção em corte da lâmina após esta etapa. b) Expõe-se a lâmina com o fotorresiste a fonte de luz, através da máscara, como ilustra a Fig. 9.24b. Caso já exista uma geometria anterior na lâmina, normalmente deve-se alinhar a nova geometria em relação à esta. As máquinas de exposição, chamadas de foto-alinhadoras, possuem sistema de microscópia para fazer este alinhamento. c) Remove-se em seguida a máscara e faz-se a revelação química do fotorresiste. O revelador dissolve as partes do fotorresiste que foram expostas, no caso de fotorresiste positivo (existe também fotorresiste negativo, onde ocorre o inverso), como mostrado na Fig. 9.24c.

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3º Passo – Corrosão Química da Camada e Remosão do Fotorresiste: A corrosão química da camada pode ser feita por solução líquida, por exemplo HF para a corrosão de camada de SiO2 , ou por um plasma com radicais reativos, por exemplo plasma de CF4 com H2 para corroer camada de SiO2. No passado, o usual era o uso de soluções líquidas enquanto atualmente usa-se cada vez mais plasmas reativos. Por meio de plasma consegue-se definir geometrias com dimensões menores e com obtenção de paredes verticais nas janelas. A Fig. 9.24d mostra um desenho em secção em corte da estrutura após a etapa de corrosão da camada. Em seguida podemos remover todo o fotorresiste, já que ele não é mais necessário. A estrutura final é como ilustrada na Fig. 9.24e. Terminada a fotolitografia, a superfície está pronta para a próxima etapa, como por exemplo a dopagem por difusão ou por implantação iônica. Neste caso, a dopagem ocorre apenas nas regiões não cobertas por óxido. Seqüência semelhante é usada para

Fig. 9.21 Curva normalizada da espessura de óxido versus tempo, obtido por crescimento térmico.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.22

Fig. 9.22 Fotografia de uma máscara para um processo de fotolitografia.

Fig. 9.23 Fotografia do processo de aplicação e espalhamento centrifuga de fotorresiste em sistema com prato rotativo.

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a)

b)

c)

d)

e)

Fig. 9.24 Desenhos de secções em corte da estrutura da lâmina com camada de SiO2 , após as várias etapas do processo de fotolitografia: a) aplicação do fotorresiste, b) exposição do fotorresiste através da máscara, c) revelação do fotorresiste, d) corrosão química da camada de SiO2, e) remoção do fotorresiste final.

Fig. 9.25 Idem à Fig. 9.24, com desenhos em duas dimensões.

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fabricar trincheiras no semicondutor, abrir vias para contatos ou ainda para definir linha de metais de interconexões. A Fig. 9.25 mosta mais uma vez a seqüência de etapas do processo de fotogravação, com ilustrações em duas dimensões.

9.3 Metalização e Diagramas de Fases O termo metalização é usado para descrever as etapas de obtenção dos contatos ôhmicos nos dispositivos semicondutores e as linhas de interconexões entre os diversos pontos do circuito integrado. Trata-se de um tópico crítico da fabricação de CI´s, pois ela afeta diretamente o seu desempenho, o rendimento de produção e a confiabilidade do componente final. O termo confiabilidade refere-se a taxa de falhas ou tempo médio de vida do componente. Tipicamente, um componente eletrônico deve ser projetado e fabricado para ter um tempo médio de vida de pelo menos 10 anos. O rendimento de produção por sua vez, refere-se ao número de componentes (em %) que passam pelos testes funcionais e de desempenho do componente logo após a fabricação. Ele pode variar bastante, dependendo da complexidade do circuito e do tempo de maturidade da versão tecnológica empregada. Produtos mais simples e “maduros” podem apresentar rendimento acima de 90%, enquanto que produtos complexos (microprocessadores por exemplo) e em fase inicial de produção podem apresentar rendimentos de dezena a algumas dezenas de %. A metalização afeta também fortemente o desempenho dos circuitos como mencionamos acima. Isto se deve aos seguintes fatos: a) associado ao contato semicondutor-metal existe uma resistência série parasitária associada. O valor desta resistência depende fortemente da metalurgia deste contato, além da área do contato; b) as linhas de inteconexões apresentam uma resistência série parasitária, que, associada a sua capacitância de linha, introduz um atraso de propagação do sinal elétrico. A propagação do sinal pode ser modelada pelo produto RC característico da resistência e capacitância distribuida da linha. Assim, para aumentar a velocidade de operação do CI, devemos empregar metais com a mais baixa resistividade possível, isolados por material dielétrico de menor constante dielétrica possível. A escolha dos metais para a obtenção de contatos ôhmicos e para interconexões, visando as caracterísicas desejadas de desempenho, rendimento e confiabilidade, requer um conhecimento profundo das características e comportamento dos metais e das suas interações metalúrgicas com as camadas vizinhas. Algumas destas informações estão descritas em diagramas de fase dos materiais. a) Diagramas de Fase e Contatos: O diagrama de fases de um material ou de um sistema de materiais, é uma representação gráfica das suas possíveis fases, em condições de equilíbrio e em função dos parâmetros: composição, temperatura e pressão. Descrevemos alguns exemplos de diagramas de fases, bem como, implicações destas informações sobre os processos usados na fabricação de componentes semicondutores:

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.25

1) Diagrama de fase da água: A Fig. 9.26 mostra o diagrama de fase da água, indicando as condições de temperatura e pressão nas quais têm-se as fases sólida, líquida e gasosa da água. Este é um dos diagramas mais simples e conhecidos dos leitores. 2) Diagrama de fase de um sistema binário de componentes similares. Componentes similares refere-se a componentes que apresentam estrutura cristalina, diâmetro atômico e ligações químicas similares. Como exemplo temos o caso do sistema Ge-Si, com seu diagrama de fase mostrado na Fig. 9.27. Este diagrama refere-se à condição de pressão constante e atmosférica, tendo como variáveis os parâmetros temperatura e composição dos elementos. O diagrama mostra as temperaturas de fusão do material com composição 100% Si (1414 °C) e 100% Ge (940 °C), nas quais temos uma transformação do material de fase sólida para fase líquida ou vice-versa. Para ligas com composição diferente de 100%, temos 3 fases possíveis em função da temperatura: sólida, mistura de líquido e sólido, líquida. Observa-se também, que as curvas de transformação de fase têm comportamento com variação monotônica entre os pontos de fusão dos elementos puros. O diagrama também contém a informação das quantidades sólidas e líquidas na condição de fase dupla., dada pela lei da alavanca (uma regra de 3 bem intuitiva). Tomemos como exemplo uma composição Ge-Si, C0, a 1200 °C. Em condições de equilíbrio, obtém-se do diagrama, que a parte sólida deverá ter composição CS e a parte líquida, composição CL. Como a composição global deve permanecer C0 (conservação da matéria), por regra de 3 obtém-se as frações sólidas e líquidas: % − Sólida

=

C0 − C L . 100 CS − C L

% − Líquida =

CS − C0 . 100 CS −CL

Dos dados da Fig. 9.27 obtém-se uma fase dupla com 37% sólido e 73% líquido. 3) Diagrama de fase de um sistema binário de elementos não similares. Como exemplos destes sistemas de interesse temos: Au-Si, Al-Si, PdSn, outros silicetos. 3.1) Sistema Au-Si: A Fig. 9.28 mostra o diagrama de fase do sistema Au-Si. Uma primeira diferença deste sistema em relação ao anterior de elementos similares, é que as curvas de transformação de fase não apresentam mais um comportamento de variação monotônica, podendo ter um ponto de fusão de uma liga, com temperatura inclusive inferior aos dos pontos de fusão dos dois elementos puros. O ponto em particular e singular de mínima temperatura de fusão é chamado de ponto de fusão eutético. A composição da liga correspondente é chamada de liga eutética. Para temperaturas abaixo da fusão eutética, todo o material é sólido. Para material com composição diferente à da liga eutética, podemos ter 3 fases possíveis, dependendo da temperatura: sólida, mistura de sólido com líquido, líquida. No caso do sistema Au-Si, observa-se as seguintes temperaturas de fusão: 1064 °C para Au puro, 1412 °C para Si puro e 363 °C para a liga eutética composta por 82% de Au e 18% de Si. A característica de formação de liga eutética é freqüentemente usada para soldar o chip de Si com uma base de Au da Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.26

Fig. 9.26 Diagrama de fase da água.

Fig. 9.27 Diagrama de fase do sistema binário Ge-Si.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.27

Fig. 9.28 Diagrama de fase do sistema binário Au-Si. cápsula final de uso do componente. A Fig. 9.29 ilustra o processo de formação desta solda. O chip é colocado sobre o suporte metálico contendo uma película superficial de Au. Por aquecimento até temperatura acima da fusão eutética, começa a fusão na interface, formando uma fase líquida com composição igual à da liga eutética. Após resfriamento, temos a solidificação com permanência da liga eutética Au-Si na interface entre os 2 materiais puros. 3.2) Sistema Al-Si: A Fig. 9.30 mostra o diagrama de fase do sistema binário Al-Si. Observamos deste diagrama as seguintes temperaturas de fusão: 660 °C para Al puro, 1414 °C para Si puro e 577 °C para a liga eutética composta por 12% de Si e 88% de Al. Outro detalhe importante é mostrado no gráfico ampliado da região de 0 a 1.5% de Si em Al. Esta região do diagrama informa o limiar de solubilidade sólida de Si no Al, ou seja, para pontos dentro do triângulo mostrado, o Si fica solúvel no Al (em estado sólido). Considerando um ponto dentro do triângulo, por exemplo 0.5% de Si e temperatura de 500 °C, ao reduzir-se a temperatura, observa-se que passamos pelo limiar de solubilidade sólida em 450 °C. Como conseqüência, o Si tenderá a precipitar-se em agregados, para temperaturas inferiores a esta. Outra conclusão que podemos tirar do detalhe deste diagrama é que, se colocarmos o Si e Al em contato direto e em equilíbrio térmico numa dada temperatura, por exemplo 450 °C, Si irá difundir para dentro do Al até alcançar a concentração igual à da sua solubilidade sólida nesta temperatura. Estas considerações são de importância fundamental para o desenvolvimento e estudo de contatos ôhmicos de Al com Si, como muito usado na fabricação de dispositivos semicondutores. O processo de formação de contato ôhmico de linha de Al com uma dada região de dispositivos de Si, segue a seguinte seqüência: • Fotogravação e abertura de via de acesso através do isolante de superfície (SiO2). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.28

• • •

Deposição de camada de Al (evaporação térmica ou “sputerring”) Fotogravação do Al para definir as linhas dos contatos e interconexões. Sinterização do contato, por recozimento térmico (450 °C por 30 min). Nesta etapa, a fina camada de óxido nativo na superfície do Si é parcialmente absorvida pelo metal, melhorando assim o contato Al-Si. Como citamos acima, durante a etapa de sintering, Si migra para o filme de Al, devido à sua solubilidade sólida nesta temperatura. Esta difusão de Si para o Al não se dá de forma uniforme ao longo da superfície do Si no contato, mas sim, preferencialmente por pontos mais fracos do óxido nativo. Neste pontos formam-se assim verdadeiras crateras no Si, como ilustra a Fig. 9.31. A formação destas crateras fica demonstrada pela fotografia, tirada após a sinterização e a remoção do Al do contato e mostrado nesta mesma figura. Estas crateras no Si são por sua vez, preenchidas pelo próprio Al, formando cravos (“spikes”). Isto pode causar falhas no funcionamento de dispositivos em caso do contato ser formado sobre uma junção rasa (profundidade de junção menor que a da cratera), curto-circuitando a mesma. Em dispositivos de dimensões maiores, este problema não causa danos. O problema pode também ser consideravelmente aliviado se ao invés de usar Al puro, depositarmos uma camada de Al já contendo uma certa fração de Si, por exemplo, 1% de Si. Como discutimos, durante o sintering temos a difusão de Si para o Al, porém, além disto, este Si tende a precipitar-se, formando nódulos de Si, quando resfriamos a lâmina de Si, no final do processo. Estes nódulos são visíveis por microscópio, como mostrado na fotografia da Fig. 9.32. Esta fotografia mostra a superfície de um transistor MOS (fabricado no CCS/UNICAMP em disciplina de

Fig. 9.29 Ilustração da solda eutética de chip de Si sobre uma base de Au.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.29

Fig. 9.30 Diagrama de fase do sistema binário Al-Si.

Fig. 9.31 Ilustração da formação de cravos (“spikes”) num contato Al-Si.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.30

Fig. 9.32 Fotografia de um transistor MOS (fabricado no CCS/UNICAMP). Note a diferença entre as linhas de Al conectadas à fonte e dreno e a linha de porta do transistor, esta sem formação de nódulos de precipitados de Si. laboratório). Nota-se que as linhas de Al ligadas aos contatos ôhmicos de fonte e dreno apresentam muitos pontos pretos correspondentes aos nódulos de Si, enquanto que a linha de Al de porta do transistor (sem contato com Al) não possui tais nódulos. 3.3) Sistema silicetos: Silicetos são ligas de Si com metais. Vários metais refratários reagem com o Si uniformemente, a partir de uma interface de contato de filme metálico sobre Si, quando recozido em temperatura apropriada. Isto resulta em formação do siliceto com boa morfologia (sem formação de crateras como ocorre no caso da sinterização do contato Al-Si). A formação do siliceto dá-se pela reação química em estado sólido, entre os 2 elementos, metal e Si, sendo controlado pela temperatura do processo. Cada siliceto apresenta algumas fases (liga com dada estequiometria) possíveis, sendo que cada uma destas tem características específicas. A tabela 9.2 apresenta a resistividade de algumas fases de vários silicetos. Normalmente, a fase mais rica em Si é a fase mais estável do siliceto daquele metal. Deseja-se usar siliceto com boa estabilidade térmica e de baixa resistividade. O diagrama de fase do sistema metalSi indica todas as fases possíveis do siliceto. A Fig. 9.33 mostra o diagrama do sistema Pt-Si. Vale ressaltar que os diagramas de fase são obtidos a partir de estudos metalúrgicos de materiais de corpo (grandes espessuras) e que pode haver algumas diferenças em relação aos casos de filmes finos. Embora o diagrama de fases do sistema Pt-Si indique 5 fases de silicetos possíveis, observa-se apenas as transformações por 3 fases de silicetos quando recozemos um filme fino de Pt sobre substrato de Si, ou seja: Pt/Si transforma-se em Pt2Si e este em PtSi (monosiliceto de platina), como ilustrado no desenho esquemático da Fig. 9.34. É possível ainda, em certas condições de processo, limitar a formação siliceto, de forma auto-alinhada, sobre toda a área da janela da via de Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.31

contato metal-Si. A Fig. 9.35 ilustra este procedimento. Após a abertura da janela da via do contato, deposita-se o metal sobre toda a superfície. É feito um primeiro recozimento, que forma uma fase intermediária do siliceto apenas na janela do contato, evitando seu crescimento lateral (temperatura e tempo limitados). Em seqüência, uma corrosão química remove seletivamente o metal não reagido, deixando o siliceto formado sobre os contatos. Um segundo recozimento é realizado para efetuar a transformação do siliceto na fase desejada, de menor resistividade e estabilidade superior. Após a formação do siliceto no contato, pode ser realizada a metalização para a formação das linhas de inteconexões, por exemplo, linhas de Al. O uso do siliceto nos contatos resulta em contatos ôhmicos de menor resistência e reduz a formação dos cravos. Tabela 9.2 Resistividades típicas de integrados. Siliceto Resistividade (µ µ Ω .cm) Co2Si 70 CoSi 150 SoSi2 15 CrSi2 500 MoSi2 100 NbSi2 50 Ni2Si 25 NiSi 20

silicetos usados em tecnologia de circuitos Siliceto NiSi2 Pd2Si PtSi TaSi2 TiSi2 VSi2 Wsi2 ZrSi2

Resistividade (µ µ Ω .cm) 35 25 35 50 15 15 100 35

b) Linhas de Inteconexões: As linhas de interconexões nos componentes são necessárias para alimentar os transistores com as fontes de alimentação ou de polarização e para levar os sinais elétricos de operação do circuito entre os vários pontos. Um requisito básico para o metal de interconexão é a baixa resistividade do mesmo. Valores de resistividade de corpo dos 4 metais de menor resistividade são apresentados na tabela 9.3, juntamente com suas vantagens e desvantagens. Tabela 9.3 Valores de resistividade e vantagens e desvantagens dos 4 metais de menor resistividade. Metal Desvantagens Resistividade (µ µ Ω .cm) Vantagens Ag 1.6 • Corrosivo • Filme instável Al 2.7 • aderência • eletromigração sobre Si e SiO2 • resistividade • estável Au 2.2 • caro • difunde no Si e SiO2 Cu 1.7 • corrosivo • difunde no Si e SiO2 Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.32

Fig. 9.33 Diagrama de fase do sistema Pt-Si.

Fig. 9.34 Seqüência transformações de fases pela reação entre filme fino de Pt e substrato de Si. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.33

Fig. 9.35 Formação de siliceto de Ti, de forma auto-alinhada, sobre uma janela de via de contato. Entre os 4 metais da tabela 9.3, o Al foi e ainda é o metal escolhido para uso em linhas de interconexões em circuitos integrados. Isto se deve à sua resistividade aceitável e excelente aderência sobre superfícies de Si e de SiO2. Porém o grande problema do Al é a sua alta susceptibilidade ao efeito de eletromigração. Eletromigração é um efeito de migração de átomos do material, sob efeito da transferência de um momentum da nuvem de elétrons da corrente elétrica passando pela mesma. Este efeito é maior, quanto maior a densidade de corrente e a temperatura de operação. Este efeito é também tanto maior quanto menor o ponto de fusão do material, ou seja, quanto menor a energia das ligações químicas do material. A eletromigração é um dos mecanísmos de falha de circuitos integrados, pois ela causa a formação de aberto em linhas e de curtos entre linhas vizinhas. O efeito é mais problemático quando reduzimos as dimensões das linhas, uma vez que isto aumenta a densidade de corrente pelos mesmos. Este fato, aliado à resistividade relativamente alta do Al comparado aos outros metais citados, fez aumentar a procura por um metal alternativo ao Al. Au e Cu são bons candidatos para substituir o Al, porém ambos sofrem do problema de alta difusividade no Si e no SiO2. Além disto, estes metais geram estados profundos na banda proibida do Si, afetando assim adversamente o tempo de vida de portadores, que por sua vez dá origem a altas correntes de fugas de junções, entre outras. É, no entanto, possível empregar estes metais se evitarmos o contato direto dos mesmos com o Si e o SiO2, protegendo-os por capas de materiais de barreira de difusão e com boa aderência. Após uma década de pesquisa, chegou-se a um estágio tecnológico que já permite usar Cu com material de interconexão, sendo incorporado em alguns produtos comerciais desde 1998. c) Multiníveis de Interconexões Em circuitos integrados modernos, grande fração da área do chip é ocupado por linhas de interconexões. Além disto, a velocidade de operação do circuito é fortemente afetada pelo tempo de propagação de sinais pelas linhas de interconexão. Desta forma, soluções tecnológicas que resultem na redução da área e consequentemente na redução do comprimento da linhas é uma procura constante. A solução natural é o uso de multiníveis de metal. A Fig. 9.36 mostra um desenho esquemático de uma estrutura com 3 níveis de metalização. Uma fotografia de uma estrutura com 4 níveis de metal é mostrada na Fig. 9.37. Cada nível de metal é isolado do nível subsequente por uma camada isolante, como óxido de silício ou um material orgânico isolante. A procura atual é por desenvolver filmes isolantes com a menor constante dielétrica possível, com o intuito de reduzir a capacitância distribuída da linha e como conseqüência, o tempo de Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.34

propagação de sinal na linha. Esta pesquisas incluem filmes de SiO2 quimicamente modificados ou ainda porosos, bem como novos materiais orgânicos. Os filmes isolantes devem ser processados para confecção de vias de acesso ao metal inferior. Estas vias de acesso devem ocupar a menor área possível, usando-se paredes verticais e preenchimento da via por um tampão (“plug”) condutor, tipicamente de W (resistividade aceitável para esta função e disponibilidade de processo CVD para a deposição e preenchimento das vias estreitas com paredes verticais). A filosofia do uso de multiníveis de metalização em circuitos integrados é similar ao do seu uso em circuitos impressos. Inclusive, a tecnologia de circuito impresso, bem como a de montagem dos chips no mesmo, tende a incorporar mais e mais os conceitos desenvolvidos na indústria de semicondutores. Voltando ao circuito integrado, o melhor dos mundos para a problemática de interconexões é usar multiníveis de metal em conjunto com o uso de metal com alta imunidade ao efeito eletromigração, que no caso é o Cu. Desta forma, podemos usar linhas mais estreitas, reduzindo assim a área do chip, o comprimento das linhas, as capacitâncias associadas e o tempo de propagação de sinal. A Fig. 9.38 mostra uma fotografia de um chip usando 6 níveis de interconexões de Cu, após uma corrosão seletiva do dielétrico (só para melhor observação).

Fig. 9.36 Ilustração esquemática de uma estrutura de três níveis de metalização.

Fig. 9.37 Fotografia de microscópio eletrônico de uma secção de área em corte de estrutura com 4 níveis de metal. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.35

Fig. 9.38 Fotografia de microscópio eletrônico de uma estrutura de 6 níveis de metal de Cu, após uma corrosão química seletiva do material isolante (Processo CMOS 0,75 da IBM).

9.4 Exemplos de Estruturas de Dispositivos Neste item apresentaremos vários exemplos de estruturas de dispositivos. Baseado na descrição dos processos básicos de microfabricação apresentados acima, fica fácil imaginar uma seqüência de processos para a obtenção das estruturas. Um exemplo de seqüência de processos, ou de integração de processos, será apresentado no próximo item, para uma tecnologia específica e simples. O presente item não visa detalhar o funcionamento de dispositivos, tema este do próximo capítulo, mas apenas mostrar suas estruturas físicas.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.36

a) Diodo pn: A Fig. 9.39 mostra um desenho esquemático de uma estrutura de diodo pn, composto por substrato tipo n e região difundida tipo p. O desenho mostra a delimitação da junção na superfície e o contato ôhmico de Al. b) Diodos LED e Laser: A estrutura de diodos LED (Light Emitting Diode) e Laser (Light Amplification by Stimulated Emission of Radiation) são mostrados na Fig. 9.40. Estes tipos de diodos são fabricados tipicamente em semicondutores compostos do tipo III-V, com diodo pn composto por heterojunção, ou seja, junção com materiais distintos. A região emissor de luz é composto por camada de semicondutor com banda proibida (E G) menor, para confinar os portadores e estimular sua recombinação e emissão de fótons. c) Transistores BJT (Bipolar Junction Transistor): A Fig. 9.41 mostra desenhos esquemáticos de estrutura de transistor tipo npn, como usado em tecnologia de circuito integrado. Neste caso, o substrato é do tipo p e não é usado como parte ativa dos transistores npn. Cada transistor npn é isolado dentro de uma “ilha”. O transistor bipolar npn é formado por duas junções pn muito próximas e em oposição. A função da camada enterrada tipo n+ é apenas reduzir a resistência série do coletor. d) Transistores de efeito de campo: MESFET e MOSFET: Como ilustra a Fig. 9.42, o transistor tipo MESFET é constituido por um canal, tipo n neste caso, já formado e com duas regiões de contato chamados de fonte e dreno. Um contato metal-semicondutor, terminal de porta no centro do dispositivo, forma um diodo tipo Schottky, que permite controlar a quantidade de portadores de condução de corrente pelo canal. No caso do transistor MOSFET, ou simplesmente MOS, temos duas diferenças (ver Fig. 9.42b), a saber: o metal de porta é isolado do canal por uma fina camada de isolante (SiO2 por exemplo) e o canal tipicamente não existe por construção, mas sim é formado por indução pelo potencial aplicado na porta. Analogamente ao MESFET, ela possui duas regiões para os contatos de fonte e dreno. No caso da Fig. 9.42b, mostramos o transistor chamado nMOS (de canal tipo n), que é construido sobre um substrato (ou regiâo) tipo p. e) Tecnologia CMOS: A tecnologia CMOS refere-se a uma estrutura composta pela associação de transistores MOS complementares, ou seja, de transistores nMOS e pMOS. Tipicamente, os transistores nMOS e pMOS são associados em série, tendo o terminal de entrada ligado às duas portas dos transistores complementares. A Fig. 9.43 mostra o desenho esquemático de uma estrutura CMOS. Necessitamos de regiões (poços ou ilhas) tipo n e tipo p para a fabricação dos transistores pMOS e nMOS respectivamente. Normalmente o material de porta usado é uma camada de silício policristalino altamente dopada. Para reduzir resistências parasitárias das linhas de porta e de fontes e dreno, é comum ainda formar um siliceto na superfície das mesmas, por exemplo TiSi2 ou CoSi2. A grande motivação pela tecnologia CMOS é o seu baixo consumo de potência, de grande importância para CI´s com milhões a bilhão de transistores. Atualmente, a grande maioria dos CI´s são fabricados em tecnologia CMOS (> 85%).

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Fig. 9.39 Desenho esquemático da estrutura de um diodo pn.

Fig. 9.40 Desenho esquemático da estrutura de um a) LED e b) Laser.

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Fig. 9.41 Desenho esquemático da estrutura de um transistor npn em tecnologia de circuito integrado, desenho em 2 dimensões.

Fig. 9.42 Desenho esquemático da estrutura de transistores de efeito de campo, a) tipo MESFET e b) tipo MOSFET.

Fig. 9.43 Desenho esquemático da estrutura CMOS, composto pela combinação de transistores MOSFET canal n e canal p. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.39

Fig. 9.44 Desenho esquemático da estrutura CMOS/SOI (Si sobre isolante). f) Tecnologia CMOS/SOI: SOI significa “silício sobre isolante” (Silicon On Insulator). Neste caso fabrica-se uma camada monocristalina de Si sobre a superfície de lâmina de Si contendo uma camada de SiO2. Existem diferentes processos para obter tal estrutura. Um método bastante usado, é pela implantação de íons de oxigênio em alta dose e energia seguido por um recozimento, formando assim uma camada enterrada de SiO2. Em seguida, fabrica-se os transistores nMOS e pMOS na camada de Si e isola-se os mesmos pela corrosão da camada de Si das regiões de campo. Por este procedimento, os 2 tipos de transistores ficam totalmente isolados e apresentam reduzidas capacitâncias parasitárias. A Fig. 9.44 ilustra um desenho esquemático da estrutura CMOS/SOI. Esta tecnologia apresenta várias vantagens em relação ao do CMOS tradicional, fabricado diretamente na lâmina de Si, e vem sendo indicado como muito promissora para o futuro.

9.5 Exemplo de Integração de Processo: nMOS A título de ilustrar melhor como podemos obter as estruturas apresentadas no item anterior, descreveremos a seguir uma seqüência de processos, ou integração de processos, para a fabricação de circuitos integrados com uma tecnologia nMOS particular e simples. A seqüência de processos é como segue e é ilustrada pelos desenhos apresentados na Fig. 9.45: • Usar lâmina de Si tipo p, orientação (100) e resistividade de 2 a 20 ohm.cm. • Limpeza química das lâminas • Oxidação térmica do silício para obter uma fina camada de SiO2, chamada de almofada, para acomodar filme de Si3N4, o qual apresenta grande diferença de coeficiente de expansão térmica com relação ao substrato de Si. • Deposição de filme de Si3N4 por técnica CVD (Fig. 9.45a). • Fotogravação do filme de Si3N4, deixando-o sobre as áreas ativas dos transistores (Fig. 9.45b) – Máscara M1. • Oxidação térmica do Si para obter um óxido espesso nas regiões de campo. As áreas ativas não são oxidadas devido à proteção destas áreas com filme de Si3N4. Este processo é chamado de LOCOS (LOCal Oxidation of Silicon), (Fig. 9.45c). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.40

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Remoção das plataformas de Si3N4, por corrosão química (Fig. 9.45d). Oxidação térmica do Si para obter filme fino de óxido de porta (Fig. 9.45e). Deposição de filme fino de si-policristalino por processo CVD (Fig. 9.45f). Fotogravação do filme de si-poli, para definição das linhas de porta dos transistores MOS (Fig. 9.45g) – Máscara M2. Implantação de íons de fósforo, com alta dose, para dopar as regiões n+ de fonte/dreno e as linhas de Si-poli de porta. Recozimento pós-implantação iônica para ativar os dopantes, seguida por uma oxidação do Si para passivar as junções. Depositar filme de óxido de silício por técnica CVD para aumentar a espessura do óxido de isolação sobre as regiões de fonte/dreno e porta (Fig. 9.45h). Fotogravação para abertura de vias de contatos no óxido de silício sobre regiões de fonte/dreno e porta (Fig. 9.45i) – Máscara M3. Evaporação de filme metálico, Al, para inteconexões. Fotogravação do filme de Al para definir as linhas de interconexões (Fig. 9.45j) – Máscara M4. Recozimento final de sinterização dos contatos Al-Si e passivação dos estados de superfície na interface SiO2/Si.

Neste estágio os CI´s estão concluídos a nível de lâmina. Após este ponto, os CI´s devem ser testados funcionalmente, usando um sistema com pontas de prova diretamente sobre a lâmina. Os chips que não passarem no teste recebem um pingo de tinta vermelha, para sua identificação de eliminação posterior. Em seguida, a lâmina é colada numa tecido plástico e elástico. Uma serra diamantada faz cortes na lâmina nos espaços deixados entre as colunas e linhas de chips. Esticando-se em seguida o tecido suporte, os chips são fisicamente separados. Os chips sem o pingo de tinta vermelha são em seguida montados e soldados sobre a base de cápsulas. Uma máquina de solda de fios executa a conexão entre as áreas de solda dos terminais externos no chip até os terminais da cápsula. Finalmente as cápsulas são seladas. Antes do uso ou comercialização dos chips, os mesmos devem ser testados exaustivamente, quanto aos parâmetros funcionais, de desempenho, de controle de qualidade e de confiabilidade.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.41

Fig. 9.45 Ilustração da seqüência de fabricação de uma tecnologia nMOS (ver texto). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.42

9.6 Evolução da Microeletrônica. No século 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos feito com estes materiais. Houve, no entanto, alguns trabalhos empíricos, como foi o caso da invenção do retificador a estado sólido, apresentado por F. Braun, em 1874. Este retificador foi feito com cristal de PbS, soldado com um fio metálico (diodo de ponta de contato). Este diodo apresentava característica muito instável e foi abandonado temporariamente, até uma época em que os diodos a válvula não atendiam à demanda de uso de freqüências mais altas. O início do século 20 por sua vez foi fundamental para o desenvolvimento da microeletrônica, pois houve um enorme progresso na teoria física, com o desenvolvimento da mecânica quântica, por Heisenberg, Schrödinger e outros, notadamente durante meados dos anos 20. Em paralelo a este fato, foi proposto um primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado sólido. Em 1926, Lilienfiel patenteou a idéia de modular a condutividade de um semicondutor por meio de um campo elétrico, chamado como dispositivo de efeito de campo. Lilienfield no entanto não teve sucesso na realização prática da sua proposta. Na década seguinte dos anos 30, houve um forte crescimento no desenvolvimento de teorias quânticas em sólidos, ou seja, a aplicação da mecânica quântica em sólidos, com os conceitos de bandas de energias, bandas proibidas, mecânica estatística, portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vários outros (a maioria da Inglaterra). Estes conceitos teóricos permitiram entender os semicondutores e motivar a pesquisa por dispositivos semicondutores. No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para estudar e desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de campo. Um outro grupo bastante ativo nesta área e que contribuiu significativamente com o trabalho na Bell Labs era o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si tipo p e tipo n. No mesmo ano, J.Scaff e H. Theuerer mostram que o nível e o tipo de condutividade do Si é devido à presença de traços de impurezas. Durante os anos seguintes da II Guerra mundial, as pesquisas nesta área são suspensas na Bell Labs, devido a outras prioridades. Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrônica era baseado nos seguintes dispositivos básicos: • Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis, caras e de alto consumo de potência. • Relés elétro-mecânicos, que por sua vez eram de comutação muito lenta. Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento de novos dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em estado sólido, agora sob liderança de William Schockley, concentrando esforços na pesquisa dos semicondutores Ge e Si e de transistores de efeito de campo. Nesta época, um dos pesquisadores do grupo, Bardeen, sugere uma explicação pela insucesso na obtenção do transistor FET baseado na alta densidade de estados de superfície dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa da invenção do FET, Bardeen e Brattain descobrem por acaso o efeito de transistor Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.43

bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor e esquema elétrico são mostrados na Fig. 9.46. O transistor era constituído por uma base de Ge tipo n (contato de base pelas costas da amostra) e duas junções de contato tipo p na superfície, sendo um de emissor e outro o coletor, feitos um próximo ao outro. Após os cuidados necessários para patentear o invento e convencer o exército americano, que queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O descobrimento do efeito transistor bipolar é sem dúvida atribuído aos pesquisadores Bardeen e Brattain, mas quem desenvolveu a teoria e explicação sobre o funcionamento do transistor bipolar foi o chefe deles, W. Schokley, em janeiro de 1948. A teoria de Schockley, de injeção de portadores minoritários pela junção emissor-base, foi comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J. Shive. Esta teoria torna-se amplamente acessível com o lançamento do livro “Electrons and Holes in Semiconductors” por W. Schokley em 1950. Mais tarde, em 1956, Schokley, Brattain e Bardeen são condecorados com o prémio Nobel de física pelas contribuições referentes ao transistor bipolar. A pesquisa pela obtenção do transistor de efeito de campo foi mantida, apesar do descobrimento do transistor bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste caso, a porta é constituída por uma junção pn, que controla a passagem de corrente pelo canal. Desta forma, contornou-se o problema de estados de superfície, que ainda não tinha sido resolvido até então. Um fato histórico que contribuiu muito com o desenvolvimento da microeletrônica foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preço de US$ 25.000,00, empresas como Texas Instruments e Sony, compraram a licença para aprender e usar a tecnologia de fabricação de transistores. A tecnologia foi transferida através de um workshop realizada na Bell Labs em abril de 1952. Sony foi a primeira empresa a fabricar um radio totalmente transistorizado e comercializá-lo em escala, criando assim o mercado de consumo para transistores. Em 1955, Schockley deixa a Bell Labs e funda sua própria empresa, Schockley Semiconductors, que marca a origem do Vale do Silício, no estado de California. A sua empresa em sí não foi marcante, porém ela começou com pesquisadores e empreendedores de alto nível, que depois criaram a Fairchild (1957) e Intel, entre muitos outros. Entre estes pesquisadores destacam-se Gordon Moore e Robert Noyce. Não muito depois, já em 1962, a Philco instala fábrica de diodos e transistores em São Paulo. Ou seja, já no início da era dos semicondutores, o Brasil tinha atividades de microeletrônica. Uma vez dominado alguns processos de fabricação de transistores, nasceu a idéia de se fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas Instruments, no ano de 1958. Kilby demonstrou sua idéia com um circuito fabricado sobre um único bloco de Si, contendo um transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes dispositivos eram no entanto interconectados por meio de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito integrado rudimentar é mostrado na Fig. 9.47. Em paralelo, um grupo da Fairchild desenvolve um processo superior para fabricar transistores (J. Hoerni) e chamado de processo planar (apresentado no item 9.2 deste capítulo). Este mesmo processo é adaptado logo em Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.44

seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos integrados. Este processo foi fundamental para o progresso da microeletrônica, já que seu princípio básico, acrescido de várias inovações e evoluções, vem sendo usado até hoje na fabricação dos modernos CI´s. O início da comercialização de CI´s inicia-se a partir do ano de 1962, não parando mais de crescer em termos de volume e de densidade de transistores por chip. A Fig. 9.48 mosta a fotografia do primeiro CI fabricado pelo processo planar. Marcos precursores e fundamentais para a invenção do processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre difusão de dopantes doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as áreas de difusão; c) em 1955, Andrus e Bond desenvolvem materiais tipo fotorresiste para a litografia e gravação de padrões em filmes de SiO2. O estudo e desenvolvimento de processos de oxidação de Si permitiram finalmente o desenvolvimento do tão sonhado transistor de efeito de campo com porta isolada, ou seja, o transistor MOSFET ou simplesmente MOS (veja Fig. 9.42b). Em 1960, um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o transistor MOS. A interface SiO2/Si é uma interface de muito boa qualidade com baixa densidade de estados de superfície. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre, causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste problema era a falta de controle de contaminação de impurezas. Mais especificamente,

Fig. 9.46 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por pesquidores da Bell Labs, b) esquema elétrico correspondente (fig.3 – paper 1)

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.45

Fig. 9.47 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958. impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta e que causa um desvio na tensão de limiar dos transistores (altera a densidade de portadores induzidos no canal). A combinação de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass a propor a tecnologia CMOS em 1963 (ver Fig. 9.43). Outros marcos históricos que contribuíram enormemente para o avanço das tecnologia MOS foram, a) o uso de filme de silício policristalino dopado como material de porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para o ajuste da tensão de limiar do transistores, pela dopagem da região de canal com muita precisão. Além dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio século de vida da era dos semicondutores. K. K. Ng apresenta uma revisão ampla destes dispositivos (“A Survei of Semiconductor Devices”, IEEE Trans.Electr. Dev., vol.43, no. 10, p.1760, Oct. 1996), que recomendamos como leitura. Ele classifica como sendo 67 dispositivos distintos, com mais aproximadamente 110 outros dispositivos relacionados, com pequenas variações em relação aos primeiros, como parcialmente ilustrado na Fig. 9.49. Uma relação resumida destes dispositivos é apresentada na tabela 9.4, com os mesmos organizados em grupos, baseado em suas funções e/ou estruturas.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.46

Tabela 9.4 Grupos de dispositivos semicondutores, organizados por função e/ou estrutura. Sub-grupo Dispositivos Retificadores Diodo p-n Diodo p-i-n Diodo Schottky Diodo de barreira dopada panar - PDB Diodo de heterojunção Resistência negativa Diodo túnel Diodo de transferência de elétrons Diodo túnel ressonante Diodo RST Diodo IMPATT Diodo BARITT Resistivos Resistor Contato ôhmico Capacitivos Capacitor MOS CCD´s (Charge-coupled devices) Chaves de 2 MISS (Metal-Insulator-Semicond. Switch) terminais PDB (Planar-Doped-Barrier Switch Transistores Efeito de Campo MOSFET JFET MESFET MODFET PBT Efeito de Potencial BJT – Bipolar Junction Transistor HBT – Heterojunction Bipolar Trans. MBT – Metal Base Transistor RTBT – Resonant-Tunneling Bipolar Memórias não FAMOS voláteis MNOS Tiristores SCR – Silicon-Controlled Rectifier IGBT – Insulated-Gate Bipolar Trans. Transistor unijunção SIThy – Static-Induction Thyristor Fontes de Luz LED Laser VCSEL – Vertical-cavity surface emitting laser Fotodetetores Fotocondutor Fotodiodo p-i-n Fotodiodo de barreira Schottky CCIS – Charge-coupled image sensor APD – Avalanche Photodiode Fototransistor MSM – metal-semicondutor-metal Dispositivos Ópticos Biestáveis SEED – Self-eloctrooptic-effect device Etalon bi-estável Outros Dispositivos Fotônicos Célula solar Modulador eletroóptico Sensores Termistor Sensor Hall Strain Gauge (piezoelétrico) Transdutor Interdigital, tipo SAW ISFET – Ion-sensitive FET Grupo Diodos

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.47

O estudo e entendimento destes diversos dispositivos requerem basicamente os seguintes conhecimentos: a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos construtivos para os dispositivos, como representados na Fig. 9.50: • Interface metal-semicondutor • Interface de dopagem, ou seja, junção p-n • Heterojunção • Interface semicondutor-isolante • Interface isolante-metal O estudo destes blocos construtivos será objeto do capítulo seguinte. b) Conhecimento dos mecanismos de transporte. Vários destes mecanismos foram estudados no capítulo 8. A seguir relacionamos estes mecanismos juntamente com exemplos de dispositivos onde os mesmos se aplicam: • Deriva resistores, transistores FET • Difusão junções p-n, transistores bipolares • Emissão termiônica barreiras Schottky, diodos PDB • Tunelamento diodo túnel, contato ôhmico • Recombinação LED, Laser, diodo p-i-n • Geração célula solar, fotodetetor Avalanche diodo IMPATT, diodo Zener, diodo APD.

Fig. 9.48 Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild em 1961. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.48

Fig. 9.49 Parte da árvore de dispositivos semicondutores (Ng, fig.1, p.9.44)

Fig. 9.50 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos construtivos básicos de dispositivos. Este número grande de dispositivos justifica-se pelas necessidades específicas nas diversas aplicações. Dentro dos circuitos integrados no entanto, os dispositivos e tecnologias predominantes são as tecnologias MOSFET e BJT, como mostram os dados da Fig. 9.51. Estes dados são restritos ao período de 1974 a 1986. Desde aquela época, a mesma tendência de redução relativa da participação da tecnologia BJT e aumento do uso da tecnologia MOSFET, em particular a CMOS, continuou. Atualmente, na virada do século 20, mais de 85% do mercado de semicondutores corresponde à tecnologia CMOS. A evolução da microeletrônica não se restringe ao desenvolvimento de novos dispositivos, apresentados acima, mas apresenta também outros aspectos tão importantes quanto. Estes outros aspectos incluem os seguintes: Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.49

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Uma redução contínua das dimensões mínimas, como indicado na Fig. 9.52. Esta evolução corresponde a uma redução com fator 2 a cada 6 anos. Esta evolução foi possível graças a avanços tecnológicos nos processos de fabricação em geral e em especial, nos processos de fotolitografia. Uma evolução na área máxima dos chips, como mostra a Fig. 9.53. Esta evolução corresponde a um aumento de fator 2 na área do chip a cada 4 anos. A área máxima dos chips está relacionada com a densidade de defeitos por unidade de área, que garanta um rendimento aceitável de produção. A evolução na qualidade dos processos de fabricação resulta numa redução gradual da densidade de defeitos e como conseqüência permite este aumento gradual da área dos chips. Uma evolução na eficiência de empacotamento, ou seja, do número de dispositivos por área de dimensão mínima da tecnologia. Esta evolução está quantificada na Fig. 9.54 e está relacionada a otimização do layout empregado e do uso de novas estruturas físicas dos dispositivos, isolação e interconexões. No início, havia muito espaço de melhoria, resultando numa média de aumento de 21 vezes por década. Após os anos 70, houve uma redução na taxa de aumento da eficiência de empacotamento para 2.1 vezes por década. A combinação das 3 evoluções citadas acima, de redução nas dimensões mínimas, aumento da área dos chips e aumento na eficiência de empacotamento, levou a um aumento assombroso no número de dispositivos por chip, como mostra a Fig. 9.55. Associado a cada faixa de número de dispostivos por chip convencionou-se chamar o nível de integração pelas siglas: SSI (Small Scale Integration), MSI (Medium Scale Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration), ULSI (Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada do século, estamos entrando na era do GSI. O crescimento contínuo do número de dispositivos por chip é de aproximadamente um fator 2 a cada 18 meses, ao longo das últimas 3 a 4 décadas. Este crescimento é conhecido como a lei de Moore. Uma evolução contínua na redução do custo por transistor ou por bit de informação é mostrado na Fig. 9.56a. Esta redução de custo tem levado a um enorme crescimento do uso de eletrônica, com um crescimento médio anual de 16% no mercado de semicondutores ao longo das últimas décadas. Ressaltamos que nenhum outro setor econômico teve tal crescimento na história da humanidade. A Fig. 9.56b mostra o aumento contínuo do número de bits de DRAM produzidos.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.50

Fig. 9.51 Evolução da participação das diversas tecnologias do mercado de semicondutores, no período de 1974 a 1986.

Fig. 9.52 Evolução nas dimensões mínimas empregadas nas estruturas em CI´s. Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.51

Fig. 9.53 Evolução da área máxima de chips.

Fig. 9.54 Evolução na eficiência de empacotamento

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.52

Fig. 9.55 Evolução do número de dispositivos por chip.

Fig. 9.56 a) Evolução na redução do custo de bit de memória (DRAM) e b) evolução da quantidade de bits de memória (DRAM) produzidos por ano.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.53

É relativamente difícil imaginar o significado das dimensões mínimas e números apresentados acima. Para melhor compreendê-los, considere as seguintes comparações: a) Na Fig. 9.57 mostramos uma fotografia de microscópio eletrônico de um fio de cabelo sobre uma estrutura de memória DRAM de 4 Mbit, correspondente a uma tecnologia (já ultrapassada) de 1986, com dimensões mínimas de aproximadamente 1 µm. b) Ao invés de fabricar estruturas de dispositivos, poderíamos usar a mesma tecnologia para desenhar um mapa. Logicamente ninguém consegue fazer um negócio rentável com tal produto, já que não é nada prático usar tal mapa, seria necessário o uso de microscópio, e atualmente, microscópio eletrônico. Na Fig. 9.58 apresentamos uma seqüência de mapas que poderiam ser desenhadas em chips com as diversas fases tecnológicas. Ou seja, atualmete (1998) poderemos desenhar um mapa da América do Sul num chip, contendo todas a ruas, rios e estradas, em escala. c) Atualmente (1998), o número de transistores produzidos anualmente no mundo é da ordem de 1017. Este número corresponde a aproximadamente o número de formigas existente no mundo e a 10 vezes o número de grãos de cereais produzidos no mundo por ano. Os números e analogias apresentados mostram que a microeletrônica cresceu desproporcionalmente em relação a outras áreas tecnológicas, representando uma área fascinante de engenharia. Mais e mais caminhamos para sistemas completos em um único chip. Isto significa que o projeto em eletrônica resumir-se-á ao projeto do chip. Uma pergunta natural seria, quais são as forças propulsoras para tão rápido avanço tecnológico, ou ainda, para que complicar tanto? A força propulsora fundamental é o capital, ou seja, o mercado. Mas o desenvolvimento não agrada apenas o dono do capital, mas também os engenheiros e cientistas que trabalham nos desafios de conseguir sempre um produto melhor ou uma nova invenção. Portanto, a evolução tem procurado soluções que resultem em produtos melhores e mais baratos ou mais rentáveis. No caso, a evolução da microeletrônica como apresentada inclui os seguintes aspectos: • Maior densidade de integração. Considerando uma mesma função, isto resulta em maior número de chips por lâmina e aumento do rendimento (supondo uma densidade fixa de defeitos). Portanto, isto resulta em ganho econômico. • Maior velocidade de operação. Com dimensões menores tem-se menores capacitâncias, o que resulta em menores tempos de chaveamento das portas, melhorando portanto o desempenho do CI. Os dados de tempos de atrasos por porta e por linha de interconexão estão mostrados na Fig. 9.59, simulados para interconexões de linhas de Al e linhas de Cu. • Menor consumo de potência. Novamente, devido às menores dimensões e menores capacitâncias, a energia associada na mudança da tensão em cada nó do circuito será menor, e como conseqüência, teremos um menor consumo de potência. • Menor número de chips por sistema. Considerando agora chips mais complexos, com mais funções integradas, poderemos fabricar sistemas com menor número de chips, e no limite, com um único chip. Este fato traz como vantagem, menor número de conexões entre chips. Isto por sua vez resulta em aumento da confiabilidade do sistema, uma redução do seu tamanho e uma redução do custo de montagem do mesmo.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.54

Fig. 9.57 Fotografia tirada por microscópio eletrônico de um fio de cabelo sobre um chip de memória DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas gravadas de largura de 2 µm. A evolução obtida até este ponto, bem como a que está por vir, é resultado de um esforço muito grande de muitas pessoas, empresas e instituições de ensino e pesquisa. Nenhuma empresa sozinha, nenhum país sozinho, poderia ter trilhado tão rapidamente este caminho. Os países avançados e suas empresas têm consciência deste fato e que torna-se mais necessário ainda para o futuro. Os avanços futuros necessitam de recursos mais volumosos ainda e portanto de ações conjuntas de pesquisa e desenvolvimento. Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor Industry Association) do USA, elabora um relatório trienal, onde ela propõe um mapa de estrada para o futuro (The National Technology Roadmap for Semiconductors). Na tabela 9.5 apresentamos alguns dados do relatório publicado em 1997. Assim, prevê-se uma evolução gradual até pelo menos dimensões mínimas de 50 nm (ano 2012). A partir deste ponto, provavelmente as várias limitações, físicas e tecnológicas, impedem a realização de transistores com comprimento de canal menor que isto. Portanto, novos conceitos físicos devem ser usados para inventar dispositivos alternativos aos dos tradicionais MOSFET e bipolares. Entre estes já existem os dispositivos de bloqueio Coulombiano, entre outros dispositivos de um único elétron. São propostos também os dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio por Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.55

exemplo). Estruturas de nano-tubos de carbono é outra idéia proposta. São tubos de 1.4 nm de diâmetro e de 10 µm de comprimento que contituem canais de corrente e que permitem realizar circuitos tipo moleculares. Chaveamento a freqüência de 10 THz é previsto. Certamente não chegamos no final do túnel da evolução.

Fig. 9.58 Ilustração de mapas desenhados, contendo detalhes de todas as ruas, em áreas de chips nas diversas fases tecnológicas.

Fig. 9.59 Tempos de atrasos de propagação de sinal através de portas e de linhas de inteconexões, considerando linhas de Al e de Cu e dois tipos de dielétricos (SiO2 e outro de baixa constante dielétrico). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.56

Tabela 9.5 Dados de previsão de evolução extraídos do relatório da SIA de 1997. Dado\Ano 1997 1999 2001 2003 2006 2009 2012 LMIN. (nm) 250 180 150 130 100 70 50 DRAM (bits) 256M 1G 4G 16G 64G 256G Área chip DRAM (mm2) 280 400 480 560 790 1120 1580 Diâmetro / lâmina (mm) 200 300 300 300 300 450 450 Níveis de metal (lógica) 6 6-7 7 7 7-8 8-9 9 Compr. metal (lógica) (m) 820 1480 2160 2840 5140 10000 24000 VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 0.6 FMAX de relógio (MHz) 750 1250 1500 2100 3500 6000 10000 Número máscaras 22 23 23 24 25 26 28 Defeitos (m-2)*** 2080 1455 1310 1040 735 520 370 Custo/bit DRAM inicial (µc) 120 60 30 15 5.3 1.9 0.66 *** Nota: para rendimento inicial de 60% e memória DRAM.

9.7 Outras Aplicações das Técnicas de Microfabricação As técnicas de microfabricação foram desenvolvidas para a microeletrônica, para a fabricação de dispositivos eletrônicos discretos e circuitos integrados, como apresentamos nos itens anteriores. Porém, as mesmas técnicas encontraram campo fértil também em outras áreas. Duas destas já mencionamos, ou seja, a fabricação de dispositivos optoeletrônicos e sensores (ver tabela 9.4). Podemos citar as seguintes aplicações para as técnicas de microfabricação, fora da microeletrônica: • • • • • •

Dispositivos optoeletrônicos Dispositivos e estruturas fotônicos (ver capítulo 12) Sensores e atuadores Micromecânica Estruturas para biologia e medicina Fabricação de placas de circuitos impressos e suas evoluções.

Um subconjunto destes dispositivos formam o universo novo chamado MEMS (Micro-Electro-Mechanical Systems). Este universo inclui a integração de microsensores e autuadores, além de sistemas micromecânicos. Os sensores e atuadores são dispositivos que realizam alguma forma de conversão de energia ou de sinal. Entre estes temos: radiação eletromagnética, campo elétrico, campo magnético, potencial eletroquímicos, elementos químicos, força mecânica, pressão, temperatura e outros. Normalmente deseja-se a conversão de uma destas grandezas em sinal elétrico ou viseversa. Assim, podemos processar o sinal por meio de um circuito eletrônico. Os produtos MEMS comerciais mais comuns atualmente são o acelerômetro (sensor de pressão) incluído no sistema “airbag”, cabeças de impressoras tipo jato de tinta (“inkjet”) e microespelhos eletrostáticos para “displays” de projeção. O mercado anual de produtos MEMS é da ordem US$ 13 bilhões (1998) e deverá ser da ordem de US$ 34 bilhões no ano 2002. A co-integração de dispositivos MEMS com o circuito eletrônico, forma o que Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.57

chamamos de MEMS inteligentes. MEMS inteligentes formam sistema capazes de detectar sinais, processar a informação, atuar e comunicar-se. Outras aplicações importantes para MEMS incluem: o nariz eletrônico, para detectar cheiros ou elementos químicos e processar sinais, para inúmeras situações; o laboratório no chip, para realizar uma série de exames clínicos de forma rápida e simples; micro-motores, micro-bombas e micro-válvulas para medicina e outras área; cabeças leitoras para discos magnéticos e ópticos; pontas de prova de cabeça de microscópio de força atômica ou de tunelamento. Como ilustração de alguns destes dispositivos, apresentamos algumas fotografias nas Figuras 9.60 a 9.63.

Fig. 9.60 Fotografia do acelerômetro inteligente usado em sistema “airbag”.

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.58

Fig. 9.61 Fotografia de um circuito com espelho óptico de Si e sistema de acionamento eletro-mecânico.

a)

b)

Fig. 9.62. a)Fotografia de detalhe de uma engrenagem mecânica e b) Fotografia sistema de engrenagens com uma formiginha (http://mems.sandia.gov). Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.59

Exercícios 9.1 Descreva o processo de crescimento epitaxial. 9.2 O que significa heteroepitaxia 9.3 Cite alguns dos gases usados para epitaxia de Si. 9.4 O que é a técnica de MBE e quais as suas vantagens? 9.5 O que e como é realizada a etapa de difusão de dopantes? 9.6 Quais são os 2 mecanismos principais de difusão? 9.7 Quais são as duas leis de Fick? 9.10 Como varia o coeficiente de difusão com a temperatura? 9.11 Descreva a técnica de dopagem por implantação iônica? 9.12 Quais são os fatores que determinam o alcance médio dos íons na implantação de íons? 9.13 Porque necessitamos recozer o semicondutor após a implantação de íons? 9.14 Qual a motivação do desenvolvimento da tecnologia planar? 9.15 Como é realizada a oxidação térmica? 9.16 Defina a técnica de CVD para deposição de filmes? 9.17 Que gases são usados para depositar filme de SiO2 por CVD? 9.18 Que gases são usados para depositar filme de Si3N4 por CVD? 9.19 Quais são as aplicações de filmes de SiO2 na fabricação de CIs? 9.20 Como fabrica-se máscaras usados na fabricação de CIs ? 9.21 Descreva o processo de fotogravação. 9.22 O que vem a ser um diagrama de fase? 9.23 O que é um ponto eutético? Exemplifique como isto facilita a solda entre o chip de Si e metal coberto por Au. 9.24 O diagrama de fase Si - Al, informa que na faixa de temperatura de sinterização do contato Al/Si (450 - 500 °C), Si é solúvel em Al até concentração de 0.5 a 1 %. Que efeitos causa isto na formação do contato? 9.25 Como são formados filmes finos de silicetos em contatos? 9.26 Porque o Al é o metal comumente escolhido para metal de interconexão em CIs? 9.27 Descreva o fenômeno de eletromigração (possível falha de linhas metálicas). 9.28 Qual a motivação para uso de multiníveis de interconexões? 9.29 Desenhe a estrutura de um transistor bipolar e de um transistor MOS. 9.30 Qual a tecnologia mais empregada atualmente na fabricação de CIs e para que tipos de aplicações escolha-se preferencialmente a tecnologia CMOS e a bipolar? 9.31 Quais as forças propulsoras para a tendência de se usar dimensões menores e áreas de chip cada vez maior?

Jacobus W. Swart – Materiais Elétricos – Cap.09 – p.60

Plasma Etching Patrick Verdonck

1. Plasmas: useful but complex. Plasma etching is a relatively new technique in the fabrication of integrated circuits. It was introduced in the seventies, mainly for stripping resists. In the eighties, plasma etching became a mature technique to etch layers and was introduced in the production of integrated circuits. Reactive Ion Etching was the main technology, but new techniques were developed. In the nineties new techniques, such as electron cyclotron resonance (ECR) ,and inductively coupled plasmas (ICP), were introduced, with mixed success. The use of plasma etching is widespread in the industry, but contrary to other techniques (e.g. lithography ), the theoretical understanding of the different mechanisms involved in plasma etching is still very poor. This explains why no reliable (TCAD) simulator for plasma etching exists (yet). The use of plasmas in general is also increasing for other applications. In the semiconductor industry, plasmas are used also for e.g. sputtering and PECVD. Other industries are relying increasingly on plasmas to improve their products. One of the newest applications of plasmas is in the reduction of air pollution, where plasmas neutralise the harmful components of certain exhausts. As will become clear later in this text, plasmas are very complex “entities”, what makes them difficult to understand and to describe. The physical and chemical reactions in plasma etching, the electrical interaction between the different particles themselves and between electrically charged particles and electromagnetic fields are not simple. initially, literature described only the main reactions in plasma etching, as e.g. in [1,2]. The chapters on plasma etching in books on semiconductor manufacturing are in general quite easy to read, even for beginners in the field, but rather limited to the description of general principles. Classics in the literature on plasmas are [3] and [4]. Both books give very good basic information, deducing specific plasma phenomena, starting from basic physical laws. Students in their last year of engineering and physics find here very valuable information to understand the basics of plasmas and in some degree of plasma etching. This knowledge is sufficient to start development of processes and research in “common” plasmas used in the socalled “Reactive Ion Etching” and “Plasma Etching” techniques, where capacitively coupled plasmas are used, mainly at the 13.56 MHz frequency. Until the beginning of the nineties, these techniques were used in more than 90% of the applications of plasma etching. A very good overview of plasma etching techniques and characterizations was given in [5]. Plasma etch chemistry and diagnostics are the strong points of this book. At the same time, specific etch processes were reported in specialized journals, such as the Journal of the Electrochemical Society, Journal of Vacuum Science and Technology, Applied Physics etc. The results reported in these papers were very difficult to reproduce, because the construction details of the reactor influence the final etch results very much. However, general information could be obtained from these papers. One should also be very careful with the mechanisms which were proposed in this era. The understanding of plasma etching was rather poor ( it still is, in a certain way) and some conclusions are certainly not applicable in more general situations. A short review of the main characteristics of RF plasmas and how to develop processes for the most common layers in lC fabrication can be found in [6]. In the nineties, new techniques were introduced and more knowledge became available on the different process mechanisms in etching. Relatively successful techniques such as ECR and ICP employ magnetic fields to enhance the densities of the plasmas. The electrical characterization of the plasmas becomes much more complex in these systems. A very good, but rather complex overview can be found in [7]. All the basic interactions are treated in detail, what allows the authors to describe capacitively coupled plasmas, inductively coupled plasmas and wave-heated discharges. At the same time, more results on basic etching mechanisms were reported in literature, such as the journals mentioned above. In this text, we shall try to explain, briefly and simplified, the most used plasma etching techniques and give an overview of the basic etch mechanisms as they are accepted today.

Plasma etching pág. 1

2. Capacitively coupled RF plasmas 2.1 The formation of a DC voltage. A plasma is a (partially) ionized gas. In the plasmas we deal with, free electrons collide with neutral atoms/molecules and, through a dissociative process, they can remove one electron from the atom/molecule, which gives a net result of 2 electrons and 1 ion. Depending on the energy of the incoming electron, this collision can result also in other species, such as negative ions, because of electron association, excited molecules, neutral atoms and ions. The light emitted by the plasma is due to the return of excited electrons to their ground state. As the energies between the electron states are well defined for each element, each gas will emit light at specific wavelengths, which will give us the possibility to analyse the plasma. Capacitively coupled RF plasmas are still the most common plasmas used in dry etching. A typical reactor chamber is shown in figure 1. The power is applied to the lower or the upper electrode (or in some special cases to the reactor walls ). In general the frequency of the applied power is 13.56 MHz. A so-called dark sheath is formed in the neighbourhood of all surfaces in the reactor, electrodes and wails. This dark sheath can be considered as some kind of dielectric or a capacitor. So one can consider that the applied power is transmitted to the plasma through a capacitor.

At frequencies between 1 MHz and 100 MHz, the free electrons are able to follow the variations of the applied electric field and, unless they suffer a collision, they can gain considerable e energy, of the order of some hundred eV. On the other hand, in this frequency range, the movement of the much heavier (positive ) ions is very little influenced (one may simplify that they are not influenced) by these electric fields: their energy comes completely from the thermal energy of the environment and is of the order of a few hundredths of an eV (i.e., ~0.01eV). In the pressure range of these plasmas, from a few mTorr to a few hundreds of mTorr, the electrons will travel much longer distances than the ions, and in this way, they will much more frequently collide with the reactor walls and electrodes and consequently be removed from the plasma. This would leave the plasma positively charged. However, plasmas remain neutral. To guarantee this neutrality, a DC electric field has to be formed in such a way that the electrons are repelled from the walls. The capacitor between the power generator and the electrode, shown in figure 1, helps to form the DC charge. During the first few cycles, electrons generated in the plasma escape to the electrode and charge the capacitor negatively. In this way, a negative DC bias voltage is formed on the electrode, which repels the electrons. The AC voltage becomes then superposed on this negative DC voltage as shown in figure 2.

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What happens to the plasma in the neighbourhood of grounded conductive walls? Free electrons escape from the plasma in higher numbers to the walls than ions do. So, one also needs a certain DC voltage to repel the electrons from the walls. In this way, one can understand that the DC voltage of the plasma will always be the most positive of all the DC voltages in the reactor. Figure 3 shows how the DC voltage varies between the lower and upper electrode. This figure indicates clearly how the electrons are repelled from the walls and electrode towards the plasma. The ions are attracted towards the wall. However, because of their large mass, only the ions which arrive “by coincidence” at the interface of the plasma with the dark sheath will be attracted towards the electrodes or the walls. Within the plasma, the ions are not influenced by the electric fields and move randomly.

In most reactors, one can clearly observe this so-called dark sheath as a region with less luminosity than the bulk of the plasma. In this region, the density and energy of the free electrons is lower. Therefore, less collisions with molecules will occur, causing less excitations of electrons (bound to molecules) and therefore less photons will be emitted from this region.

2.2 How to influence the DC voltage The value of the DC voltage is influenced by many parameters. It depends in the first place on the dimensions of the etching reactor. It also depends on the plasma process parameters ( gas, flow, Plasma etching pág. 3

pressure, power etc.). There are other second and third order influences (e.g. material of the reactor), which will not be treated in this text. 2.2.1 Influence of the dimensions of the reactor and etching mode One can demonstrate that: VDC ~(A1/A2)n (1) with: VDC: the voltage drop between plasma and electrode 2 A1 the area of electrode 1 A2 the area of electrode 2 n an exponential factor, which is typically between 1 and 2. Formula (1) is valid for whatever electrode is powered. If electrode 1 is powered and electrode 2 is grounded, VDC is in this case the DC potential of the plasma, see figure 3. One can prove that n = 1 or that n = 4, depending on the (very reasonable ) assumptions one makes about the plasma. Anyway, the modulus of the DC voltage will increase with the ratio of grounded surface area to powered surface area. In RIE systems, the powered electrode has in general much less area than the grounded surfaces, resulting in a large negative DC voltage on the lower electrode. The consequences on the etching results will be discussed later. In PE systems, the upper electrode is powered and the lower electrode is in general grounded, together with the walls. This results in general in a small voltage drop between plasma and lower electrode. One can decrease the voltage drop between plasma and electrode even more, when one leaves the electrode floating. i.e. no electrical connection is made to the lower electrode. 2.2.2 Influence of the plasma parameters In general, the dimensions of the reactor are fixed. In this case, one can influence the DC voltage by the process parameters. One should remember that the DC voltage is created to repel electrons. Therefore, the higher the electron density and the higher the electron energy, the higher the modulus of the DC voltage will be: a more negative voltage is necessary to repel a larger number of electrons, with higher energies. Using this reasoning, one is able to predict the tendencies of the DC bias voltage.

2.2.2.1 Gases and flows The electronegativity of used gas(es) is a determining factor. When all other process parameters remain constant, the electronegativity of the gas will determine the DC voltage. Gases with low electronegativity, such as O2, N2 etc. have very negative DC bias voltages. Fluorine, chlorine and bromine containing gases are much more electronegative: the atoms of group VII are very prone to absorb any free electron which passes nearby. In this way, these gases decrease the density of the free electrons in the plasma (increasing the number of negative ions). Fluorine containing gases are more electronegative than chlorine containing gases, which are more electronegative than bromine containing gases. SF6 is a very electronegative gas: its main use is in fact as an insulator gas in places with high electric fields, e.g. around linear accelerators. When all other plasma parameters remain the same, the DC voltage of a SF6 plasma can be a factor of 10 less than the DC voltage of a N2 plasma. The absolute flow of the gases does in general not affect the DC voltage. if a mixture of gases is used, the DC bias will be a monotonically increasing function of the relative flows of the gases. In general, the DC bias tends to become rapidly more negative when a small flow of a gas with low electronegativity is entered in the plasma. Small flows of electronegative gases do not influence the DC bias very much.

2.2.2.2 Pressure The pressure of the plasma does also influence the DC bias voltage, but to explain its influence is a little more complicated.

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At higher pressure, more molecules are available for the electrons to collide with and to generate a new free electron - and a positive ion. In this way, an increase in pressure would increase the number of free electrons, turning the DC voltage more negative. On the other hand, an increase in pressure increases the density of species, i.e. it decreases the mean free path of the electrons before colliding. In this way, the electrons will gain less energy before colliding. This decrease in energy results in less formation of a new electron-positive ion pair. This mechanism decreases the formation of free electrons and ions. So, one has two tendencies in opposite ways. In the pressure ranges used for plasma etching, one can observe that in the 1- (approximately) 100 mTorr range, the number of free electrons increases, the plasma becomes more dense with increasing pressure. At higher pressure, the plasma density decrease with pressure. The DC voltage is also a function of the energy of the free electrons. At higher pressure, electrons suffer more collisions, therefore they gain less energy between collisions. The electron energy decreases with pressure. Taking all these mechanisms in account, one can understand that the DC bias voltage becomes less negative with increasing pressure.

2.2.2.3 Power The influence of power is straightforward: an increase of power increases both the density and the energy of the free electrons. Therefore, the DC voltage becomes more negative with increasing power.

2.2.2.4 Conclusions When a wafer is placed on the lower electrode, one obtains a high voltage drop between wafer and plasma: when a gas with low electronegativity is used, or added to an electronegative gas (e.g. N 2 to SF6) at low pressure for high power in RIE mode To obtain a low voltage drop, the inverse conditions have to be used. -

-

2.3 Etching mechanisms The etching mechanisms explained in this chapter are valid for all types of plasmas, not only for RF capacitively coupled plasmas. In general, plasma etching is a chemical etching, not a physical etching. This means : a chemical reaction takes place between the solid atom ( from the film to be etched ) and gas atoms to form a molecule, which is removed from the substrate. Because of the existing DC bias, there is always some sputtering. For the large majority of etching processes, this physical etching component is so small it can be neglected. The main steps in the etching process are: 1) formation of the reactive particle 2) arrival of the reactive particle at the surface to be etched 3) adsorption of the reactive particle at the surface 4) chemisorption of the reactive particle at the surface, i.e. a chemical bond is formed 5) formation of the product molecule 6) desorption of the product molecule 7) removal of the product molecule from the reactor. These 7 steps will be commented now in more detail. As an example, we shall take the etching of silicon using SF6. The gases enter the reactor in the form of molecules. In general, these molecules are not reactive enough to react chemically with the substrate. The plasma is able to dissociate the molecules into reactive atoms (radicals). For our example: SF6 + e- -> SF5 + F + e(2) SF5 + e- -> SF4+ F + e(3) etc.

Plasma etching pág. 5

The fluorine has then to diffuse to the surface of the substrate. Only a part of the formed fluorine atoms will arrive, a part will recombine, another part can be lost to the walls or go to the pump etc. The fluorine has then to adsorb ( typically by the formation of a Van der Waals bond ) and then to chemisorb (forming a covalent bond ) with the silicon. Si + F -> SiF

(4)

SiF is not a volatile molecule: it will remain on the surface. At room temperature, the first volatile compound formed is SiF4. This compound can be formed or by reactions (5) to (7) or by reactions (5) and (8). What exactly happens is not completely understood. For more details, see references [5,8,9]. SiF + F -> SiF2 SiF2 + F -> SiF3 SiF3 + F -> SiF4 SiF2 + SiF2 -> SiF4+ Si

(5) (6) (7) (8)

Once SiF4 is formed at the surface of the substrate, it can desorb form the surface and become a gas molecule, which is then removed from the reactor through the pump to the exhaust.

2.4 The influence of the DC bias on the etching characteristics In a first approximation, one can consider that the etch rate of a film will be limited by the slowest process of the steps 1-6 of the etching mechanism explained in 2.3. These etching mechanisms can be influenced by ion bombardment. Ion bombardment is caused by positive ions which arrive at the interface plasma / dark sheath and are then accelerated by the negative DC voltage towards the electrode and the wafer placed on this electrode. The effect of the ion bombardment depends on the quantity of ions which arrive at the sheath, i.e. on the density of ions in the plasma, and on the energy the ions, which is determined by the DC voltage. This ion bombardment can influence steps 1, 3, 4, 5 and 6. In general, several of these steps are simultaneously influenced by ion bombardment [9] The plasma itself influences step 1: the denser the plasma, the higher the density of reactive particles, in our example fluorine atoms. For special gases, e.g. XeF2, some of the fluorine atoms are not formed in the plasma: XeF2 molecules adsorb on the surface and an incoming ion dissociates the molecules into Xe and 2 F atoms. In this case, the DC voltage will also influence the generation of the reactive particles. Ion bombardment can influence the adsorption rate. It is possible that impinging ions break some Si-Si bonds, in this way forming active sites, which can more easily be “filled” with fluorine. The adsorption 01 the fluorine is accelerated by the ion bombardment ( step 3). The incoming ions can also deliver the necessary energy to form the covalent bond of the fluorine to the silicon (step 4). Reaction (4) occurs more easily than reactions (5), (6) (7) or (8) [8] mainly because the first bond can be formed at the top of the surface while the other bonds occur “under” the silicon atom. The ion can furnish enough energy to rearrange the silicon and fluorine atoms, so the incoming fluorine can more easily form the remaining bonds to finally form SiF4 (step 5). The product molecule remains initially at the surface of the substrate : it needs a certain energy to be removed. An incoming ion can furnish this energy. The influence of the incoming ions on the etch rate was first demonstrated in [10] : the resulting etching is called ion bombardment enhanced etching. Its main importance is not as much in the fact that the etch rate is increased, but that the vertical etch rate is increased, while the horizontal etch rate remains constant. For this reason, it is possible to obtain an anisotropic etching with plasmas, even for noncrystalline structures, what is not possible with wet etching. The most common mechanism to obtain an anisotropic etch process is through the use of a passivation layer at the vertical surfaces. The plasma parameters are chosen in such a way that together with the etching process occurs the deposition of a polymer. Where the ions bombard the surface, this polymer is being removed and the (chemical) etching can continue, the bombardment only occurs on horizontal surfaces (or surfaces parallel to the electrode) and not on vertical surfaces, therefore, only etching in the vertical direction occurs, resulting in the (desired) anisotropic etching. pág. 6

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The polymer is normally formed by C and H and/or F atoms, resulting in a C xFyHZ polymer. To form this polymer, one needs a certain amount of carbon atoms. These carbon atoms can proceed from the feed gases, such as CF4, CH4 etc., from a graphite electrode or from the resist itself. One has to find a compromise: one should form enough polymer to protect the sidewalls, but one should not form too much polymer, if not, even the vertical etching could be stopped. With a more negative DC bias voltage, there is more ion bombardment, so it is easier to obtain a vertical profile. The formation of polymers does not occur only on the wafers, but on all the reactor surfaces. This can result in bad consequences, such as the excessive formation of particulates, which can redeposit on the wafer and locally prohibit the etching, resulting in a rough surface, or sometimes even in incomplete removal of the etched layer. In these cases, the reactor walls have to be cleaned regularly, which reduces the uptime of the equipment and increases the cost of ownership. But very often, the formation of this polymer is the only way to obtain vertical etching. One can conclude that to obtain a vertical wall profile, a large DC bias voltage is preferred. Unfortunately, a large DC bias voltage has some negative consequences. In the first place, the selectivity between the etched film and the underlying film will decrease. In the same way, the resist etch rate will also increase considerably with larger DC voltages. Another consequence is the introduction of several types of damage by ion bombardment [11,12]. The resulting roughness in the etched film will also increase when the ion bombardment energy is higher. Ali these examples show that one must tailor carefully his process, that each application has its specific characteristics and that the etch process must be adapted to those characteristics.

2.5 Limitations of capacitively coupled RF plasmas Capacitively coupled RF plasmas have been used for decades as the main tools for plasma etching. Their big advantage is that the reactors to generate these plasmas are (very) simple to manufacture. With a good knowledge of vacuum fundamentals, one was able to design and fabricate an RF reactor. But on the other hand, these types of plasmas suffer considerable limitations. The first limitation is that the reactive particle density is directly coupled to the ion energy. If one wants a dense plasma, rich in free atoms ( which are in general the particles which react with the surface atoms ), one has as a consequence also lots of ions with high energies. To obtain high densities of reactive particles, one has to increase the power in the plasma. This increase of power will also increase ion density and energy. Increasing the pressure can increase the reactive particle density and decrease ion density and energy somewhat, but not to a great extent: in general the effect of increasing the pressure is much lower than the effect of increasing the power. So, if one desires a highly reactive plasma, with little bombardment, to attain a mainly chemical etching process, these types of plasmas are not very adequate. Neither will they be very useful for the “inverse” type of plasma: a ( chemically) low density plasma with very high ion density and ion energy. A second drawback is that it is not possible to generate plasmas at low pressures: 10 mTorr is typically the lowest pressure at which a plasma can be sustained. At lower pressures, there are not enough collisions to generate enough free electrons to generate/sustain the plasma. (Of course, the “real” value of the lowest attainable pressure depends on reactor design, gas, power etc.). To attain the lowest possible pressure without losing the plasma, one can strike the plasma at a higher pressure and then slowly decrease the pressure: striking a plasma is more difficult than keeping the plasma on. In today’s plasmas, very high aspect ratios are required. These can only be obtained if the ions come in at (nearly) perpendicular angles. To obtain this condition, little or no collisions should take place in the dark sheath : a large mean free path is needed. Therefore, the pressure must be reduced as much as possible. At low pressures, less sidewall passivation is necessary to obtain a vertical profile. At the same time, the microloading effect is less pronounced. Inductively coupled plasmas and electron cyclotron resonance plasmas are 2 types of plasmas which combine the quality of a high density plasma at a low pressure.

3. Inductively coupled RF plasmas There exist two types of inductively driven sources : using cylindrical or using planar geometries, as shown in figures 4 and 5. The use of multipole permanent magnets is not indispensable, but their Plasma etching pág. 7

presence will increase the plasma density and mainly the uniformity of the plasma. An RF voltage is applied to the coil, resulting in an RF current which induces a magnetic field in the reactor. Therefore, the wall has to be a dielectric, it must not be “magnetically conductive”. It is possible to apply an extra (RF, low frequency or DC) bias voltage to the substrate holder, as shown in both figures, to increase the ion bombardment on the substrate. This voltage is small, in general, and does not “generate” the plasma: the ions and electrons are mainly generated by the inductive coupling. In this way, it is possible to “control” independently the plasma density and the energy of the incoming ions. This gives the process engineer an extra parameter with which he can optimise the process characteristics.

The most common geometry for production equipment is with the planar coil, which, together with multipole magnets, results in high density and uniform plasmas [7,13]. Besides, it requires less dielectric, which turns this geometry easier to fabricate. Quartz would be a good dielectric, would it not be etched, as when using e.g. fluorine containing plasmas. Therefore, the preferred dielectric material is alumina (A1203), which has excellent electric characteristics, but is hard and expensive to manufacture. If no plasma is formed in the reactor, the magnetic field generated by the coil, enters the reactor. If a plasma is formed in the reactor, an electric field can be formed in the reactor, because of Faraday’s law: (9) X E = µo (δH/δt)

This electric field creates a current in the plasma, and the resulting total magnetic field will be null in the reactor. The absorbed power in the plasma is then proportional to the real part of the product of the vectors of the current and the electric field in the plasma. Ion densities of the order of 1011 to 1012 per cm3 at pressures lower than 20 mTorr, can be obtained in these discharges. This is one to two orders of magnitude higher than for traditional capacitively coupled pág. 8

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plasmas. Note however, that a RF power of at least 100 W is needed to sustain the inductively coupled plasma. Beside the inductive coupling, there is also a small capacitive coupling: the dielectric serves as the dielectric of a capacitor formed between the lower part of the coil and the plasma. At the high voltage end of the coil, RF voltages of the order of 2000 V have been measured. Therefore, a capacitively coupled plasma is also formed. This capacitive coupling can help to strike and sustain the plasma. On the other hand, a local DC voltage can be formed, which results in sputtering of the dielectric. The presence of dielectric material in the plasma can induce serious contamination on the wafer, or chemical changes in the plasma, and has to be avoided. Therefore, it is necessary that the dielectric plate is thick enough to reduce the capacitive coupling. Another way to decrease the capacitance of the coil, is to place it a few millimeter above the dielectric, although this makes the manufacturing a little bit more difficult. Since the beginning of the nineties, inductively coupled plasmas have been increasingly applied in the industry. The most sold aluminium etcher in this decade uses an inductively (or as the manufacturer baptised it a transformer) coupled plasma source. The fact that high density, uniform plasmas can be obtained at low pressures, and that the electron and ion density can be controlled independently from the energy of the ions which collide with the substrate, make this power source much more powerful than a capacitively coupled source. Etch rates of the order of 1 µm per minute can easily be obtained at pressures around 10 mTorr. At this low pressures, it is easier to obtain walls with a well controlled, vertical profile [14]. Inductively coupled plasmas are here to stay.

4. Electron Cyclotron Resonance plasmas The basic mechanism for the generation of Electron Cyclotron Resonance (ECR) plasmas is the possibility of the coupling of an AC electric field, E, with a frequency which matches the frequency at which the electrons rotate in the constant magnetic field, B. When applying a constant magnetic field, B, electrons rotate at the electron cyclotron frequency, f: 2π f = eB/m (10) with:

e : the electron charge m : the electron mass If a variable electric field has the same frequency, f, the electrons gain energy during the whole cycle, as shown in Figure 6. The energy gained by the electron is proportional to the time between collisions. Therefore, ECR works only at low pressures, typically below 10 mTorr.

Microwave energy is often used to generate plasmas. These plasmas are, in general, denser than RF plasmas, certainly in cavities. On the other hand, these cavities are located at a considerable distance from the wafer. Therefore, reactive particle densities at the wafer level are often lower than for RF plasmas, and the uniformity of the etching is in general rather poor. Using an ECR equipment, as shown in figure 7, the densities of electrons, ions and other reactive particles can be increased, and the uniformity will be much better than for a simple microwave reactor. Plasma etching pág. 9

Figure 7 shows that the electron cyclotron resonance does not occur all over the reactor, because the magnetic field is not uniform over the reactor: only in a relatively small region, the magnetic field will match the electric field frequency to generate the resonance. There exist several types of ECR reactors [7], but it is not within the spectrum of this paper to discuss the different configurations. The drawback of using microwave plasmas, is that the applied magnetic field has to be large : for a frequency of 2.45 GHz, the magnetic field to obtain resonance, is approximately 875 G. For RF plasmas, an electron cyclotron resonance can be obtained at much lower magnetic fields. Equation (11) shows that the applied magnetic field is linearly proportional to the frequency, f: B ~ f/2.8

(11)

with B in Gauss and f in Mhz. Over the last few years, several papers appeared on the electrical characterization of ECR plasmas, mainly using Langmuir probes [15,16]. These papers show that high ion and electron densities can be generated. High etch rates, with good anisotropy can be obtained at low pressures. The main drawback of ECR etching is still the low uniformity of the etching as the plasma is generated at some distance from the wafer and it then spreads out, as shown in figure 7, so that it is hard to obtain good uniformities over large wafer diameters. As the tendency of silicon wafers is to grow ever larger, it is the opinion of the author that ECR will be used less and less for these applications. On the other hand, for other substrates, with (much) smaller diameters, ECR is a good technique.

5. Conclusions. Plasma etching will remain an important technique in the fabrication of integrated circuits and microsystems for years to come. For several applications, the use of (simple) capacitively coupled RF plasmas will remain the best option. For specific applications, mainly where a high aspect ratio is required, plasmas at low pressures deliver a better solution. In this text, ECR and Inductively Coupled plasmas have been discussed as two options. ECR plasmas have serious limitations when large substrates are used, but for smaller samples, they can be an excellent solution. Inductively coupled plasma systems, mainly with a planar coil, together with an extra bias at the substrate holder, have proven to be very versatile, which deliver already excellent results in production. For low pressure plasmas, this kind of equipment seems to be the most promising.

6. Acknowledgements The author would like to thank Ronaldo Domingues for discussion of the manuscript.

7. References [1] Mogab, “Dry Etching” in VLSI Technology, p 303, editor Sze, McGraw-Hiii, 1983 [2] Lee, “Fundamentals of Microelectronics Processing”, McGraw-Hill, 1990 [3] Nasser, “Fundamentals of Gaseous Ionization and Plasma Electronics”, John Wiley & Sons, 1971 [4] Chapman, “Glow Discharge Processes”, John Wiley & Sons, 1980 [5] Manos, Flamm, “Plasma Etching An Introduction”, Academic Press Inc., 1989 [6] Verdonck, “Dry Etching for Integrated Circuit Fabrication”, in Processos de Microeletrônica, editor Baranauskas, 1990 [7] Lieberman, Lichtenberg, “Principles of Plasma Discharges and Materials Processing”, John Wiley & Sons Inc. 1994. [8] Lo, Shuh, Chakarian, Durbin, Varekamp, Yarmoff, “XeF2 etching of Si (111): The geometric structure of the reaction layer”, Physical Review B, vol 24, p 15648 (1993) [9] Joosten, Vugts, Spruijt, Senhorst, Beijerinck, “Dynamics of ion-assisted etching in the Si(100)/XeF2/Ar~ system on a time scale 100 µs-1000s, J. Vac Sci.Technol. A, vol 12, p 636 (1994) [10] Coburn, Winters, “Plasma etching: a discussion of mechanisms”, J. Vac. Sci. Technol., vol 16, p 391 (1979) [11] Fonash, “An Overview of Dry Etching Damage and Contamination Effects”, J. Electrochem. Soc. vol 137, p 3885 (1990) [12] Gabriel, Mc Vittie, “How Plasma Etching Damages Thin Gate Oxides”, Solid State Technology, June 1992, p81 [13] Paranjpe “Modeling an inductively coupled plasma source”, J. Vac Sci.Technol. A, vol 12, p 1221 (1994) [14] Hill, “Characterization of a low pressure, high ion density, plasma metal etcher”, J. Vac Sci.Technol. B, vol 14, p 547 (1996) [15] Tepermeister, lbbotson, Lee, Sawin, “Comparison of advanced plasma sources for etching purposes: II: Langmuir probe studies of a helicon and multipole electron cyclotron resonance source”, J. Vac Sci.Technol. B, vol 12, p 2322 (1994) [16] Gibson, Sawin, Tepermeister, Ibbotson, Lee, “Comparison of advanced plasma sources for etching purposes III Ion energy distribution functions for a helicon and multipole electron cyclotron resonance source”, J. Vac Sci.Technol. B, vol 12, p 2333 (1994) -

Deposição de Filmes Finos Peter J. Tatsch

1. Introdução Filmes finos desempenham uma função essencial nos dispositivos e circuitos integrados. São utilizados nas conexões das regiões ativas de um dispositivo, na comunicação entre dispositivos, no acesso externo aos circuitos, para isolar camadas condutoras, como elementos estruturais dos dispositivos, para proteger as superfícies do ambiente externo, como fonte de dopante e como barreira para a dopagem. Os filmes finos podem ser condutores, semicondutores ou isolantes, normalmente crescidos termicamente ou depositados a partir da fase vapor. Os filmes finos utilizados na fabricação dos circuitos VLSI devem apresentar características rigorosamente controladas. A espessura, a estrutura atômica e a composição química devem ser uniformes, com baixa densidade de defeitos e mínima contaminação por partículas. As geometrias diminutas dos dispositivos resultam em circuitos com superfícies bastante rugosas. Os filmes nelas depositados devem ter boa aderência, baixa tensão e prover uma boa cobertura de degraus. Normalmente as propriedades de um material na forma de filme diferem substancialmente das propriedades do mesmo material na sua forma maciça devido à influência da superfície; a relação entre a superfície e o volume é muito maior no caso do filme. Por outro lado as propriedades dos filmes são altamente dependentes dos processos de deposição. Os processos de formação dos filmes podem ser divididos em dois grupos fundamentais: a) crescimento dos filmes pela reação da superfície do substrato com as substâncias presentes no ambiente de processo; b) crescimento dos filmes por deposição sem reação com o substrato. Fazem parte do caso a) a oxidação e a nitretação térmica do Silício e a obtenção de Silicetos pela reação do Silício com filmes metálicos depositados. O caso b) pode ser subdividido em três subgrupos: b.1) deposição química a partir da fase vapor: neste processo, denominado CVD (Chemical Vapor Deposition), os filmes são formados pela reação química de espécies convenientes na superfície do substrato. Quando o processo é utilizado para formar filmes monocristalinos ele é denominado epitaxia. b.2) deposição física a partir da fase vapor: neste processo as espécies do filme são arrancadas fisicamente de uma fonte, por temperatura (evaporação) ou por impacto de íons (Sputtering), e como vapor se deslocam até o substrato onde se condensam na forma de um filme. O ambiente de processo é mantido em baixa pressão. b.3) deposição a partir de líquidos: neste processo a espécie, em forma líquida, é gotejado e centrifugado sobre o substrato. Neste capítulo serão tratados os processos de deposição.

2. Mecanismos de crescimento Normalmente os filmes são formados pela condensação (solidificação) de átomos ou moléculas de um vapor sobre o substrato. O processo de condensação se inicia pela formação de pequenos aglomerados de material, denominados núcleos, espalhados aleatoriamente sobre a superfície do substrato. Forças de atração eletrostáticas são as responsáveis pela fixação dos átomos à superfície. O mecanismo de fixação é denominado adsorção química quando ocorre a transferência de elétrons entre o material do substrato e a partícula depositada e adsorção física se isto não ocorrer. A energia de ligação associada à adsorção química varia de 8eV a 10EV e a associada à adsorção física é de aproximadamente 0.25eV. Átomos adsorvidos migram sobre a superfície do substrato interagindo com outros átomos para formar os núcleos. O processo é denominado nucleação. A medida que mais átomos interagem os núcleos crescem. Quando os núcleos entram em contato uns com os outros ocorre a coalescência que resulta em estruturas maiores. O processo continua formando canais e buracos de substrato exposto, preenchidos com novos núcleos até a formação de um filme contínuo com esquematizado na figura 1.

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3. Estrutura dos filmes Normalmente os filmes são formados por grãos monocristalinos dispostos em várias direções cristalográficas. O tamanho dos grãos depende das condições da deposição e dos tratamentos térmicos posteriores. Grãos maiores geralmente estão associados à temperaturas maiores de processamento. A rugosidade de um filme está relacionada com o tamanho dos grãos. Deposições em alta temperatura tendem a produzir filmes menos rugosos. A densidade de um filme pode dar informações sobre sua estrutura física; densidades menores que a da substância bruta indicam porosidade.

4. Propriedades mecânicas 4.1 Aderência A aderência de um filme depositado deve ser muito boa. O seu soltamento pode acarretar um comportamento falho dos dispositivos A aderência depende bastante dos procedimentos de limpeza e da rugosidade do. substrato. Uma certa rugosidade pode aumentar a aderência (maior área de contato). Rugosidade excessiva no entanto pode gerar defeitos de cobertura prejudicando a adesão. A aderência pode ser qualitativamente verificada colando-se uma fita adesiva sobre a superfície. Ao se remover a fita o filme deve permanecer sobre o substrato. Outro método consiste em se raspar a superfície do filme com uma ponta de aço-cromo com tensões variadas até que o filme seja removido. Esta tensão crítica dá informações sobre a aderência.

4.2 Tensão A tensão interna de um filme pode ser de compressão ou de expansão. Filmes com tensões de compressão tendem a expandir paralelamente à superfície do substrato. Em casos extremos podem formar protuberâncias na superfície. Filmes com tensões de expansão tendem a se contrair paralelamente ao substrato, podendo apresentar fissuras ao exceder seu coeficiente de elasticidade. Normalmente, as tensões em um filme variam entre 108 a 1010 dinas/cm2.

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A tensão total de um filme resulta da soma de três tensões: a) Tensão térmica - que resulta dos diferentes coeficientes de expansão do filme e do substrato; b) Tensão externa - que pode provir, por exemplo de um outro filme; c) Tensão intrínseca - que está relacionada com a estrutura do filme e portanto é fortemente dependente de parâmetros como temperatura de deposição, espessura, taxa de deposição, pressão de processo e tipo de substrato.

Uma tensão de expansão pode curvar o substrato tornando-o côncavo (figura 2a). Uma tensão de compressão pode tornar um subtraio convexo (figura 2b). Pode-se utilizar um feixe de Laser para se medir a curvatura do substrato. A tensão do filme será dada por: ___σ = ED ; 6rT onde σ é a tensão, E é o módulo de Young do substrato D é a espessura do substrato, r é o raio de curvatura do substrato e T é a espessura do filme.

5. Processo CVD O processo CVD, pode ser descrito de forma concisa pela seguinte seqüência de etapas: 1- reagentes específicos e gases diluentes inertes são introduzidos em determinada quantidade (com fluxo controlado) em uma câmara de reação; 2- os gases difundem até a superfície do substrato; 3- os reagentes são adsorvidos na superfície; 4- os átomos adsorvidos reagem formando o filme; 5- os subprodutos da reação são dessorvidos e removidos da câmara. A energia necessária para a reação pode ser provida por diferentes fontes como calor e fótons, No entanto a energia térmica é a mais utilizada. Embora seja desejável que a reação química ocorra apenas na superfície, ou pelo menos perto dela (a chamada reação heterogênea), normalmente ela pode ocorre também na fase gasosa (reação homogênea). A reação homogênea produz partículas que se introduzem no filme resultando em pouca aderência, baixa densidade e alta concentração de defeitos[2]. A reação na superfície aquecida pode ser modelada pela seguinte expressão: R = R0 exp( -Ea ) ; kT Filmes finos pag. 3

onde R é a taxa da reação, R0 é uma constante, Ea é a energia de ativação em eV, k é a constante de Boltzman e T é a temperatura em 0K. Segundo este modelo a taxa de reação aumenta com a temperatura. No entanto a velocidade da reação só pode aumentar se o suprimento de gases for suficiente. Se a situação for tal que taxa é tão alta que consome todos os gases que chegam, ela não pode crescer mais. Neste caso diz-se que a deposição está sendo limitada por transporte de massa. Se a temperatura for reduzida pode ocorrer o inverso. A taxa de reação pode ser tão baixa que os gases não são totalmente consumidos. Neste caso diz-se que a deposição está sendo limitada pela taxa de reação. Na figura 3 representa-se esquematicamente o comportamento da taxa de reação com a temperatura para um determinado afluxo de gases.

Num processo limitado por transporte de massa o controle de temperatura do substrato torna-se importante. Por outro lado, num processo limitado por taxa de reação o controle da concentração dos reagentes em toda a superfície do substrato torna-se um fator importante.

6. Sistemas para CVD Na figura 4 apresenta-se uma das classificações possíveis para os sistemas CVD [1]. Nesta classificação considera-se fatores como pressão de operação, temperatura das paredes do reator e utilização de plasma. A energia pode ser suprida por resistência elétrica, por indução de rf, por descarga gasosa (plasma) e por fótons. Quando a fonte de calor envolve toda a câmara de reação, tanto o substrato como as paredes da câmara ficam aquecidas. Deste modo o filme deposita-se não só no substrato mas também nas próprias paredes. Este tipo de sistema exige portanto constantes procedimentos de limpeza. Sistemas que utilizam lâmpadas de infravermelho internas ou rf aquecem preferencialmente o substrato e seu suporte, mantendo a temperatura das paredes baixas. Em alguns casos se faz necessária a refrigeração das paredes para se garantir a temperatura baixa.

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6.1 Reatores CVD de pressão atmosférica - APCVD Estes reatores foram os primeiros a serem utilizados pela indústria microeletrônica. Sua estrutura é simples e permitem deposíções com altas taxas. No entanto é susceptível à reações em fase gasosa, necessita de alto fluxo de gases e não apresenta uma boa cobertura de degraus. Na figura 5 mostra-se o esquema de três sistemas APCVD.

Filmes finos pag. 5

O primeiro (Figura 5a), consiste de um tubo de quartzo horizontal com um suporte de amostras também horizontal. Os reagentes são insuflados por uma das extremidades do tubo e os produtos da reação são retirados do sistema pela outra extremidade. O aquecimento é feito por resistências elétricas. O sistema pode ser utilizado na deposição de Potisilício e Si02 No entanto os filmes produzidos apresentam uniformidade ruim e contaminação por partículas. Os dois outros tipos (Figuras 5b e 5c) são reatores de processamento contínuo. A região de deposição e isolada por uma cortina de fluxo de gases inertes. Produz filmes uniformes e de baixa contaminação. Devido ao alto rendimento de produção é bastante utilizado na deposição de Si02 em baixa temperatura. .

6.2 Reatores CVD de baixa pressão LPCVD -

Os reatores LPCVD apresentam melhores resultados que os reatores APCVD em termos de uniformidade do filme depositado, cobertura de degrau e contaminação por partículas [3]. O processo de deposição ocorre predominantemente no regime limitado pela taxa de reação devido a pressão média utilizada (0.25 - 2.0 torr) e a alta temperatura (550 - 600 0C ). Estes sistemas são utilizados na deposição de filmes como Polisilício, Si02, Si3N4, PSG, BPSG e W. As maiores desvantagens desses sistemas são a baixa taxa de deposição (10 - 50 nm/mín) e a alta temperatura utilizada. A figura 6 mostra dois tipos de reatores LPCVD: horizontal de paredes quentes (6a), no qual se pode processar ate 200 por fornada, e vertical de paredes frias (6b).

6.3 Reatores CVD assistida por plasma - PECVD A característica fundamental destes reatores é que a energia é suprida tanto termicamente como por uma descarga luminosa (plasma) gerada por um campo de rf. No plasma ocorre a dissociação, a ionização e a excitação dos reagentes. As espécies, com alia energia e muito reativas, (predominantemente radicais), são então adsorvidas na superfície do filme. A temperatura de processo é mais baixa que nos processo APCVD e LPCVD permitindo a deposição de filmes como Si02 e Si3N4 sobre metais de baixo ponto de fusão. Os filmes apresentam boa adesão e boa cobertura de degraus. No entanto, geralmente os filmes obtidos não são estequiométricos e subprodutos de reação, especialmente hidrogênio, oxigênio e nitrogênio, podem se incorporar ao filme. Um excesso destes contaminantes pode causar fissuras no filme e eventualmente solta-lo em ciclos térmicos posteriores.

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Existem três tipos principais reatores PECVD, esquematizados na figura 7: de placas paralelas (7a), de tubo horizontal (7b) e para substrato único (7c). E desejável para todos os sistemas que o potencial do eletrodo de potência e o do eletrodo de terra em relação ao potencial de plasma sejam aproximadamente iguais. Isto é feito pela conexão do eletrodo de potência à terra por um indutor, evitando sua auto polarização excessiva e diminuindo a energia dos íons que incidem sobre o substrato. As freqüências de rf utilizadas variam de 450 kHz a 13.5 Mhz e as pressões de 0.1 a 5 Torr. O reator de tubo horizontal é do tipo paredes quentes. O suporte das amostras é formado por placas paralelas de grafite que atuam como eletrodos. Os substratos de até 120 mm de diâmetro são colocados entre os eletrodos. O reator de substrato único permite o processamento de substratos com diâmetros maiores que 200 mm, que são aquecidos rapidamente por uma fonte radiante (como lâmpadas) num processo denominado RTP (Rapid Thermal Processing).

6.4 Reatores CVD com plasma remoto - RPECVD Uma variante dos reatores PECVD são os reatores de plasma remoto [4]. (RPECVD) nos quais o plasma é gerado em uma câmara separada da câmara de reação onde se encontram os substratos. As espécies excitadas são transferidas para a câmara de reação por difusão. A grande vantagem do sistema e que os substratos não ficam expostos diretamente à radiação do plasma e portanto não são bombardeados pelos íons de alta energia. Como nos sistemas PECVD a temperatura de processo é baixa.

Filmes finos pag. 7

Entre os reatores RPECVD destaca-se o ECR (Electron Cyclctron Resonance). Nestes reatores o plasma é gerado por um campo elétrico com freqüência de microondas em um campo magnético que provoca a ressonância cíclotron do elétron. Deste modo consegue-se um plasma até 100 vezes mais denso em espécies reativas. Na figura 8 apresenta-se o esquema de um reator ECR.

6.5 Tipos de reatores e suas aplicações Em resumo, são as seguintes as características dos reatores CVD: Reator APCVD Aplicações - Óxidos de baixa temperatura, dopados ou não; Vantagens - Simples, alta taxa de deposição e baixa temperatura; Desvantagens - Cobertura de degraus ruins e contaminação por partículas.

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Reator LPCVD Aplicações - Óxidos de alta temperatura, dopados ou não, Nitreto de Silício, Polisilício, W e WSi; Vantagens - Excelente uniformidade e pureza, cobertura de degrau conforme, processamento de lâminas de grande diâmetro; Desvantagens - Alta temperatura e baixa taxa de deposição. Reator PECVD Aplicações - Deposição de dielétricos sobre metais em baixa temperatura, Nitreto de Silício para passivação; Vantagens - Baixa temperatura, alta taxa de deposição, boa cobertura de degrau; Desvantagens - Contaminação química, como H2, e por partículas. Reator RPECVD Aplicações - Mesmas que PECVD e dielétricos de porta em estruturas MOS; Vantagens - Mesmas que PECVD sem a radiação do substrato pelo plasma; Desvantagens - Baixa taxa de deposição. Reator ECR Aplicações - Mesmas que RPECVD; Vantagens - Baixa temperatura, alta qualidade dos filmes depositados, alta taxa de deposição e boa cobertura de degrau; Desvantagens - Alto custo do equipamento.

7. Deposição de filmes por CVD 7.1 Silício Policristalino Filmes de Silício policristalino são formados de pequenos grãos monocristalinos com cerca de 100 nm dispostos aleatoriamente. A interface entre os grãos, formada por átomos com ligações insaturadas, com alta concentração de defeitos, é denominada contorno de grão. A tensão intrínseca dos filmes finos de Polisilício é de compressão (de 1 a 5 dinas/cm2 em filmes de 200 a 500 nm, com dopagem de até 1020 átomos/cm3 e temperaturas de tratamento térmico de 250 a 1100 0C). A resistividade elétrica depende do tamanho de grão e da dopagem e normalmente varia entre de 10 a 30Ω/. Filmes policristalinos geralmente são depositados pela decomposição térmica (pirólise) da Silana (SiH4) em temperaturas que variam de 560 a 650 0C. Normalmente se utiliza a técnica LPCVD devido a uniformidade e pureza do filme obtido, e a economia do processo [5]. A seqüência das reações é: SiH4 + sítio na superfície → SiH4 adsorvido SiH4 adsorvido → SiH2 adsorvido + H2 (gás) SiH2 adsorvido →

Si (sólido) + H2 (gás)

A reação geral é dada por: SiH4 (vapor) → Si (sólido) + 2H2 (gás) Na figura 9 mostra-se a taxa de deposição de Silício policristalino em função da temperatura para duas pressões de Silana.

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Normalmente são utilizados três processos de deposição. O primeiro utiliza 100% de Silana e pressões totais de 0.3 a 1 torr. O segundo processo utiliza Silana 25%, diluída em Nitrogênio, nas mesmas pressões e o terceiro utiliza Silana 25 % diluída em Hidrogênio e pressões em torno de 1 torr. A estrutura do filme é fortemente dependente da temperatura. Abaixo de 580 0C o filme é essencialmente amorfo enquanto que para temperaturas acima de 580 0C o filme se torna policristalino. Filmes amorfos podem ser cristalizados com tratamentos térmicos em temperaturas acima de 900 0C. Os filmes podem ser dopados por difusão térmica (900 a 1000 0C), por implantação de íons ou pela adição de dopantes durante o processo CVD. Neste caso adiciona-se um gás, como Diborana ou Fosfina à Silana.

7.2 Óxido de Silício O Óxido de Silício CVD tem uma estrutura amorfa formada por tetraedros de Si04. Dependendo das condições de deposição a densidade pode ser menor e a estequiometria diferente da do óxido térmico, resultando em mudanças das propriedades elétricas e mecânicas. Deposições em alta temperatura ou tratamentos térmicos em alta temperatura após a deposição podem alterar as propriedades para valores semelhantes aos do óxido térmico. O valor do índice de refração é freqüentemente utilizado para avaliar a qualidade do óxido depositado: maior que 1.46 (correspondente ao óxido térmico) indica um filme rico em Silício, enquanto que menor indica um filme poroso de baixa densidade. As faixas de temperatura utilizadas na deposição de filmes de Si02 dependem do tipo de reator e dos reagentes empregados: a) deposições em baixa temperatura (300 a 450 0C) - reatores APCVD, LPCVD e PECVD, e reação de Silana com oxigênio. Para se obter filmes dopados adicionam-se dopantes. A adição de PH3 produz um Fosforosilicato (PSG), e a adição de B2H6 produz um Borosilicato. As reações químicas que ocorrem neste caso são SiH4 + O2 → SiO2 + 2H2 4PH3 + O2 → 2P205 + 6H2.

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O Óxido de Silício produzido em baixa temperatura apresenta uma densidade menor que o óxido térmico. Óxido de Silício pode ser depositado em temperatura na faixa de 200 a 400 0C por PECVD pela reação de Silana com Óxido Nitroso [6] SiH4 + 2N20 → Si02 + 2N2 + 2H2 b) deposições em temperatura média (650 a 750 0C) - reatores LPCVD pela decomposição de Tetraetil Ortosilicato (TEOS). Os filmes depositados apresentam uma ótima cobertura conforme. A reação total é Si(OC2H5)4 → SiO2 + produtos da reação. c) deposição em temperatura alta (~900 0C) - reatores LPCVD pela reação da Diclorosilana com Óxido Nitroso. Os filmes depositados são muito uniformes com propriedades semelhantes ao do óxido térmico. A reação total é SiH2Cl2 + 2N2O → SiO2 + 2N2 + 2HCl.

7.3 Nitreto de Silício O Nitreto de Silício é um filme amorfo, isolante, utilizado como camada de passivação, máscara para oxidações seletivas e como dielétrico de porta em dispositivos MNOS. Normalmente é depositado por duas técnicas, dependendo da aplicação. Para oxidações seletivas e dispositivos MNOS utiliza-se a técnica LPCVD em alta temperatura (700 a 800 0C). Os filmes resultantes tem alta densidade e apresentam uma ótima cobertura de degrau e pouca contaminação por partículas. No entanto os filmes apresentam altas tensões e tendem a fender para espessuras maiores que 200nm. Os reagentes são a Dicforosilana e a Amônia que reagem segundo a reação total 3SiCI2H2 + 4NH3 → Si3N4 + 6HCl + 6H2. Para passivação, devido aos metais de baixo ponto de fusão, utiliza-se normalmente a técnica PECVD (200 a 400 0C). Os filmes tendem a ser não estequiométricos, com alta concentração de Hidrogênio atômico (10 a 30 % atômica), sendo representados como SixNyHz. Os reagentes utilizados são a Silana e o Nitrogênio. A reação total é descrita por 3SiH4 + NH3 (ou N2) → SixNyHz + xH2. A taxa de deposição depende muito da potência e freqüência de rf, fluxo de gases e pressão.

7.4 Oxinitretos Oxinitretos [SiOxNy(Hz )] podem ser formados com várias composições reagindo Silana, Óxido Nitroso e Amônia. Pode ser usado como camada isolante entre níveis de Alumínio.

7.5 Resumo A tabela 1 apresenta um resumo das reações Nitreto de Silício.

CVD

para Polisilício, Óxido de Silício, PSG, BPSG e

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PRODUCT REACTANTS Polysilicon SiH4 Silicon Nitncle SiH4 + NH3 SiCI2H2 + NH3 SiH4 + NH3 SiH4 + N2 Si02 SiH4 + O2 SiH4 + O2 SiH4 + N20 Si(0C2H5)4 [TEOS] SiCI2H2 + N20 Doped Si02 SiH4 + O2 + PH3 SiH4 + O2 + PH3 SiH4 + O2 + PH3 + B2H6 SiH4 + O2 + PH3 + B2H6

METHOD LPCVD LPCVD LPCVD PECVD PECVD APCVD PECVD PECVD LPCVD LPCVD APCVD PECVD APCVD PECVD

TEMP (oC) 580-650 700-900 650-750 200-350 200-350 300-500 200-350 200-350 650-750 850-900 300-500 300-500 300-500 300-500

COMMENTS may be in situ doped

poor step coverage good step coverage liquid source, conforxnal conformal PSG PSG BPSG, low temperature flow BPSG, Iow temperature flow

Tabela 1 - Reações CVD.

8. Deposição por evaporação A deposição de filmes finos pode ser realizada pelo aquecimento do material fonte dos filmes em um ambiente de alto vácuo. O material aquecido se evapora e se deposita nos substratos e nas paredes da câmara de processo. A taxa de evaporação da fonte por unidade de área e por unidade de tempo R pode ser estimada pela expressão R= 5.83x10-4 (M/T)1/2 pe onde M é massa molecular do material evaporado, T é temperatura em 0K e pe é a pressão de vapor em torr. A pressão de vapor deve ser maior que 10 mtorr para se conseguir taxas significativas de evaporação. As temperaturas de necessárias para se atingir tal pressão de vapor variam de 1200 0C para o Al até 3230 0C para o W. O processo de evaporação permite altas taxa de deposição (como 0.5 µm/min para o Al) sem causar danos à superfície do substrato devido à baixa energia das espécies incidentes, contaminação mínima do filme pelo gás residual devido ao alto vácuo e pouco aquecimento do substrato (o aquecimento decorre apenas do calor de condensação do filme e da radiação da fonte). No entanto o processo de evaporação não permite o controle da composição de ligas. A uniformidade da espessura do filme é obtida distribuindo-se os substratos em um suporte tipo sistema planetário que, durante a evaporação, gira em torno do eixo vertical da câmara de processo enquanto que os vários suportes giram em torno de um eixo secundário como mostrado na figura 10 [7]. Normalmente os evaporadores possuem um sistema de monitoração da espessura que atua durante o processo (cristal piezelétrico). Podem-se evaporar ligas diretamente ou forma-las durante a deposição pela evaporação simultânea de dois ou mais materiais. De qualquer modo, o controle da composição sempre é difícil pela diferença das taxas de evaporação dos vários materiais. Filmes de multi-camadas podem ser obtidos pela evaporação seqüencial dos materiais que compõe o filme. A pressão residual na câmara de um sistema convencional de evaporação, antes de uma deposição, vale tipicamente 5x107 torr. Existem basicamente três tipos de sistemas de evaporação, que diferem pelo seu método de aquecimento: aquecimento resístivo, aquecimento por feixe de elétrons e aquecimento indutivo.

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8.1 Aquecimento resistivo Neste tipo de evaporador coloca-se o material fonte em uma barquinha metálica ou suspenso por um filamento de W. Por efeito Joule (passagem de corrente) processa-se então o aquecimento do suporte fundindo o metal fonte. Embora muito simples, a evaporação por aquecimento resistivo apresenta varias restrições: a) metais refratários não podem ser evaporados devido ao seu alto ponto de fusão; b) evaporação do material do filamento pode contaminar o filme; c) não se consegue controlar com precisão a espessura do filme; d) não se consegue controlar a composição de ligas.

8.2 Evaporação por feixe de elétrons Neste tipo de evaporador, um feixe de elétrons de alta energia (5 a 30 keV), extraído de um ânodo e direcionado por um campo magnético, bombardeia o material a ser evaporado. O feixe de elétrons pode fundir e evaporar qualquer material desde que consiga suprir energia suficiente. Podem-se alcançar taxas de deposição de até 0.5 µm/min. O material fonte é colocado em um cadinho resfriado. Como o feixe de elétrons é focalizado e varrido de maneira controlada sobre o alvo, apenas o material fonte é fundido, permitindo a obtenção de filmes de alta pureza. O grande problema deste tipo de evaporador é a produção de raios-X causada pelo freamento dos elétrons no alvo. A radiação pode provocar danos ao óxido de porta dos dispositivos MOS. pag.14 V Oficina de Microeletrônica

8.3 Evaporação por aquecimento indutivo Neste caso, o aquecimento é produzido por uma fonte de rf. O cadinho que suporta o material fonte normalmente é de BN, envolto por uma bobina resfriada à qual se aplica o sinal de rf. Este sistema não produz radiação ionizante mas tem a desvantagem do contato direto entre o material fonte e o cadinho, o que pode provocar a contaminação do filme depositado.

9. Deposição por sputtering Sputtering designa o mecanismo de ejeção de material de uma superfície (alvo) pelo bombardeamento de partículas com alta energia. O material ejetado se deposita sobre o substrato e seu suporte, colocados em oposição à superfície bombardeada. Esta técnica permite a deposição de uma grande variedade de materiais, incluindo Alumínio, ligas de Alumínio, Platina, Ouro, Titâneo, Tungstênio, ligas de Tungstênio, Molebidênio, Silicio, Oxido de Silício e silicetos. Apresenta uma série de vantagens sobre a evaporação: a) permite uma deposição uniforme sobre grandes áreas pela utilização de alvos de diâmetro grande; b) controle preciso da espessura pelo controle dos parâmetros de processo; c) controle das propriedades dos filmes como cobertura de degrau e estrutura de grão; d) limpeza da superfície da amostra por sputtering antes da deposição sem exposição ao ambiente; e) deposição de multi-camadas com a utilização de alvos múltiplos; f) não produz raios-X. As desvantagens são: a) alto custo do equipamento; b) a taxa de deposição de alguns materiais pode ser bastante baixa; c) alguns materiais degradam pelo bombardeamento de alta energia; d) como o processo é efetuado em pressões maiores que as utilizadas em evaporações, pode ocorrer uma incorporação de impurezas ao filme depositado. As partículas de alta energia que bombardeiam o alvo, normalmente íons de Argônio, são gerados em plasmas de descarga luminosa. A descarga luminosa se alto sustenta, e é produzida pela aplicação de um campo elétrico DC (com tensão em torno de 1.5 kV) entre dois eletrodos (o alvo negativo, cátodo, e o suporte da amostra positivo, ânodo) dispostos em oposição dentro de uma câmara. O Argônio é colocado na câmara com pressão inicial de aproximadamente 1 torr. O espaçamento entre os eletrodos é da ordem de 15cm. Quando o material do alvo é um dielétrico (portanto não condutor) é necessário utilizar um campo de rf para manter a descarga. Isto se deve ao fato do dielétrico ficar carregado positivamente durante a descarga DC, diminuindo a diferença de tensão entre o cátodo e o ânodo até um valor abaixo do qual a descarga não mais se processa. A ionização dos átomos de Argônio no plasma se processa pelas colisões com elétrons. Para se aumentar a eficiência desta ionização, pode-se confinar os elétrons perto da superfície do alvo por meio de um campo magnético. Neste caso, a técnica é denominada Magnetron Sputtering.

9.1 Conformação de degrau por sputtering O perfil de um degrau pode ser modificado por um fenômeno de facetamento vinculado ao processo de Sputteríng, como mostrado na figura 11. O Facetamento decorre da dependência da taxa de remoção com o ângulo de incidência dos íons que bombardeiam a superfície. A taxa é maior para superfícies que não estão à 900 com a direção dos íons incidentes. O fenômeno se inicia normalmente nas bordas, que sempre são arredondadas. Como mostrado na figura 11, o facetamento do Fotoresiste pode acabar sendo transferido para o filme subjacente. Aberturas com bordas inclinadas podem apresentar uma melhor cobertura pelo filme superior (melhor cobertura de degrau). O facetamento é realizado antes da deposição do filme.

Filmes finos pag. 15

9.2 Deposição de filmes por sputtering Filmes de Al com espessuras variando de 300 a 1200 nm são depositados por Magnetron Sputtering por exigir altas taxas de deposição ( 300 a 1000 nm/min). Para se obter uma boa cobertura de degrau aquece-se o substrato, o que aumenta a mobilidade dos átomos na superfície. Devem-se tomar precauções em relação ao gás residual. Sua incorporação no filme pode causar efeitos deletérios. A presença de 02 no ambiente de processo pode aumentar muito a resistividade do filme. O N2 causa tensões, enquanto que o H2 pode induzir à formação de hillocks. Ligas de Al como Al:Cu e Al:Si podem ser depositados a partir de alvos compostos simples ou a partir de alvos múltiplos. Ligas Ti:W são depositados por Magnetron Sputtering, por descarga DC ou rf, a partir de alvo composto. O filme resultante tem menos Ti (~50%) devido fato do Ti ser mais facilmente espalhado pelos átomos de Argônio (os átomos de Ti são mais leves). Deste modo, boa parte do Ti acaba sendo depositado nas paredes da câmara.

9.3 Sputtering reativo Filmes compostos podem ser obtidos pela introdução de gases reativos na câmara. Filmes de TiN podem ser obtidos a partir de um alvo de Ti e um plasma de Argônio e Nitrogênio.

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10. Metais refratários e seus silicetos Com a diminuição das dimensões dos circuitos, o atrasos RC devidos às linhas de interconexão tornam-se cada vez mais evidentes, podendo eventualmente exceder os atrasos causados pelo chaveamento dos dispositivos MOS. Para condutores com larguras de linha W ≥ 3µm o produto RC pode ser calculado, de modo aproximado, por RC = RS L2 ε0x / x0x , onde RS é a resistência de folha do condutor ( RS = ρcom / xcom ), L é o comprimento da conexão, ε0x é a constante dielétrica do Si02, x0x é a espessura do Si02 subjacente, ρcon é a resistividade do condutor e xcon, é a espessura do condutor. Portanto o produto RC decresce com a diminuição de RS. A figura 12 mostra a variação de RC, de alguns materiais, com a largura das linhas condutoras de 1 cm de comprimento. Para comparações, mostra-se também o atraso de porta, por estágio, de um dispositivo MOS. É portanto imperativa a busca de materiais de baixa resistividade para se conseguir fabricar circuitos densos de alto desempenho.

Filmes finos

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Polisilício, muito utilizado em portas de dispositivos MOS, apresenta uma resistividade por quadrado de 15 a 30 Ω/. O Al, que exibe uma resistividade muito menor, é incompatível com os processos subseqüentes de alta temperatura ( o Al não deve ser submetido à temperaturas superiores à 500 0C devido ao seu baixo ponto de fusão ). Materiais alternativos ao Polisilício são os metais refratários como W, Ta e Mo, silicatos de metais refratários como WSi2, TiSi2, MoSi2 e TaSi2, e estruturas multi-camadas com um filme refratário sobre o filme de Polisilício dopado, denominadas polycide. Na figura 13 apresenta-se uma estrutura polycide.

Os metais refratários possuem alto ponto de fusão, mas podem apresentar impurezas que prejudicam as propriedades dos dispositivos MOS e seus óxidos normalmente são de baixa qualidade ou voláteis, como é o caso dos óxidos de Mo e W. Os silicetos destes materiais apresentam problemas semelhantes. Uma boa opção é o uso de estruturas multi-camadas, formadas por filmes de metais refratários ou silicetos, e Polisilfcio, Na tabela 2 são apresentadas as características dos silicetos mais utilizados, recozidos em temperaturas inferiores à 1000 0C . A resistividade é fortemente dependente do método de formação, dos tratamentos térmicos da estequiometria do composto e da pureza. ________________________________________________________________________________ Material Metal + Poly-Si Metal + Si Crystal Co-Sputtcr Co-Evaporation CVD TiSi2 TaSi2 MoSi2 WSi2 PtSi

13 35 90 28

15 15

25 21 21 50 38 100 40 120 70 30 40 35_______________________________

Tabela 2 - Resistividade de filmes silicetos.

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10.1 Formação de silicetos Os silicetos podem ser formados basicamente por quatro técnicas, todas elas exigindo uma etapa de sinterização (tratamento térmico ) ou recozimento posterior à deposição: 1- deposição do metal puro sobre Silício; 2- evaporação simultânea do metal e do Sílício (fontes separadas); 3- sputtering de um alvo composto e sputtering de alvos independentes; 4- CVD. Na técnica de deposição do metal puro, a formação do siliceto se da pela reação metalúrgica direta entre o metal e o Silício, na etapa de sinterização: M + xSi → Msix O metal pode ser depositado por evaporação, por sputter ou por CVD. O filme resultante é rugoso e a composição depende das fases formadas que, por sua vez dependem do ambiente de sinterização. O filme permite corrosão seletiva. TiSi2 é formado em temperaturas acima de 600 0C, enquanto que a reação de Pt e Si já se processa à 350 0C. A técnica de evaporação simultânea resulta em filmes lisos. A etapa de sinterização não é crítica. No entanto, o filme não permite corrosão seletiva, apresenta uma cobertura de degrau ruim e o controle da composição é difícil. As altas temperaturas de fusão dos metais (1700 0C, 2500 0C e 3200 0C para Ti, Mo e W respectivamente) podem causar contaminação dos filmes devido à desgasificação dos componentes da câmara de processo. A técnica de sputtering é ótima para a fabricação de filmes de silicetos. No caso de alvos independentes, existe uma dificuldade na calibração da composição do filme depositado. No caso de alvo único composto, deve-se escolher uma composição adequada para se conseguir a composição desejada do filme. Uma vez tomadas estas precauções, um ótimo controle de composição é obtido. A técnica CVD exibe uma série de vantagens sobre as outras técnicas: melhor cobertura de degrau, filmes mais puros ( baixa concentração de O2 ) e alto rendimento de produção. No entanto, requer a existência de compostos voláteis dos metais para a sua realização. A reações utilizadas para a deposição de Wsi2 e TiSi2 são: WF6 (vapor) + 2SiH4 (vapor) → WSi2 (sólido) + 6HF + H2 TiCl4 (vapor) + 2SiH4 (vapor) → TiSi2 (sólido) + 4HCl + 2H 2 WF6 é um gás corrosivo, com densidade relativamente alta e pressão de vapor moderada na temperatura ambiente. TiC14 é um líquido corrosivo, com pressão de vapor de 11 torr em temperatura ambiente.

10.2 Tecnologia de siliceto auto-alinhada ( Salicide) Na medida em que as dimensões dos contatos diminuem, a resistência de contato, assim como a resistividade de folha das junções rasas de dreno de fonte, aumentam. Para reduzir o valor destes parâmetros e da resistência das linhas de Polisilício. foi desenvolvida a tecnologia de siliceto auto-alinhada. Nesta tecnologia, o metal é depositado sobre uma estrutura MOS, reagindo com o Si exposto do dreno, da fonte e da porta de Polisilício para formar um siliceto, Espaçadores de óxido, com espessura entre 200 e 300 nm, evitam que a porta, o dreno e a fonte sejam conectadas eletricamente pelo siliceto formado. Em seguida, uma corrosão seletiva remove o metal que não reagiu com o Si. Na figura 14 mostra-se a seqüência do processo.

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O siliceto mais utilizado nesta tecnologia é TiSi2 por apresentar a menor resistividade, além de reduzir o óxido nativo do Si e do Polisilício por reação térmica. No entanto, o TiSi 2 pode reagir com o óxido do espaçador, o que é indesejável. Além disto, o TiSi2 é menos estável que os silicetos como Wsi2 e MoSi2.

10.3 Interconexões com metais refratários Filmes de Polycide possuem uma resistência de folha de 1 a 5 Ω/. Para se obter resistências menores, é necessário utilizar diretamente os metais refratários. Na tabela 3 são apresentadas as propriedades dos principais silicetos e metais refratários. _______________________________________________________________________________________________

Material Si

Melting Point (0C) 1420

Resistivity (µΩ-cm) Thermal Coefflcient of Expansion (10-6/0C) 500 (heavíly doped poly) 3.0

TiSi2 MoSi2 TaSi2 WSi2

1540 1870 2400 2050

13-17 22- 100 8-45 14-17

10.5 8.2 8.8 6.2

Ti Mo Ta W

1690 2620 2996 3382

43-47 5 13-16 5.3

5.0 6.5 4.5

8.5



Tabela 3 - Propriedades dos silicetos e dos metais mais importantes.

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O W é um dos metais que mais se destacam para aplicações em circuitos VLSI devido a sua baixa resistividade, baixa tensão ( λ) e - regime de escoamento molecular quando (λ λ >> D). As pressões tais que λ ≈ D o escoamento é chamado de regime intermediário, e a freqüência de colisões molécula-molécula são da mesma ordem que a freqüência de colisões das moléculas com as paredes do tubo.

Como uma conseqüência das diferenças de comportamento do gás de um regime para outro, as condutâncias e correntes moleculares são diferentes nos três regimes.

Critério para se determinar o regime de escoamento : - laminar se número de Reynolds Re, Re < 1100; e - turbulento se Re > 2100. - O limite entre o escoamento turbulento e laminar é um número entre 1100 e 2100, que depende entre outros fatores, da rugosidade interna do tubo.

Definições das Grandezas Fundamentais Velocidade de Bombeamento e Corrente Molecular do Gás

Velocidade de Bombeamento e Corrente Molecular do Gás O escoamento se processa na direção indicada pela seta. Seja P a pressão numa seção transversal da tubulação. Por essa seção escoa um certo volume ∆V do gás no intervalo de tempo ∆t. Chamamos de velocidade de bombeamento S, na seção considerada, a relação: S = ∆V/∆ ∆t

(l/s)

A corrente molecular do gás: Q = P.S

(torr.l/s)

logo, a corrente molecular do gás é dada por: Q = P.∆ ∆V/∆ ∆t

(torr.l/s)

Admitindo : T = constante; Q pode ser equacionado em função do número de moléculas ∆N que atravessam a seção do tubo no intervalo de tempo ∆t. Inicialmente, derivando a equação de estado de um gás ideal em relação ao tempo temos: P(dV/dt) + V(dP/dt) = kT(dN/dt) Se o escoamento se processar em regime estacionário, isto é, P independente do tempo, teremos dP/dt = 0. Então: P(dV/dt) = Q = kT(dN/dt)

As bombas de vácuo são geralmente especificados pela velocidade de bombeamento.

Condutância do Tubo Condutância do Tubo

Se no tubo mostrado na figura acima existe um fluxo de gás, é porque há uma diferença de pressão entre dois planos quaisquer A e B transversais ao tubo. A direção do fluxo é a do plano de pressão maior para o de menor. Fazendo uma analogia com o fluxo de corrente elétrica num condutor, temos a definição da condutância do tubo limitado pelos dois planos A e B: CAB = Q/(PA - PB)

(l/s)

com a diferença de pressão ∆P = PA - PB análoga a diferença de potencial elétrico. Como em eletricidade, ao inverso da condutância dá-se o nome de impedância: ZAB = (CAB)-1 = (PA - PB)/Q

(s/l)

A condutância é geralmente medida em litro/segundo e a impedância em segundo/litro. Fisicamente, o conceito de impedância está associado com a dificuldade (resistência) oferecida pelo tubo à passagem do gás. É fácil imaginar, por exemplo, que quanto mais fino for um tubo maior será a dificuldade de passagem do gás e portanto maior a sua impedância.

Um outro conceito importante está relacionado com a conservação da corrente molecular: a corrente molecular Q tem o mesmo valor em qualquer seção de uma tubulação. Essa afirmação é verdadeira, mesmo que a seção reta do tubo não seja uniforme. É fácil entender a conservação da corrente, se lembrarmos que uma variação da mesma ao longo do tubo implicaria num acúmulo (ou diminuição) do gás em certas regiões, o que causaria variações de P com o tempo, contrariando a hipótese de escoamento estacionário. Enquanto Q é constante, os valores de S e P variam de ponto para ponto ao longo do comprimento de uma tubulação. Condutâncias em Série Os componentes de vácuo também podem ser associados em série ou em paralelo.

Associação em Série de 2 Tubos Na figura acima, se C1 e C2 são as condutâncias dos dois tubos conectados em série.e P1, P2 e P3 são as pressões nos planos das seções retas 1, 2 e 3, temos: P1 - P2 = Q/C1

e

P2 - P3 = Q/C2

Somando as duas equações: P1 - P3 = Q[(1/C1) + (1/C2)] = Q/Ctot onde Ctot é a condutância total da associação :

1/Ctot = 1/C1 + 1/C2 Generalizando para n tubos associados em série: 1/Ctot = 1/C1 + 1/C2 +

+ 1/Cn

Condutâncias em Paralelo

Associação em Paralelo de Tubos Se C1 e C2 são as condutâncias dos dois tubos associados em paralelo e PA e PB são as pressões nos planos A e B, tomando cada tubo em separado temos: C1 = Q1/(PA - PB) somando,

e

C2 = Q2/(PA - PB)

C1 + C2 = (Q1 + Q2)/(PA - PB)

Considerando a associação como um todo, a condutância total da associação será: Ctot = Qtot/(PA - PB) onde, Qtot é a corrente molecular total (Q1 + Q2) logo :

Ctot = C1 + C2 Generalizando para n tubos associados em paralelo temos: Ctot = C1 + C2 +

+ Cn

Variação da Velocidade de Bombeamento ao Longo da Tubulação

Variação da Velocidade de Bombeamento ao Longo do Tubo

A velocidade de bombeamento S em um plano qualquer de uma tubulação pode ser determinada em função da velocidade de bombeamento noutro plano e da condutância entre os dois planos. Consideremos um tubo como a mostrada na figura acima. A e B são dois planos perpendiculares ao eixo do tubo e PA e PB são as pressões nos planos. No plano A a velocidade de bombeamento é: SA = Q/PA

∴

1/SA = PA/Q

No plano B a velocidade de bombeamento é de: SB = Q/PB

∴

1/SB = PB/Q

A subtração das equações acima resulta em:

1/SA - 1/SB = (PA - PB)/Q = 1/CAB Portanto,

SA = (SBCAB)/(SB + CAB)

(l/s)

Como CAB/(SB + CAB) ≤ 1, isto implica em SA ≤ SB, ou seja, a velocidade de bombeamento na região de mais alta pressão é sempre menor que a velocidade de bombeamento na região de mais baixa pressão.

Faixas de Pressão Ambiente de vácuo : várias faixas de pressão. A divisão é no entanto, bastante flexível, sendo aproximadamente : baixo(primário ou grosso) vácuo : 0.1 a 760 torr ou 10 a 105 Pa médio vácuo : 10-4 a 10-1 torr ou 10-2 a 10 Pa alto vácuo : 10-8 a 10-4 torr ou 10-7 a 10-2 Pa ultra alto vácuo : < 10-8 torr ou < 10-7 Pa

Aplicações por faixa - vácuo grosso e médio : CVD, sputtering, plasma etching - alto vácuo : limpeza da câmara, evaporação, implantação de íons - ultra alto vácuo : MBE

Bombas de Vácuo - Ambiente de vácuo: dividido em várias faixas. - Não existe bomba capaz de bombear a câmara em toda a sua extensão, ou seja, da pressão atmosférica para o alto vácuo ou ultra alto vácuo. - Há muitas bombas mas cada qual operam efetivamente entre os níveis de pressão específicos. - A figura abaixo mostra as faixas de pressão operacional de uma variedade de bombas de vácuo.

Região de Pressão das Bombas de Vácuo

Para bombear da pressão atmosférica para o alto vácuo, usa-se inicialmente uma bomba de vácuo primário para a evacuação da câmara até a região de médio vácuo e então, com a bomba de alto vácuo se faz o bombeamento até a pressão de alto vácuo. Basicamente, as bombas de vácuo podem ser classificadas em duas diferentes categorias: - bombas de transferência e - bombas de captura. No primeiro caso, a bomba simplesmente transfere o gás bombeado de uma região do sistema de vácuo para outra. Por exemplo, de uma câmara para um tubo de exaustão que canaliza o gás para fora do ambiente do laboratório. Nas bombas de captura, as moléculas do gás por elas bombeadas, ficam presas nas próprias bombas. Dois fatores de grande importância em bombas de vácuo:

a) a pressão mais baixa que uma bomba pode alcançar, geralmente chamado de pressão final, e b) a qualidade do vácuo produzido. Com relação a este último aspecto, algumas bombas de vácuo, como as bombas de difusão, podem emitir vapores de óleo para o interior do sistema de vácuo, o que para algumas aplicações, não podem ser tolerado. A seleção ou escolha da bomba de vácuo a ser usada é definida pelos parâmetros como : pressão desejada; o intervalo de pressão; a velocidade de bombeamento; e a pressão de exaustão. a) Pressão desejada: pressão mínima na boca da bomba; b) Intervalo de pressão: é aquele no qual a bomba pode bombear; c) Velocidade de bombeamento: não e constante, no entanto, é função da pressão; d) Pressão de exaustão: é a pressão através da qual a bomba pode ser operada, que ocorre de três formas diferentes: 1) bombeamento a partir da pressão atmosférica, como por exemplo, a bomba rotativa de palheta; 2) bombeamento a partir de pressões bem abaixo da pressão atmosférica, como por exemplo, a bomba difusora, roots e a turbomolecular; 3) imobilização do gás, por exemplo, a bomba de sorção e a de ionização, que só podem ser ligadas quando a pressão da câmara estiver bem baixa.

Velocidade de bombeamento de várias bombas em termos da velocidade máxima de bombeamento Smáx. (1) - bomba rotativa de palheta de um estágio sem gás ballast; (2) - a mesma, com gás ballast; (3) - bomba roots; (4) - bomba ejectora; (5) - bomba difusora; (6) - bomba turbomolecular.

Bombas Mecânicas As bomba utilizadas para baixo vácuo são de deslocamento positivo do gás obtido através de movimento mecânico de um piston, palheta, êmbolo, ou diafragma. Estas bombas envolvem três etapas: captura de um volume do gás; compressão do volume capturado e expulsão do gás. A imagem conceitual mais simples deste tipo de bomba é a bomba de piston. Inicialmente, o movimento do piston arrasta consigo o gás a ser bombeado para dentro do cilindro através da válvula. No ciclo seguinte, a válvula se fecha e o gás é comprimido. Por final, abre-se a segunda válvula e o gás é expelido para a região de alta pressão. Em geral, as válvulas abrem automaticamente em resposta a diferença na pressão. A taxa de compressão das bombas de piston é bastante baixa. Por exemplo, se a pressão de exaustão for de 1 atm e a taxa de compressão da bomba de piston de 100:1, a pressão mais baixa que pode ser alcançada por esta bomba é de 0.01 atm ou 7.6 torr.

a) - Bomba de piston que comprime e expele o gás. B) - Bomba de diafragma comprimindo e expelindo o gás, devido ao movimento do eixo fora de centro. As bombas de piston não são muito utilizados em processos de microeletrônica. As bombas mais comuns utilizadas nas regiões de baixo e médio vácuo são as bombas mecânicas de palhetas rotativas, mostrada na figura abaixo.

Bombas Rotativas de Palheta

Neste tipo de bomba, um rotor excêntrico com palhetas gira no interior de uma cavidade também cilíndrica (estator). O rotor é movimentado por um motor elétrico e seu eixo é paralelo ao eixo de simetria do estator na parte superior. Ele encosta bem justo no estator, com uma pequena folga da ordem de 0.001 cm, de forma para fazer a vedação entre a entrada e a saída da bomba. O rotor gira na direção que mostra a flecha. Durante o movimento, as palhetas ficam permanentemente em contato com a superfície interna do estator, devido as molas que existem entre elas dentro do canal do rotor, no qual estas estão encaixadas. O óleo é usado para selar as palhetas e auxiliar na sua lubrificação. O óleo auxilia também no resfriamento da bomba, dissipando o calor gerado pela fricção e compressão do gás. Um dos problemas associados com as bombas do tipo compressão é a condensação de vapores. Quando o gás é comprimido, se a pressão parcial de vapor dos gases for maior do que a pressão de vapor do correspondente liquido na temperatura do gás, poderá condensar formando gotículas de vapor condensado. Estas gotículas misturam com o óleo da bomba e podem causar a corrosão do mesmo. No caso da água por exemplo, como a pressão de vapor a temperatura ambiente é de 20 torr, se o gás é comprimido por um fator de 104, a água se condensará se a pressão parcial da água na câmara for maior do que 2 mtorr. O problema é mais sério quando bombeamos gases corrosivos condensáveis como o Cl2 e clorosilanas. A formação de vapores condensáveis pode ser evitado utilizando um pequeno fluxo de gás inerte, N2 na câmara da bomba(gás ballast). Porém, o uso do gás ballast limita a pressão final da bomba.

Curvas de velocidade de bombeamento vs. Pressão das bombas rotativas de um e dois estágios

A figura 14 mostra as curvas de velocidade de bombeamento em função da pressão para duas bombas rotativas de palhetas com um e dois estágios. O eixo horizontal refere-se a pressão na entrada da bomba. A linha cheia refere-se a bomba sem o gás ballast e linha tracejada com o gás ballast. A velocidade de bombeamento é aproximadamente constante numa ampla faixa de pressão. Note-se que o uso do gás ballast aumenta a pressão final alcançada pela bomba. O intervalo de pressão mostrado na figura é típico para bombas rotativas de palhetas. A curva de velocidade de bombeamento em função da pressão é em geral o primeiro dado que se examina quando se considera uma bomba para uma dada aplicação. A velocidade de bombeamento nominal é definida como velocidade correspondente ao máximo da curva. Para as curvas da figura 14, a velocidade nominal das bombas é de aproximadamente 18 m3/h. Nas bombas rotativas de palhetas a corrente molecular Q (torr.l/s) é aproximadamente proporcional a pressão de entrada da bomba. Para aumentar este parâmetro temos duas alternativas: usar uma bomba de capacidade maior ou usar uma segunda bomba entre a

câmara e a bomba rotativa. Em muitos casos a segunda opção é a escolha mais econômica. A bomba projetada para este propósito é a bomba Roots. Figura 15 : Ilustração do principio de funcionamento da bomba rotativa Roots

Figura 16 : Taxa de Compressão vs. pressão de entrada da bomba Roots As bombas Roots são bombas de transferência com dois rotores em forma de 8, paralelos que giram sincronamente em sentidos opostos dentro de um estator, conforme mostrado na figura 15. Durante o movimento, um pequeno espaçamento constante menor que 0.1 mm é mantido em relação a cada um dos rotores e a superfície do estator. Como não há contato (selagem mecânica entre as superfícies), a taxa de compressão destas bombas é baixa sendo dependente da pressão, geralmente da ordem de 30:1, como mostra a figura 16. Mas como os rotores podem girar em altas velocidades (3000 - 3500 rpm) sem produção de calor devido ao atrito, favorece a produção de rápidos deslocamentos de gás, ou seja, altas velocidades de bombeamento para bombas de dimensões relativamente compactas. Como a Roots comprime o gás e compressão produz calor, há o aquecimento dos rotores e estator. Se este calor for excessivo, pode ocorrer, devido a expansão térmica, contato entre os rotores, danificando a bomba. Devido a isso, as bombas Roots são usualmente operadas em série com as bombas rotativas que tenham aproximadamente 1/10 da velocidade das Roots. Bombas Difusoras As bombas para a região de alto vácuo utilizadas nos processos de fabricação de microeletrônica pertencem a duas categorias: as bombas que bombeam o gás por transferência de momentum para as moléculas gasosas e as bombas por aprisionamento das moléculas gasosas. Dentre estes, as bombas da primeira categoria têm sido preferidos para o bombeamento de gases corrosivos e/ou tóxicos, ou quando bombeamos elevados fluxos de gases. Enquanto que os de aprisionamento são empregados para o bombeamento de fluxos pequenos de gases inertes ou quando bombeamos a câmara para o pré-processamento. Os dois tipos de bombas mais populares de transferência de momentum, são as bombas de difusão e as bombas turbomoleculares. .

Figura 17 : Diagrama esquemático do princípio de funcionamento da bomba difusora As bombas difusoras são simples e robustas A figura 17 ilustra o principio de funcionamento de uma bomba difusora. Um aquecedor elétrico ajustado na base do corpo da bomba, aquece o fluído (óleo) a uma temperatura tal que

ocorra a formação de vapor. O vapor de óleo sobe pelo tubo de vapor e é ejetado através de uma abertura anular estreita no topo do tubo, em direção à parte inferior da bomba. Devido a uma diferença de pressão relativamente grande entre as regiões interna e externa do tubo, o jato de vapor é ejetado a uma velocidade muito alta (supersônica). Estes vapores colidem com as paredes refrigeradas da bomba, que condensam e escorrem de volta para o reservatório de fluído. Os gases são bombeados pela transferência de momentum entre o jato de vapor e as moléculas do gás, mas estas também podem ser transportadas diluídas no vapor. Como as moléculas do fluído tem peso elevado, elas transferem eficientemente momentum às moléculas do gás a ser bombeado, impulsionando-as para a parte de baixo, onde existe a saída conectada a uma bomba de apoio. Como em outros tipos de bombas, as bombas de difusão, necessitam de uma bomba de apoio para operar, geralmente uma bomba rotativa de palhetas. As bombas difusoras possibilitam obter taxas de compressão da ordem de 108. Estas bombas têm uma velocidade de bombeamento bastante elevada se a pressão de entrada estiver em regime de fluxo molecular.

Figura 17 : Bomba difusora de múltiplo estágio com armadilha(trap) na parte superior A grande maioria das bombas de difusão empregadas tem várias aberturas de ejeção de fluído e são chamadas de bombas multiestágio. A figura 17 ilustra uma bomba com três estágios(ejetores) e alguns acessórios. A câmara a ser bombeada é conectada no flange superior e a bomba de apoio é acoplada no flange inferior(foreline). Um problema inerente as bombas de difusoras é a perda de fluído cujo vapor se difunde para fora da bomba. A perda através do tubo de saída pode ser diminuída usando série de placas refrigeradas(baffle), que re-condensam o fluído, devolvendo-o ao reservatório. A perda através do topo da bomba pode ter conseqüências mais sérias uma vez que o vapor de óleo pode migrar para o sistema de vácuo(backstream), contaminando a câmara de vácuo e o processo de fabricação. Este problema pode ser evitado em grande parte pela utilização de um dispositivo chamado de "armadilhas" (traps), com superfícies frias muito eficientes para reter o vapor de fluído. A primeira dessas armadilhas(baffle) é projetada de tal forma que as moléculas de gás ou vapor não atravesse sem colidir pelo menos uma vez com a superfície da placa. As moléculas de

vapor que cruzam esta armadilha, terão chance de serem capturadas na segunda armadilha(cold trap) resfriada à baixa temperatura, com nitrogênio líquido. Bombas Turbomoleculares A bomba turbomolecular é uma bomba do tipo compressão que funciona de forma similar a bomba difusora. A diferença é de que ao em vez da transferência de momentum por colisões com jato de vapor ejetado a alta velocidade, no caso da bomba turbomolecular, o momentum é transferido por impacto das moléculas com as palhetas que giram em alta velocidade. Uma bomba turbomolecular moderna, conforme mostrada na figura 18a, apresenta uma estrutura semelhante a uma turbina de avião a jato. Vários sistemas de palhetas são presos a um mesmo eixo impulsionado por um motor de alta rotação (rotor). Este sistema movimenta a uma velocidade extremamente alta, maior do que 20 000 rpm. Um outro sistema de palhetas está preso à carcaça da bomba (estator). O espaçamento entre o estator(palhetas fixas) e rotor(palhetas móveis) é da ordem de 1 mm.

Figura 18a : Ilustração de uma bomba turbo molecular - Corte longitudinal.

As bombas turbomoleculares sempre necessitam de uma bomba de apoio, geralmente uma bomba rotativa de palhetas, que é conectado no lado da alta pressão, visto que a pressão de saída deve ser mantida a baixa pressão. Como a transferência de momentum depende da massa da molécula gasosa, a taxa de compressão também depende do gás a ser bombeado. A taxa de compressão das bombas turbomoleculares podem chegar a 109. A figura 18b mostra o comportamento da velocidade de bombeamento e da taxa de compressão de uma bomba turbomolecular típica, em função da pressão de entrada, para vários gases. Uma bomba típica que tenha taxa de compressão de 109 para N2, terá uma taxa de compressão de 103 para H2.

Figura 18b : Velocidade de bombeamento e taxa de compressão de uma bomba turbomolecular típica em função da pressão de entrada

Medidores de Pressão Região da tecnologia de vácuo: estende a cerca de 19 ordens de grandezas abaixo da pressão atmosférica, isto é, aproximadamente 10-16 torr. Não existe medidores para medir intervalos tão grandes. Na prática, existem vários medidores para diferentes regiões. Conforme mostra a figura abaixo, cada tipo de medidor é sensível a variação de pressão numa região específica.

Região de pressão dos medidores de vácuo Quando vamos escolher um medidor para um determinado propósito devemos levar em consideração: - a região de pressão para o qual o medidor é desejado; - se queremos medir a pressão total ou parcial; - se a leitura do medidor pode ser dependente do tipo de gás ou não; - a precisão da medida desejada e tipo de montagem.

Medidores Bordon

Medidor Bordon O medidor Bordon consiste basicamente de um tubo flexível recurvado. Uma das extremidades do tubo é ligada ao sistema de vácuo e a outra é selada. Quando há uma mudança de pressão no interior do tubo, a sua curvatura se modifica, o que causa uma mudança da indicação do ponteiro.

Medidor de Diafragma Principio: a pressão causa uma deformação no diafragma. O movimento de deformação do diafragma, desloca o ponteiro que se move sobre uma escala calibrada. As escalas dos medidores Bordon e Diafragma independem do gás. São calibrados nos intervalos de 0 - 25; 0 - 50; 0 - 125 e 0 - 1000 mbar. Precisão : ±5%.

Medidores de Membrana Capacitiva - Baratron

Medidor de Membrana Capacitiva (Barocel) Um medidor de membrana consiste basicamente de uma placa sensora (um lado de um capacitor plano) isolada do meio por uma membrana sensível. A variação de pressão exercida pelo meio na membrana, provoca uma deflexão desta em relação à placa sensora. Se mantermos o dielétrico constante, teremos uma variação da capacitância proporcional à pressão exercida sobre a membrana.

O circuito eletrônico básico usado para a medida da variação da capacitância, é um oscilador "LC" onde um dos capacitores é o próprio elemento sensor. Assim, pela variação da capacitância deste, teremos uma variação da freqüência do oscilador, que é convertida em tensão. O medidor mede desde a pressão atmosférica até 10-6 mbar, com a precisão de 0.05 - 3 %. Vantagens: robustez, vida útil longa, maior sensibilidade, maior faixa de operação, e pode ser utilizado em temperaturas elevadas e em ambientes altamente corrosivos.

Medidor de Condutividade Térmica (Pirani) O principio de funcionamento de um medidor de vácuo tipo Pirani é o da condutividade térmica dos gases. Um filamento é aquecido por uma corrente elétrica na atmosfera do gás cuja pressão se quer medir. Devido a presença do gás, o filamento irá dissipar energia térmica por condução. A dissipação será tanto maior quanto maior for a pressão. Consequentemente, a temperatura do filamento é uma função da pressão (∆T α P), decrescendo monotonicamente com a mesma.

a) circuito para o medidor Pirani; b) cabeça do medidor; (1) filamento; (2) suporte do filamento; (3) capa (envelope)

O sensor de um medidor Pirani consiste de um tubo contendo o filamento e se acopla ao sistema de vácuo. No esquema do circuito elétrico de medição associado ao sensor, o filamento Rf constitui um dos braços da ponte de Wheatstone. Os outros braços são R2, R3 e R4. R2 é um resistor idêntico a Rf encapsulado a vácuo dentro de um tubo de vidro. Esse tubo é colocado em posição adjacente a Rf de modo a compensar flutuações de voltagem na ponte devida as variações de temperatura na região onde se instala o sensor. R3 e R4 são resistores variáveis. Uma maneira de se medir Rf (e consequentemente determinar P, quando se conhece a curva de calibração), é ajustar os valores de R3 e R4 de modo a zerar a corrente do galvanômetro G. Nesse caso:

Rf = R2 x R3/R4 Como a condutividade térmica varia conforme o gás, implica em curvas de calibração distintas para diferentes gases. Quanto menor for a condutividade térmica de um gás, menor será a temperatura do filamento para um mesmo valor de P.

De um modo geral a escala de um medidor Pirani é calibrada para nitrogênio. A curva de calibração de um medidor Pirani não é PxT, mas P em função da resistência elétrica R do filamento.

Esses dois gráficos são na realidade equivalentes, uma vez que a resistência elétrica de um condutor é uma função da sua temperatura.

Componentes e Acessórios de Sistemas de Vácuo Armadilhas(traps)

Armadilha de nitrogênio líquido. (1) - nitrogênio líquido; (2) - local de gradiente térmico; (3) - anteparo(baffle) refrigerado a água

Seção transversal de uma armadilha de nitrogênio (trap)

Válvulas

Válvula de Isolação tipo fole

Válvula tipo borboleta (1/4 de volta)

Válvula agulha para controle de entrada de gás na câmara

Flanges, Anéis de Vedação, Selagem e Ligação de componentes

Componentes diversos de vácuo

Dois tipos de selagem com o'ring para vácuo médio e flange Conflat para selagem de sistemas auto vácuo

O'rings de viton - usado para vedação até alto vácuo. P > 10-7 torr apresenta vazamentos. Flange "conflat" com anel de Cu e CuAg, usado para alto e ultra alto vácuo.

Ligação de duas componentes tubular e grampo tipo dobradiça em vários estágios de funcionamento

Projeto de Processos e Dispositivos Jacobus W. Swart, Hugo R. Jimenez Grados e Paula C. S. Dutra Ajustar os processos de fabricação de dispositivos e de circuitos integrados de forma empírica por tentativa e erro custa muito dinheiro e demora muito tempo. Para evitar este custo e desperdício de tempo de experiências, foram desenvolvidos programas de simulação de processos e de dispositivos. Um programa de simulação de processo permite obter a estrutura física do dispositivos em função dos parâmetros das etapas de processo, tais como temperaturas, tempos e ambientes dos tratamentos térmicos, deposição de filmes finos e fotogravações, etc. Uma vez obtido a estrutura do dispositivo devemos analisar o desempenho do mesmo. Isto pode ser obtido por meio de um simulador de dispositivos. Caso o desempenho não for o desejado, altera se o processo de fabricação e conseqüentemente a estrutura do dispositivo até se obter o desempenho adequado do mesmo. Existem vários produtos de programas de simuladores disponíveis no mercado. No CCS usamos os programas, desenvolvidos na Universidade de Stanford, USA. O programa de simulação de processo é o SUPREM (versão IV.GS) e o programa de simulação de dispositivo chama-se PISCES (versão 2ET). A Fig. 1 ilustra uma seqüência de simulações, indo até o nível de circuito, onde um programa de pós-processamento extrai os parâmetros SPICE das curvas de desempenho do dispositivos obtido pelo PISCES para em seguida realizar a simulação SPICE do circuito. Isto tudo sem fabricar os dispositivos e o circuito.

Fig. 1 Seqüência de simulações de processo, dispositivo e circuito. 1

A rede Simuladores de processos e dispositivos tratam a seção da estrutura de um dispositivo como uma rede de pontos. Em cada ponto, as equações são resolvidas para a grandeza em interesse (concentração de dopantes, potencial elétrico ou densidade de corrente). Em simuladores unidimensionais, o espaçamento da rede é especificado apenas na direção vertical (perpendicular à superfície do silício. Em simuladores bidimensionais, o espaçamento é especificado tanto na direção vertical como lateral. Regiões em que o parâmetro que está sendo simulado varia rapidamente com a distância requer um espaçamento menor (um grande número de cálculos devem ser feitos numa pequena distância). Em regiões em que o parâmetro muda mais lentamente o espaçamento pode ser maior sem comprometer a precisão e com um menor tempo de computação. Geralmente a região imediatamente abaixo da superfície do silício é onde a concentração de dopante muda rapidamente, portanto uma rede mais apertada é necessária para alta resolução.

SUPREM: Este programa baseia-se nas equações dos modelos das etapas de processos, tais como de oxidação, difusão, implantação de íons, deposição de filmes finos, litografia e corrosão. Estas equações são resolvidos tendo como base os parâmetros de cada etapa de processo, tais como temperatura, tempo, ambiente, tipo de dopante, etc. A versão SUPREM IV.GS é do tipo bidimensional, obtendo-se uma descrição física do dispositivo por uma secção de corte do mesmo. A Fig. 2 mostra um diagrama em blocos esquemático das operações do programa. As Figuras 3 e 4 mostram exemplos de perfis de dopagem em regiões de fonte/dreno de transístor MOS.

Fig. 2 Diagrama em blocos das operações do programa SUPREM

2

Fig. 3 Perfis de dopagem unidimensional e bidimensional de região de fonte/dreno com dopagem de As e P (estrutura LDD).

Fig. 4 Perfil de dopagem bidimensional de região de fonte/dreno, com inclusão da dopagem sob região de campo. Segue um exemplo de arquivos de entrada para simulação unidimensional de bidimensional de transístor nMOS com porta de Si-poli tipo n+, por SUPREM IV.GS. Os resultados destas simulações são apresentados nas figuras 5 e 6. Arquivo de entrada para simulação unidimensional de canal: option quiet mode one.dim # 3

phos poly /gas Trn.0=0.0 bor poly /gas Trn.0=0.0 phos oxide /gas Trn.0=0.0 bor oxide /gas Trn.0=0.0 #the vertical definition line x loc=0.0 tag=top spacing=0.01 line x loc=0.1 spacing=0.01 line x loc=0.25 spacing=0.05 line x loc=0.5 spacing=0.05 line x loc=3.0 tag=bot #the silicon wafer region silicon xlo=top xhi=bot #set up the exposed surfaces bound exposed xlo=top xhi=top bound backside xlo=bot xhi=bot #calculate the mesh init boron conc=2.50e14 #35 the pad oxide deposit oxide thick=0.030 #36 the uniform boron implant implant boron dose=1.2e12 energy=30 pearson #37 oxide etching etch oxide all #38 anneal of implant (boron) gate oxidation diffuse time=5 temp=950 nitrogen diffuse time=60 temp=950 dry #39 deposit the poly deposit poly thick=0.500 div=10 phos con=1.0e19 #40 anneal phos diffuse in poly diffuse time=35 temp=925 nitrogen #42 anneal Si poly diffuse time=5 temp=950 nitrogen diffuse time=5 temp=950 dry diffuse time=10 temp=950 nitrogen #save: outfile struct outf=poly.str #49 the uniform phos implant (drain/source) implant phos dose=2e15 energy=30 pearson #49 the uniform arsenic implant (drain/source) implant arsenic dose=7.5e15 energy=30 pearson # 52 anneal of implant (phos+ars) drain/source diffuse time=5 temp=950 nitrogen diffuse time=15 temp=950 dry #54 phos-ars anneal (drain/source) diffuse time=20 temp=950 nitrogen struct outf=imp4.str ##plot the final profile of gate (unidim. program) -1Dim select z=log10(phos) plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0 4

select z=log10(boron) plot.1d x.max=2.0 cle=f axi=f select z=log10(abs(doping)) plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0 end O perfil de dopagem de canal resultante desta simulação está mostrado na figura 5

Fig. 5 Perfil de dopagem de canal obtido por simulação SUPREM.

Arquivo de entrada para simulação bidimensional de fonte/dreno e canal: set echo cpu log phos poly /gas Trn.0=0.0 5

bor poly /gas Trn.0=0.0 phos oxide /gas Trn.0=0.0 bor oxide /gas Trn.0=0.0 #This line x was modified to get the full device/2 #the vertical definition line x loc=0.0 tag=lft spacing=0.25 line x loc=0.95 spacing=0.03 line x loc=1.25 spacing=0.03 line x loc=1.9 spacing=0.25 line x loc=2.0 tag=rht spacing=0.25 #the horizontal definition line y loc=0.0 tag=top spacing=0.01 line y loc=0.1 spacing=0.01 line y loc=0.25 spacing=0.05 line y loc=0.5 spacing=0.01 line y loc=1.0 tag=bot #the silicon wafer region silicon xlo=lft xhi=rht ylo=top yhi=bot #set up the exposed surfaces bound exposed xlo=lft xhi=rht ylo=top yhi=top bound backside xlo=lft xhi=rht ylo=bot yhi=bot #calculate the mesh init boron conc=2.50e14 #35 the pad oxide deposit oxide thick=0.030 #36 the uniform boron implant implant boron dose=1.2e12 energy=30 pearson #37 oxide etching etch oxide all #38 anneal of implant (boron) gate oxidation deposit oxide thick=0.035 diffuse time=5 temp=950 nitrogen diffuse time=60 temp=950 nitrogen #39 deposit the poly deposit poly thick=0.500 div=10 phos con=1.0e19 #40 anneal phos diffuse in poly diffuse time=35 temp=925 nitrogen #42 anneal Si poly diffuse time=5 temp=950 nitrogen diffuse time=5 temp=950 nitrogen diffuse time=10 temp=950 nitrogen #43 etch the poly away etch poly right p1.x=1.05 p1.y=-0.020 p2.x=0.95 p2.y=-0.55 #save: outfile struct outf=poly.str #49 the uniform phos implant (drain/source) implant phos dose=2e15 energy=30 pearson #49 the uniform arsenic implant (drain/source) implant arsenic dose=7.5e15 energy=50 pearson 6

#52 anneal of implant (phos+ars) drain/source diffuse time=5 temp=950 nitrogen diffuse time=15 temp=950 nitrogen #54 phos-ars anneal (drain/source) diffuse time=20 temp=950 nitrogen struct outf=imp4.str # plot the total profile (drain) -2Dim. select z=log10(abs(phos+ars)) plot.2d bound fill y.max=1.0 foreach v (15.0 to 21.0 step 0.5) contour val=v end O perfil bidimensional de dopagem resultante desta simulação está mostrado na figura 6.

Fig. 6. Perfil bidimensional de dopagem do transistor MOS. 7

PISCES: Programas como PSICES e outros tomam a descrição física do dispositivo e realizam uma simulação elétrica do mesmo, calculando as distribuições de potencial elétrico, campo elétrico, densidade de portadores, densidade de corrente elétrico e corrente total em cada terminal do dispositivo, tendo como condições de contorno as tensões aplicados nos mesmos. Estes resultados oferecem as curvas de corrente versus tensões aplicadas (curvas características), anomalias e limitações de desempenho, detalhes de funcionamento interno do dispositivo (não visível por medidas elétricas). O programa baseia-se na solução bidimensional da equação de Poisson e da equação de continuidade de portadores, tendo em vista a estrutura física e as tensões aplicadas aos terminais, como ilustra o diagrama de blocos da figura 7. A figura 8 mostra a distribuição bidimensional de potencial elétrico de um dado transistor MOS.

Fig. 7 Diagrama de blocos dos cálculos PISCES a) por método simultâneo e b) por método iterativo.

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Fig. 8 Distribuição de potencial elétrico em um dado transistor MOS, obtido por simulação PISCES. Exemplo de Simulação PISCES: Segue um exemplo de simulação realizado, tendo um transistor nMOS com as seguintes características físicas: L=2µm, XJ=0.5µm, TOX=35nm, um perfil de ajuste de VT raso com NA de superfície de 8 x 1016 cm-3, porta de Si-poli tipo n+. O arquivo de entrada PISCES é como segue: Title Short Channel (L=2.0 um) MOSFET with doping for ajust of VT $ Name: Hugo R. Jimenez Grados $ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um $ O L efetivo 'e menor pelo efeito de difusão lateral. $ * * * A : define rectangular grid * * * mesh rectangular nx=38 ny=23 outf=nmeshb.msh x.m n=1 l=0 r=1 x.m n=4 l=0.50 r=.7 x.m n=8 l=0.70 r=.75 x.m n=15 l=1.0 r=1.0 x.m n=17 l=1.2 r=1.0 x.m n=24 l=1.8 r=1.0 x.m n=26 l=2.0 r=1.0 x.m n=31 l=2.30 r=.8 x.m n=35 l=2.50 r=1.33 x.m n=38 l=3.00 r=1.40 y.m n=1 l=-.035 r=1 y.m n=4 l=0 r=1 y.m n=9 l=0.10 r=1.25 y.m n=14 l=0.40 r=1.15 y.m n=16 l=0.50 r=1.15 y.m n=23 l=2.0 r=1.25 $ * * * eliminate elim ix.lo=13 ix.hi=26 iy.lo=20 iy.hi=23 y.dir 9

elim ix.lo=1 ix.hi=38 iy.lo=21 iy.hi=23 y.dir elim ix.lo=5 ix.hi=13 iy.lo=21 iy.hi=23 y.dir elim ix.lo=25 ix.hi=33 iy.lo=21 iy.hi=23 y.dir $ * * * distort * * * spread left w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3 + gr2=.5 mid=13 y.mid=0.35 spr righ w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3 + gr2=.5 mid=10 y.mid=0.3 $ * * * regions region num=1 ix.l=1 ix.h=38 iy.l=1 iy.h=4 oxide region num=2 ix.l=1 ix.h=38 iy.l=4 iy.h=23 silicon $ * * * electrodes elec num=1 ix.l=4 ix.h=35 iy.l=1 iy.h=1 elec num=2 ix.l=1 ix.h=38 iy.l=23 iy.h=23 elec num=3 ix.l=1 ix.h=3 iy.l=4 iy.h=4 elec num=4 ix.l=36 ix.h=38 iy.l=4 iy.h=4 $ * * * doping and fixed charge dop reg=2 unif conc=2.5e14 p.type DOP GAUSS CONC=8.0E16 P.TYPE + JUNC=0.75 y.top=0 y.bot=0 char=0.1 dop reg=2 n.type gaussian x.right=.90 ratio.lateral=.8 + conc=1e20 junction=.5 dop reg=2 n.type gaussian x.left=2.1 ratio.lateral=.8 + conc=1e20 junction=.5 $....Plot grid options plotdev=xterm $options plotdev=lw plotfile=grid.ps $plot.2d grid no.top bound pause $plot.2d no.top bound junction pause $contour doping abs log min=15 max=20 del=0.5 $plot.2d junction no.top bound pause $contour poten ncont=5 $$ Perfil do doping in y=0 $plot.1d dop log abs a.x=0 a.y=0 b.x=3 b.y=0 pause $$Perfil vertical em x=0.2 (Source) $plot.1d dop log abs a.x=0.2 b.x=0.2 a.y=0 b.y=2 pause $$ Perfil vertical em x=1.5 (gate) plot.1d dop log abs a.x=1.5 b.x=1.5 a.y=0 b.y=2 pause $$Perfil vertical em x=2.8 (drain) $plot.1d dop log abs a.x=2.8 b.x=2.8 a.y=0 b.y=2 pause end Title Long Channel MOS (2.0 um channel) with doping for ajust of VT=0.8 v $$ Name: Hugo R. Jimenez Grados $ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um $ * * * define rectangular grid $ date from program grid.p2 : file nmeshb.msh mesh inf=nmeshb.msh $ * * * Symbolic Factorization (Gummel) and Parameters 10

symb gummel carr=1 electrons method iccg damped $ * * * Materials/Contacts mater num=2 g.surf=0.75 contact num=1 n.poly $ * * * Models models conmob temp=300 fldmob print $ * * * Solve Initial Bias Point; Save in nbiasbinit solve initial outfile=nbiasbinit.slv $ * * * Switch to Newton Method symb newton carriers=1 electrons method autonr $ * * solve for gate characteristics * * $ * * Solve for Vds = 1.0 volts; Save in nbiasb15a $ solve v4=2.0 outf=nbiasb15a.slv $ * * Setup I-V Log File $log outf=nIVb15.log $ * * Step Vgs from 0 to 1.0 volts (vds=1.0 volts) $ solve v1=0.0 vstep=0.1 nsteps=10 electrode $ * * solve for drain characteristics * * $ * * Solve for Vgs = 1.0 volts; Save in ivds $solve v1=1.0 $log outf=ivds.log $ * * Step Vds from 0 to 5.0 volts (vgs=0.0 volts) $solve v4=0.0 vstep=0.1 nstep=50 elect=4 $ * * solve for n , for poten and for Efield solve v4=5.0 v1=0.0 v3=0 v2=0 outf=nbias.slv options plotdev=xterm $options plotdev=lw plotfile=JELECT.ps $* * Plot Id vs Vgs (Log and Linear Scales) $plot.1d x.axis=v1 y.axis=i4 pause $plot.1d x.axis=v1 y.axis=i4 log points pause $* * Plot Id vs Vds (Log and Linear Scales) $plot.1d x.axis=v4 y.axis=i4 log points pause $plot.1d x.axis=v4 y.axis=i4 pause $ * * *Perfil do potential in y=0 plot.1d poten abs a.x=0 a.y=0 b.x=3 b.y=0 pause $ * * * Perfil do potential in y=1.0 $plot.1d poten abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause $ * * Perfil do potential bidimen plot.2d no.top bound junction pause contour poten min=0.0 max=7 del=0.5 pause $ * * electron concentration in y=0 plot.1d electron log abs a.x=0 a.y=0 b.x=3 b.y=0 + min=0 max=20 spline nspl=300 points pause $ * * electron concentration in y=1.0 $plot.1d electron log abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 $+ min=0 max=20 spline nspl=300 points pause $ * * electron concentration - bidimen 11

plot.2d no.top bound junction pause contour electron log min=10 max=20 del=1.0 pause $ * * Electric field in y=0 $plot.1d E.field abs a.x=0 a.y=0 b.x=3 b.y=0 pause $ * * Electric field in y=1 $plot.1d E.field abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause $ * * Electric field - bidimen $plot.2d no.top bound junction pause $contour E.field log min=0 max=20 del=2.0 pause $ * * *current densities in y=0 $plot.1d J.Electr abs a.x=0 a.y=0 b.x=3 b.y=0 pause $ * * current densities - bidimen $plot.2d no.top bound junction pause $contour J.Electr log min=2 max=10 del=0.5 pause end A figura 9 apresenta curvas de corrente de dreno versus tensão de porta, para VDS=2V e VBS=0. Observa-se uma corrente muito grande na região sublimiar e de comportamento não exponencial, como seria esperado em transistor com boa operação. Este comportamento é atribuído ao efeito punchtrough, que representa uma corrente pelo substrato em região abaixo da superfície. Este fenômeno é detalhado pelas distribuição do potencial elétrico, da concentração de elétrons e de densidade de corrente, mostrando um caminho de corrente de elétrons abaixo da superfície, mostrados nas figuras 10 a 12 respectivamente.

Fig. 9 Curva de IDS x VGS para VDS=2V em escala: a) linear e b) logarítmica

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Fig. 10 Distribuição de potencial elétrico.

Fig. 11 Distribuição da densidade de elétrons (limite inferior = 10 10 cm-3).

Fig. 12 Distribuição da densidade de corrente de elétrons A anomalia apresentada pelo transistor deve ser corrigida pelo aumento da concentração da dopagem de substrato na região abaixo do canal. Este exemplo mostra o potencial desta ferramenta de CAD para projeto de processo/dispositivo. 13

Microssistemas Integrados (MEMS) Renato P. Ribas Instituto de Informática – UFRGS E-mail: [email protected] O crescente interesse de pesquisadores e industriais sobre os microssistemas, nesses últimos anos, é facilmente justificado pelos inúmeros dispositivos e aplicações potenciais nas mais diversas áreas emergentes de telecomunicações, automobilística, médica e biomédica. O desenvolvimento de técnicas de fabricação de micro-estruturas suspensas têm motivado a construção de sensores e atuadores miniaturizados, muitas vezes fabricados sobre pastilhas de circuitos integrados. Dessa forma, torna-se possível a obtenção de microssistemas monolíticos, onde partes não-eletrônicas (sensores e atuadores), interface analógica e controle digital são construídas no mesmo chip. O interesse nessa nova área de desenvolvimento é o mesmo que motivou a evolução dos CIs digitais nas últimas décadas, ou seja, redução de tamanho (peso), melhor desempenho, menor consumo, maior flexibilidade de projeto, além dos menores custos de fabricação para grande escala de produção. Neste capítulo será apresentada de forma simples, clara e ordenada uma visão geral sobre as técnicas de fabricação de microssistemas e sobre alguns dispositivos promissores associados a esta nova linha de desenvolvimento tecnológico, além de uma breve discussão sobre modelagem e ferramentas de CAD para MEMS.

1. Introdução Após o sucesso dos circuitos integrados (CIs) digitais na década de 80, com a extraordinária evolução da capacidade de integração, confiabilidade e desempenho, tudo isso associado à redução dos custos de fabricação, a década de 90 foi marcada principalmente pelo interesse nos microssistemas e nas micro-máquinas. O avanço nos processos de fabricação de CIs permite hoje a construção de micro-estruturas mecânicas (suspensas), móveis ou não, que podem ser exploradas como sensores e/ou atuadores em sistemas miniaturizados. Certamente inúmeras são as áreas de interesse e aplicações potenciais para essas micro-estruturas. A indústria automobilística, as telecomunicações, os sistemas médicos e biomédicos representam o mercado principal, embora as áreas de instrumentação, controle de processos, aeronáutica e certamente a automação industrial vêem nesses micro-mecanismos mecânicos uma forma de desenvolver sensores e atuadores para aplicações antes limitadas pelo tamanho dos dispositivos. O mercado mundial de microssistemas, representava 12 bilhões de dólares e 1,3 bilhões de unidades em 1996, e deverá passar para 34 bilhões de dólares e 5,4 bilhões de unidades até o ano 2002. Hoje o crescimento dos mercados de sensores de pressão e acelerômetros (1 eixo) é de 18% e 15%, respectivamente. Embora os microssistemas não sejam realmente novos (sensores de pressão miniaturizados datam da década de 60), a nomenclatura utilizada ainda não está padronizada. O termo ´micro-máquinas´ (micromachines) é muito usado na Ásia, enquanto que os europeus preferem o termo ´microssistemas´ (microsystems). Nos EUA a sigla ´MEMS´ (Micro-Electro-Mechanical Systems) permanece o termo dominante para referenciar não apenas dispositivos eletro-mecânicos mas também estruturas micro-usinadas de forma geral. O

termo ´MOEMS´ (Micro-Opto-Electro-Mechanical Systems) pode também ser encontrado quando componentes óticos estão envolvidos. Talvez o termo mais abrangente seja ´MST´(Microsystems Technology), embora ainda pouco encontrado. O termo ´micromachining´, por sua vez, refere-se às técnicas ou ao processo de micro-usinagem propriamente dito. Os microssistemas poderiam ser definidos como sistemas miniaturizados compostos por três blocos fundamentais, ilustrados na Figura 1: o bloco de comunicação com o meio exterior que age como sensor e/ou atuador; o bloco de interface analógica para aquisição/transmissão e amplificação dos sinais dos sensores/atuadores; e o bloco de controle e tratamento numérico.

Microssistema Ambiente Externo

Sensores Atuadores Bloco não-eletrônico

Amplificadores A/D - D/A

Controle Digital DSP

Interface analógica

Tratamento digital

Figura 1: Blocos funcionais dos microssistemas integrados. O principal esforço mundial hoje está na miniaturização e na integração dos sensores e atuadores, uma vez que o desenvolvimento dos circuitos eletrônicos, tanto digitais quanto analógicos, apresentam-se bastante avançados. Além disso, o microssistema final pode ser implementado de forma híbrida ou monolítica. Híbrida quando este é composto por mais de um chip, geralmente quando a eletrônica é separada das estruturas micro-usinadas (mecânicas). Monolítica no caso da integração do sistema completo dentro de um único chip. A possibilidade de fazer algo monolítico é geralmente preferencial devido à redução dos problemas de interface entre os chips (confiabilidade e desempenho) e aumento do rendimento de fabricação em grande escala de produção. Por fim, assim como ocorre nos CIs eletrônicos, o silício é o material mais usado para a construção dos microssistemas integrados principalmente pelo seu custo e pelo avançado estado de desenvolvimento das tecnologias disponíveis [PET82]. Por outro lado, materiais alternativos como o AsGa, InP e o quartz têm sido considerados para aplicações onde o silício não se apresenta apropriado (opto-eletrônica, piezoeletricidade, altas temperaturas,...) [HJO94][LEC98].

2. Processos de Fabricação Portanto, o grande desafio consiste em fabricar micro-sensores e micro-atuadores sobre um substrato antes utilizado apenas para a construção de componentes eletrônicos (transistores, diodos, resistores,...). Estes dispositivos têm sido construídos principalmente através do uso de micro-estruturas suspensas ou micro-usinadas. As estruturas comumente

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encontradas são pontes, vigas e membranas, embora outras geometrias podem também ser realizadas para as mais diversas aplicações. É possível dividir as técnicas de fabricação de micro-estruturas em dois grandes grupos: processos específicos para microssistemas e processos compatíveis com a microeletrônica. Os processos específicos para a construção de microssistemas, como por exemplo o LIGA e o SCREAM, geralmente comprometem a integração da eletrônica e, por consequencia, apenas microssistemas híbridos podem ser realizados [EHR88][SHA94]. As técnicas compatíveis com os processos de fabricação de circuitos integrados (microeletrônica), por sua vez, poderiam ainda ser classificadas segundo as regiões ou camadas que são removidas (corroídas) para a liberação das estruturas suspensas, conforme visto na Figura 2 : • • •

remoção do substrato pela face anterior ou frontal (front-side bulk micromachining); remoção do substrato pelo face posterior (back-side bulk micromachining); e remoção de camadas sacrificiais da superfície do substrato (surface micromachining).

A construção de tais estruturas é geralmente feita após a fabricação dos circuitos eletrônicos devido à complexidade dos processos de microeletrônica, enquanto que muitas vezes uma simples etapa de corrosão é suficiente para a liberação das estruturas suspensas. Os termos ´gravação´, ´ataque´ e ´usinagem´ serão utilizados aqui indistintamente para se referir ao ato ou etapa de corrosão do material (etching). Back-Side Bulk Micromachining

Front-Side Bulk Micromachining

Surface Micromachining etching

etching

etching

substrato etching

Figura 2: Formas básicas de micro-usinagem para a construção de estruturas suspensas.

2.1. Usinagem em Volume (Bulk Micromachining) Micro-estruturas suspensas são facilmente construídas a partir da corrosão da face anterior e/ou posterior do substrato (micro-usinagem em volume), front- e back-side etching, respectivamente. As diferenças entre essas duas técnicas de micro-usinagem são bastante acentuadas tanto no processo de fabricação quanto no tipo de estrutura desejada.

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No caso da usinagem pela face anterior, a suspensão da estrutura deve-se principalmente ao processo de corrosão lateral (underetching). Neste caso o alinhamento da máscara para a etapa de gravação é muito simples (convencional dos processos de microeletrônica), permitindo a obtenção de estruturas menores e refinadas. A geometria da estrutura é determinada pelo posicionamento das aberturas na máscara previstas para a corrosão do substrato. Um exemplo desta técnica consiste em preparar a exposição da superfície do substrato durante a fabricação do circuito integrado através da superposição de vias, contatos e aberturas na passivação (camadas convencionais de um processo de microeletrônica). Após a conclusão do CI os chips são então expostos a uma solução química que ataca o material do substrato sem atacar de forma significativa as camadas presentes na superfície deste, ou seja, a metalização dos pads para contato externo e a passivação do circuito que protege os componentes eletrônicos [MOS90]. Esta técnica é eficiente em termos de custos e tempo de fabricação assim como em relação à compatibilidade com a eletrônica. Porém, a quase inexistente liberdade de alteração das etapas do processo e as características das camadas existentes (espessura, resistividade, dopagem,...) comprometem a flexibilidade do projeto e limitam as aplicações alvejadas. Em outras palavras, nesta abordagem os dispositivos e aplicações devem ser cuidadosamente identificados para cada processo de fabricação utilizado. Serviços de fabricação de protótipos de microssistemas como MOSIS (EUA) e CMP (França) oferecem este tipo de abordagem [TOM88][COU97]. A usinagem pela face posterior do substrato, por sua vez, é bastante utilizada para a realização de membranas. O objetivo principal é a realização de uma corrosão profunda e praticamente sem corrosão lateral significativa. Porém, neste caso, o alinhamento da máscara posterior geralmente representa uma dificuldade, assim como o controle da profundidade da corrosão, resultando consequentemente em estruturas maiores e mais grosseiras. As soluções químicas utilizadas na corrosão do substrato podem ser tanto úmidas (líquidas) quanto secas (gases, plasmas). Elas apresentam propriedades bastante particulares que fogem porém do escopo deste texto. As soluções úmidas têm sido preferidas por sua simplicidade e facilidade de aplicação. Características importantes da gravura úmida são a sua anisotropia, quando as direções de ataque do material são preferenciais segundo a disposição dos seus planos cristalográficos, e a seletividade do ataque entre diferentes materiais, onde o princípio é remover um material, chamado de camada sacrificial, sem atacar outros, denominados como camadas de parada de ataque (etch stop layers) [SEI84][WIL96][COL97].

2.2. Usinagem de Superfície (Surface Micromachining) O termo em inglês ´surface micromachining´, ou seja, a micro-usinagem de superfície refere-se exatamente aos processos de construção de micro-estruturas suspensas a partir da remoção ou corrosão de camadas presentes na superfície do substrato [LIN92]. Estas camadas podem ser tanto dielétricos quanto metais que quando utilizadas para tal fim são denominadas de camadas sacrificiais. Portanto, após a fabricação do CI, uma certa camada que esteja

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acessível externamente pode ser removida através de um ataque seletivo. O óxido de silício e o alumínio são bastante utilizados como camadas sacrificiais em processos de silício. Um processo comercial para a construção de micro-estruturas na superfície do substrato é oferecido pela organização MCNC MEMS Technology Applications Center, onde a remoção da camada sacrificial de óxido de silício permite a suspensão de espessas camadas de polissilício, conforme ilustrado na Figura 3 [KOE96]. Esta tecnologia não permite a integração de componentes eletrônicos, sendo usada exclusivamente para a construção de estruturas mecânicas sobre o substrato de silício.

SiO2

SiO2

Metal Poly-Si_3 Poly-Si_2 Si3N4

Figura 3: Fabricação de estruturas suspensas na superfície do substrato. Um problema que merece muita atenção durante a construção das estruturas é a colagem das camadas suspensas (stiction effects) devido às forças de capilaridade presentes nas soluções de corrosão líquidas (úmidas).

3. Dispositivos Micro-Usinados e Aplicações As estruturas suspensas ou micro-usinadas têm sido utilizadas principalmente para a construção de sensores e atuadores miniaturizados. Diversos fenômenos ou efeitos físicos e químicos podem ser considerados como estímulos externos para a realização de uma determinada tarefa, tanto de sensação quanto de atuação [GAR94][SZE94]. Além de deformações mecânicas, geralmente observadas em sensores e atuadores móveis, a isolação térmica para a obtenção de um aquecimento diferenciado de determinadas regiões em relação ao substrato também têm sido bastante considerada na utilização de microestruturas. Partes suspensas apresentam menor área de dissipação térmica por condução (principal forma de condução de calor) e portanto maior resistência térmica. Por consequência, estas partes aquecem mais do que o restante do chip quando expostos às fontes de calor. A seguir serão apresentados alguns tipos de dispositivos micro-usinados e aplicações ou sistemas em que eles possam ser eficientemente usados. Para uma melhor exposição do assunto, os dispositivos foram divididos nos seguintes grupos : • dispositivos térmicos; • dispositivos óticos;

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• dispositivos mecânicos; • dispositivos para RF e microondas. Observa-se que a classificação adotada neste texto não inclui todos os dispositivos micro-usinados possíveis ou existentes. Sensores químicos ISFET, sensores acústicos SAW, sensores magnéticos Hall são alguns exemplos de dispositivos que podem também tirar proveito de técnicas de micro-fabricação para melhorar o seu desempenho. Além disso, alguns dispositivos poderiam ser apresentados em dois ou mais grupos, como no caso de espelhos móveis (mecânicos) para aplicações óticas, ou atuadores térmicos para chaveamento mecânico.

3.1. Dispositivos Térmicos O fato de criar regiões no chip onde não há contato, ou melhor, onde a área de contato com o substrato é bastante reduzida, permite um aquecimento desproporcional e mais elevado destas regiões em relação ao restante do chip. Isto porque a dissipação térmica da estrutura fica limitada à condutividade dos pontos de apoio (braços) e ao transporte de calor por convecção e radiação [MEI94]. Se o substrato do chip é tomado como temperatura de referência, a temperatura mais elevada obtida nas estruturas pode ser usada como parâmetro de observação e medida de fenômenos que provoquem aquecimento como, por exemplo, a absorção de luz infra-vermelha. Talvez o elemento mais simples e de fácil compreensão é o resistor suspenso. O resistor pode ser representado tanto por um semicondutor quanto por um metal. Este, quando posicionado sobre uma ponte ou membrana aquecida, apresentará uma variação do seu valor de resistência proporcional à elevação da temperatura, representado pelo coeficiente TCR (temperature coefficient of resistivity) do material (ver Figura 4a). O uso de um segundo resistor de referência sobre o substrato permite a avaliação da temperatura. A aplicação mais direta deste dispositivo é o bolometro para detecção de irradiação infra-vermelha [SHI96]. Além disso, a resistência suspensa é muito usada na geração de calor (heaters) e detecção da dissipação térmica sobre as estruturas suspensas. Por outro lado, componentes eletrônicos ativos (diodos e transistores) suspensos apresentam também aplicações interessantes como a construção de conversores RMS (root mean square) e controle de temperatura em circuitos analógicos [KLA97]. Os termopares, por sua vez, apresentam várias propriedades interessantes quando comparados a outros sensores usados para medidas de diferença de temperaturas. Os termopares são baseados no efeito Seebeck, que consiste na geração de uma diferença de potencial a partir da diferença de temperatura entre as extremidades [HER86][MEI94]. Para o aproveitamento deste efeito é necessário o uso de materiais com coeficientes Seebeck (α) diferentes a fim de que a tensão gerada seja recuperada em uma mesma temperatura e de forma que os coeficientes Seebeck não se anulem (no caso do uso de dois materiais iguais). Com isso, a diferença de potencial ou tensão (V) nos terminais ´frios´, por exemplo, é dada pela diferença dos coeficientes Seebeck (αab) multiplicado pela diferença de temperatura (∆T) entre as junções ´frias´ e ´quentes´:

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V = αab . ∆T Como resultado, os termopares não necessitam de tensão ou corrente de polarização para seu funcionamento e, portanto, não há consumo. Além disso, não há offset no sinal de saída pois não pode haver sinal de saída sem um estímulo de entrada; a leitura do sensor é simplificada sendo necessário apenas um voltímetro para tal finalidade; e praticamente não há interferência causada pela variação dos parâmetros do processo de fabricação. No caso dos termopares integrados as junções ou pontos ´quentes´ são posicionadas sobre a porção da micro-estrutura mais distante do substrato, onde são colocados os pontos ´frios´, a fim de aumentar a diferença de temperatura entre os mesmos [HER89]. Pode se pensar ainda na conexão em série de termopares formando termopilhas que resulta na adição das tensões geradas. Mas cabe observar que um maior número de termopares em série resulta em maior área de condutividade térmica e consequentemente em menor diferença de temperatura entre as junções. Este compromisso é essencial para o projeto de termopilhas. Na escolha dos materiais para a construção dos termopares deve-se verificar principalmente seu coeficiente Seebeck e sua condutividade térmica. Alguns filmes finos como SbTe e BiSbTe têm se apresentado bastante eficientes para tal propósito. Porém, têm havido muito esforço para o desenvolvimento de termopares utilizando camadas existentes em processos convencionais de microeletrônica de forma a simplificar a integração da eletrônica juntamente com a termopilha. Neste caso, o polissilício tem mostrado bons resultados em processos CMOS, enquanto que em processos III-V camadas de AsGa e AlGaAs podem ainda se apresentar mais eficientes para este tipo de dispositivo, principalmente por causa do seus elevados coeficientes Seebeck (300-600 µV/K). Em termos de aplicações, os sensores de raios infra-vermelhos são eficientemente construídos, como no caso de uma câmera estática da Terra para ser colocada em um satélite, onde os fatores de tamanho e consumo de energia são extremamente importantes (ver Figura 4b) [LEN93][SCH95]. O uso de camadas absorventes de luz sobre as junções suspensas (´quentes´), chamadas de ´camadas pretas´ (black layers), podem aumentar significativamente o desempenho do dispositivo. Outra aplicação interessante é o conversor eletro-térmico (ETC - Electro-Thermal Converter) [JAE92][WOJ97]. Este consiste no uso de um resistor suspenso próximo as junções ´quentes´: a corrente que circula no resistor é convertida em calor (efeito Joule) que, por sua vez, é transmitido a estas junções ´quentes´ gerando a tensão Seebeck no termopar ou na termopilha (conversão do calor em sinal elétrico). Este conversor pode ser usado, por exemplo, como sensor de potência em circuitos microondas (microwave power sensor). Outras aplicações baseadas na estrutura do ETC são os sensores de pressão, vácuo, fluxo de líquidos e gases onde a dissipação por convecção é o elemento que permite tais avaliações. Os dispositivos são calibrados nas condições normais de trabalho, e as alterações na pressão do ar ou na velocidade de passagem de gases alteram as dissipações térmicas por convecção, alterando a diferença de temperatura.

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(a) (b) Figura 4: Sensores infra-vermelhos CMOS - (a) bolometro e (b) termopilha [ TIMA]. No último exemplo de dispositivo térmico micro-usinado a ser discutido, a flexão mecânica causada pela dilatação térmica de materiais pode ser usada para a construção de micro-atuadores ou para a elevação e movimento de estruturas. No caso de uma viga pode-se imaginar elevá-la a ângulos bem controlados de forma que esta viga sirva de antena de radiação variável ou micro-espelho para a reflexão de sinais óticos. A passagem de uma corrente elevada através de uma linha metálica posicionada sobre a viga provoca seu aquecimento e consequentemente a sua flexão devido aos diferentes coeficientes de dilatação térmica apresentados pelas camadas suspensas. No caso de técnicas de micro-usinagem em superfície, um movimento horizontal pode ser obtido usando duas vigas de mesmo material mas de larguras diferentes unidas na extremidade, conforme visto na Figura 5. A passagem de corrente irá causar um aquecimento diferenciado dessas duas vigas provocando a sua flexão para um dos lados. Chaveamentos mecânicos e micro-pinças podem ser pensados usando este dispositivo.

Figura 5: Atuador mecânico de dilatação térmica diferenciada [ UW-Madison].

3.2. Dispositivos Óticos

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A utilização de estruturas micro-mecânicas ou micro-estruturas tri-dimensionais (3D) podem ser aproveitadas em circuitos óticos e opto-eletrônicos. A denominação MOEMS refere-se exatamente ao uso de estruturas micro-usinadas (geralmente móveis) para a produção de alterações ou efeitos em sinais óticos, muitas vezes detectados ou monitorados com o auxílio de circuitos elétricos. O interesse nesta linha de desenvolvimento representa uma extensa lista de aplicações que vão desde impressoras a laser, scanners, leitores de código de barras, até sistemas de projeção de imagens. A primeira e talvez a mais evidente utilização de estruturas micro-usinadas para a área da opto-eletrônica é a construção de micro-espelhos para a reflexão de sinais luminosos. Os espelhos podem se apresentar tanto verticais quanto horizontais, e tanto fixos quanto móveis. Um espelho vertical fixo pode ser exemplificado por uma parede refletora com orientação de 45º em guias de ondas para a mudança de direção de 90º na propagação do sinal [DEI91]. Espelhos horizontais móveis eletrostáticos, ou de torção, por sua vez, correspondem basicamente a largas membranas refletores sustentadas por estreitos eixos flexíveis, conforme mostrado na Figura 6a [BUH97][DIC98]. O movimento ou posicionamento de tais membranas horizontais é feito com o uso de eletrodos colocados dentro da cavidade (sobre o substrato) e abaixo da estrutura. Este tipo de espelho é bastante promissor para a construção de conjuntos ou arrays de pixels. Um terceiro tipo estrutura, e certamente o mais complexo, corresponde aos espelhos verticais móveis, normalmente construídos com processos de usinagem da superfície (com o uso de camadas sacrificiais). Observa-se na Figura 6b que uma estrutura mecânica contendo várias partes móveis e dobradiças permite elevar uma placa metálica refletora (espelho) a ângulos de inclinação controlados [KIA98]. Algumas estruturas permitem ainda o movimento do espelho em torno do seu eixo vertical.

(a) (b) Figura 6: Espelhos micro-usinados : (a) horizontal e (b) vertical [BUH97][KIA98]. Além disso, técnicas de micro-usinagem são bastante úteis para a construção de sensores baseados em guias de ondas suspensos ou mesmo para a preparação de guias de 10

ondas fixos. Guias de ondas colocados sobre membranas podem servir como sensores de pressão e de força [BEN95]. Por outro lado, guias de ondas formados por camadas suspensas na superfície do substrato, apresentado na Figura 7, são interessantes como sensores de deslocamento baseado na modulação de sinais óticos [HAR98]. Esta estrutura em particular apresenta o grau de liberdade de movimento no próprio plano de propagação dos sinais óticos, permitindo com isso o uso na detecção de estímulos acústicos, mecânicos (acelerômetro) e fluxo de líquidos e gases.

Figura 7: Guias de ondas suspensos para a detecção de movimento [HAR98]. Estruturas 3D móveis também podem ser aproveitadas para o chaveamento ótico, conforme mostrado na Figura 8 [JUA98]. O desvio ou suspensão de um sinal luminoso é realizado através do uso de um espelho vertical que se coloca no caminho do sinal. A estrutura mecânica utilizada para movimentar este espelho pode trabalhar de forma ´quase´ estática para o simples desvio do sinal, ou em uma frequência de ressonância (vibração) para a modulação do sinal, nesse caso com o auxílio de um comb-drive (a ser discutido mais adiante) para estímulo. Outras formas mais simplificadas de chaveamento ótico podem ser desenvolvidas através do simples desvio de guias de ondas em pontos de descontinuidade.

Figura 8: Chaveamento ótico através do uso de espelho vertical móvel [JUA98]. Existem ainda diversas outras estruturas que são construídas através de técnicas de micro-usinagem para o seu uso em circuitos opto-eletrônicos, como cavidades ou espelhos de

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Bragg, dispositivos Mach-Zehnder e cavidades ressonantes Fabry-Perot para a filtragem, seleção e modulação de sinais óticos [LEC98].

3.3. Dispositivos Mecânicos No contexto deste trabalho entende-se por dispositivo mecânico toda estrutura microusinada que realiza um movimento ou sofre uma deformação mecânica para sensação de estímulos externos ou atuação sobre determinadas tarefas. Observe que alguns atuadores térmicos (baseados na dilatação térmica) e óticos (micro-espelhos) já apresentados representam dispositivos mecânicos. Inicialmente, no caso de sensores de pressão/força e aceleração é importante compreender a diferença básica entre esses dispositivos, pois ambos poderiam ser pensados como sendo idênticos por sentirem o movimento de uma micro-estrutura. Os sensores de pressão ou de força são geralmente construídos utilizando-se finas membranas: quanto menor a espessura da membrana maior a sensibilidade do dispositivo. O acelerômetro, por sua vez, necessita de uma massa de prova suspensa que irá sentir um movimento brusco ou sofrer o efeito da aceleração: quanto maior a massa suspensa maior será sua sensibilidade. Há pelo menos quatro formas de se traduzir essas deformações mecânicas em sinais elétricos, são elas: utilizando-se capacitores variáveis, por efeito piezo-resistivo, por efeito piezo-elétrico, ou por interferência em sinais óticos (discutido anteriormente). Os dispositivos baseados em efeito capacitivo são os mais usados para a detecção de deslocamentos, sejam estes decorrentes de pressões ou acelerações submetidas ao dispositivo. A compreensão do seu funcionamento é simples: a variação na distância entre duas placas metálicas (que caracteriza um capacitor), sendo uma fixa e a outra móvel, provoca uma variação da própria capacitância entre essas placas, sendo facilmente detectada através de um circuito elétrico. Estes capacitores variáveis podem estar tanto dispostos horizontalmente quanto verticalmente, como no caso do comb-drive (estrutura em pente). No comb-drive os ´dentes´ formam capacitores, onde um grupo de ´dentes´ está fixado ao substrato enquanto que o outro grupo encontra-se posicionado sobre uma massa móvel (ver Figura 9). Este dispositivo é bastante usado em acelerômetros comerciais. Os dispositivos com capacitores horizontais, por sua vez, são usados normalmente como sensores de pressão. Uma desvantagem dos sensores capacitivos é o consumo de energia associado aos mesmos.

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Figura 9: Estrutura comb-drive para o uso em acelerômetros [ TIMA]. Os dispositivos que utilizam o efeito piezo-resistivo de materiais têm sido considerados em sensores fabricados com processos estandares de circuitos integrados. No caso de processos CMOS, camadas de polissilício são bastante eficientes como componentes piezo-resistivos, e são geralmente posicionados nas regiões de maior estresse em vigas, pontes e membranas. É fácil imaginar um circuito elétrico simples que permita monitorar uma resistência variável, porém, da mesma forma que o dispositivo capacitivo, é praticamente inevitável o consumo de potência associado. Uma forma de evitar a dissipação de potência do sensor, muitas vezes indesejável para aplicações onde o consumo de energia representa um fator crítico, é a utilização do efeito piezo-elétrico para a sensação de movimentos. Porém, nem todo material apresenta a piezoeletricidade, como no caso o silício que é piezo-resistivo mas não é piezo-elétrico. Para a construção de sensores deste tipo em processos CMOS deposita-se ZnO na superfície do mesmo, juntamente com eletrodos metálicos. O AsGa, por sua vez, é piezo-elétrico e por isso permite uma fácil integração de sensores com módulos elétrico/eletrônicos em seus processos. A principal vantagem deste tipo de componente é justamente a ausência de consumo, pois o próprio efeito piezo-elétrico gera cargas elétricas durante um estresse mecânico. Por outro lado, no caso de atuadores mecânicos, duas forças principais podem ser utilizadas para movimentar as estruturas, são elas as forças eletrostáticas geradas por fortes campos elétricos e a piezo-eletricidade. Pode-se pensar também em movimentos lineares ou vibratórios (dispositivos ressonantes). O uso de forças eletrostáticas exige normalmente tensões elevadas e não permitem grandes deslocamentos. Por outro lado, conforme visto anteriormente, nem todo material é piezo-elétrico, e além disso o direcionamento cristalográfico do material deve ser cuidadosamente escolhido para a exploração deste efeito. Movimentos lineares podem ser exemplificados por relés, pinças, ou mesmo atuadores por dilatação térmica. No caso de movimentos vibratórios, os atuadores ressonantes têm sido muito usados. Os tipos de vibrações apresentados pelas estruturas assim como as frequências

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de ressonância estão diretamente associadas às geometrias das mesmas [TAY98]. Em se tratando de dispositivos micro-usinados, o silício e o quartz apresentam um alto fator de qualidade (Q-factor) e outras propriedades mecânicas que os torna os melhores candidatos para tal propósito [STE91]. O AsGa pode também ser eficientemente usado em atuadores ressonantes pela presença da piezo-eletricidade [SOD94]. Aplicações interessante para esses componentes são a construção de filtros e conversores eletro-mecânicos [LIN98]. Os micro-motores representam talvez o mais impressionante avanço nesta área de micro-fabricação. Há diversas maneiras de implementação dos motores, e estes podem apresentar as mais variadas formas de movimento. Conforme mostrado na Figura 10a, forças eletrostáticas podem movimentar um rotor. Outro tipo de motor, visto na Figura 10b, é excitado por braços capacitivos, da mesma forma que a estrutura comb-drive, para movimentos circulares vibratórios. Estruturas mais complexas como micro-engrenagens também são factíveis e permitem um excelente grau de liberdade de movimentos (ver Figura 10c). Os micro-motores e micro-engrenagens têm sido utilizados para o chaveamento de sinais elétricos e para o movimento de micro-estruturas mecânicas tais como espelhos e pinças.

(a) (b) (c) Figura 10: Micro-motores e micro-engrenagens [ MCNC][ Sandia]. As técnicas de micro-fabricação têm sido bastante aproveitadas para o controle do fluxo de fluídos (micro-fluídica). As áreas da medicina, análises químicas e automotiva são os maiores interessados no desenvolvimento desses dispositivos para aplicações onde pequenas quantidades de um certo líquido devam ser precisamente bombeados ou controlados, como por exemplo, sistemas de reações bioquímicas, dosagem de remédios em seres humanos e animais, mistura e injeção de combustíveis. Micro-válvulas são facilmente construídas combinando-se técnicas de usinagem do substrato e da superfície, conforme ilustrado na Figura 11a [VAN98]. As válvulas podem funcionar livremente, sem partes atuadoras para controle, deixando o líquido passar em um sentido e não no outro. Ou elas podem ser controladas por eletrodos que permitem o seu fechamento quando tensões opostas são aplicadas (forças eletrostáticas). Isso é necessário quando o fluxo do líquido é unidirecional e deseja-se controlar a quantidade do mesmo. Bombas de propulsão são muito úteis para este tipo de aplicação, e sua construção se mostra um pouco mais complexa. Na realidade as bombas de propulsão fazem uso das microválvulas justamente para controlar a direção do fluxo. Na ilustração da Figura 11b é mostrada uma micro-bomba construída de forma híbrida, ou seja, utilizando vários substratos

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sobrepostos e apropriadamente usinados [BER98]. A parte superior representa a parte de atuação propriamente dita. O aquecimento, para dilatação térmica, e o esfriamento de um determinado material permitem o movimento. Este material é colocado em ambos os lados do atuador e excitado de forma complementar: quando um lado aquece e se dilata, o outro esfria e retorna ao seu tamanho original, sugando ou bombeando o líquido através da cavidade central. Vista em corte Saída de fluxo

Vista superior aberto

Entrada de fluxo

Material aquecido

aberto

Válvula fechada

Entrada de fluxo fechado

(a) (b) Figura 11: Micro-fluídica: (a) micro-válvula e (b) micro-bomba [VAN98][BER98].

3.4 Componentes para RF e Microondas Além do uso de técnicas de micro-usinagem para a fabricação de sensores e atuadores, estas podem também ser eficientemente usadas para melhorar o desempenho de dispositivos eletrônicos em altas frequências (RF e microondas). Isto porque muitas vezes em tais frequências de funcionamento o comportamento dos componentes são influenciados por elementos parasitas como capacitâncias e perdas resistivas. Idealmente, uma linha de transmissão deveria representar um curto-circuito. Porém é inevitável a influência da resistividade do material da linha. Por outro lado, capacitâncias e condutâncias parasitas associadas ao substrato, assim como o efeito indutivo desta apresentam grande influência na transmissão dos sinais. Verificou-se que o fato de suspender linhas de transmissão eliminam as condutividades intrínsecas do substrato e reduzem consideravelmente as capacitâncias parasitas em relação ao plano de massa (substrato ou camada metálica dedicada). Com isso, o fator de qualidade e a frequência de ressonância da linha são claramente melhoradas. Os indutores têm sido bastante investigados usando tais técnicas de fabricação. O interesse na integração de indutores planares é óbvia pela sua importância em circuitos como amplificadores de baixo-ruído (LNA - Low-Noise Amplifiers), osciladores controlados por tensão (VCO - Voltage-Controlled Oscilator), filtros, acopladores de impedância (matching network), misturadores (mixers), entre outros, circuitos estes essenciais para sistemas de

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telecomunicações em RF e microondas. Embora alguns processos de fabricação baseados em AsGa, que é um material semi-isolante, estejam atualmente disponíveis para a construção de circuitos integrados monolíticos para microondas (MMIC - Monolithic Microwave Integrated Circuits), as capacitâncias parasitas em relação ao plano de massa na face posterior do chip são as principais responsáveis pela degradação do comportamento desses componentes [PUC81]. Em silício, este fenômeno é ainda agravado pela ausência de um plano de massa específico e pela condutividade parasita do substrato. Excelentes resultados têm sido apresentados através da suspensão dos indutores em ambos materiais, silício e AsGa [CHA93][RIB98]. Estes estudos têm sido estendidos aos transformadores planares onde não apenas as capacitâncias para plano de massa são críticas mas também as capacitâncias entre os segmentos adjacentes das bobinas (ver Figura 12) [RIB98]. Note que o efeito indutivo desses elementos não são afetados pela micro-usinagem. Conforme foi apresentado anteriormente, a micro-usinagem é utilizada para a criação de regiões de baixa condutividade térmica. No caso dos dispositivos suspensos para uso em microondas, este fator torna-se uma desvantagem em relação aos componentes estandares pois haverá um aquecimento maior das regiões suspensas e consequentemente um aumento da resistência da linha. Nos metais o TCR (coeficiente de temperatura da resistividade) é de aproximadamente 5x10-3/K, o que representa, em outras palavras, um aumento de 50% no valor da resistividade para um aumento de 100 graus, sendo que esta elevação de temperatura facilmente obtida em estruturas suspensas com a passagem de correntes elevadas. Por isso, este fator deve ser cuidadosamente avaliado durante o projeto do circuito. Outro cuidado importante refere-se a robustez mecânica da estrutura. Em sensores e atuadores as partes micro-usinadas são em geral preparadas para o sua flexão ou movimento durante o funcionamento. Neste caso, onde as aplicações alvos são os sistemas de comunicação (telefones portáteis, satélites, sistemas automotivos e aeronáuticos) os dispositivos suspensos devem suportar possíveis choques, movimentos e acelerações sem danos na sua estrutura. Simulações realizadas com método de elementos finitos (FEM - Finite Element Method) mostraram uma boa rigidez mecânica dos indutores e transformadores, porém linhas de transmissão muito longas podem quebrar-se facilmente. Indutores verticais e com núcleos magnéticos têm sido desenvolvidos com o uso de processos específicos de micro-usinagem. É importante lembrar que nesses processos a integração da eletrônica é geralmente comprometida [KIM97][YAM95].

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(a) (b) Figura 12: Dispositivos para RF: (a) indutor e (b) transformador [RIB98].

4. Modelagem e Ferramentas de CAD Da mesma forma que os processos de microeletrônica têm sido explorados para a construção de micro-estruturas mecânicas, há um grande esforço na adaptação de ambientes de projeto (CAD/CAE) já existentes para o desenvolvimento de tais estruturas [KAR97]. Inicialmente é importante perceber que há diversas formas de modelar um dispositivo não eletrônico e avaliá-lo juntamente com a eletrônica. A análise inicial do funcionamento ou do comportamento de dispositivos ou sistemas é através do uso de expressões matemáticas, conforme ilustrado na Figura 13. Estas podem apresentar complexidade tal que a resolução manual é quase impraticável, exigindo o uso de ferramentas computacionais de matemática, como Matlab. Por vezes, de acordo com as características do dispositivo, várias considerações e aproximações devem ser realizadas a fim de simplificar as equações e permitir uma avaliação preliminar dos resultados esperados. Observa-se que o método analítico é geralmente usado em análises estáticas do comportamento, uma vez que os resultados obtidos são pontuais tendo as demais variáveis envolvidas pré-definidas.

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Figura 13: Estrutura de um giroscópio e suas equações matemáticas. Outra forma de avaliar dispositivos não-elétricos é através de modelos ou circuitos elétricos equivalentes. Por exemplo, elementos encontrados nos comportamentos mecânicos e térmicos podem ser representados por equivalentes elétricos como resistências, indutâncias, capacitâncias, fontes de corrente e tensão (conforme ilustrado na Figura 14). Porém, isso é válido apenas para comportamentos unidirecionais de deslocamentos e propagação de calor. A vantagem deste método é o aproveitamento de simuladores elétricos como SPICE, hoje bastante conhecidos e utilizados na área da eletrônica. Outra característica interessante é a análise dinâmica do comportamento como constantes de tempo e observação de estabilização de comportamentos (oscilações, amortecimentos,...).

Figura 14: Estrutura de um micro-relê (a) e seu circuito elétrico equivalente (b) [RIB98]. Caso haja necessidade de uma estudo térmico, mecânico ou mesmo elétrico mais detalhado e preciso de estruturas tri-dimensionais pode-se fazer uso de ferramentas de métodos de elementos finitos como ANSYS (ver Figura 15). Este tipo de simulação é bastante mais complexa e trabalhosa de ser realizada, porém fornece resultados muito próximos do comportamento real do dispositivo. Por isso, ele é geralmente restrito à avaliação de dispositivos individuais, para então, a partir dos resultados obtidos, gerar-se modelos simplificados com os parâmetros desejados do comportamento dos mesmos [ROM98].

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Figura 15: Ilustrações de simulações com elementos finitos [RIB98]. Uma forma de representar de maneira simplificada a funcionalidade de dispositivos e sistemas, a partir de uma pré-análise realizada com os demais métodos citados ou a partir de dados experimentais, é utilizar linguagens de descrição de hardware analógicas como HDLA, Spectre-HDL e mais recentemente o VHDL-AMS (VHDL Analog-Mixed Signal), ilustrado na Figura 16. Estas linguagens permitem a descrição e a simulação funcional em alto nível de sistemas heterogêneos (elétricos, térmicos, mecânicos, fluídicos, ...). ENTITY resistor IS GENERIC (resistance : real := 1.0); PORT (TERMINAL n1, n2 : electrical); END ENTITY resistor; ARCHITECTURE one OF resistor IS QUANTITY r_e across r_i through n1 to n2; BEGIN r_i == r_e/resistance; END one; Figura 16: Descrição de resistor em VHDL-AMS. Em relação as ferramentas de projeto para a elaboração do layout das estruturas microusinadas há vários pontos a serem considerados. Inicialmente, os mesmos editores de layout utilizados na microeletrônica são compatíveis com estas estruturas, assim como a verificação das regras de desenho (DRC). A síntese automática de layout, como ocorre com os circuitos digitais, não é evidente para os circuitos analógicos e não-eletrônicos. Uma forma de auxiliar a construção do circuito é através do uso de geradores de layout automáticos. A vantagem dos 19

geradores de layout em relação às bibliotecas de células fixas ou parametrizáveis é o grau de liberdade na definição do dispositivo final a ser construído [KAR96]. Ainda em relação à elaboração do layout surge a necessidade de simuladores ou verificadores da usinagem para o correto posicionamento e dimensionamento das máscaras de abertura referentes a esta etapa de pós-processamento [BUT96]. Além disso, visualizadores em corte e em três dimensões (3D) são úteis não apenas para ilustrar o processo utilizado, mas para verificar as regiões suspensas e suas espessuras. Algumas destas ferramentas já encontram-se disponíveis no ambiente de projeto da Mentor Graphics, conforme visto na Figura 17 [RIB98].

Figura 17: Ambiente Mentor Graphics para o desenvolvimento de microssistemas.

5. Conclusão e Perspectivas A possibilidade de construção de micro-estruturas suspensas bem como sua utilização em micro-sensores não é algo novo que surgiu de uma revolução tecnológica na área de processo de fabricação de circuitos integrados. Pelo contrário, micro-sensores de pressão por exemplo datam da década de 60. O aumento no interesse sobre esta área de desenvolvimento deve-se principalmente à evolução e ao amadurecimento da microeletrônica, despertando o interesse de pesquisadores e industriais sobre a possibilidade colocar mais do que funções eletrônicas dentro de um único chip, ou seja, permitir a integração completa de microssistemas

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formados por sensores e atuadores (eletrônicos ou não), interfaces analógicas e controles digitais inteligentes. O real avanço desta nova linha de trabalho não deve-se apenas à evolução de técnicas de fabricação vindos da microeletrônica, mas principalmente à identificação de potenciais aplicações que despertem o interesse de industriais e áreas afins como as telecomunicações, medicina e automobilística. Tal visão das necessidades do mercado é essencial para a proposta, o desenvolvimento e o sucesso de uma nova técnica de micro-usinagem. Sensores não-usinados (não-suspensos) mas que possam ser integrados ao chip também devem ser cuidadosamente tratados a fim de desenvolver sensores inteligentes multi-tarefas fabricados em um único CI. Um bom exemplo disso são os sensores magnéticos ou de efeito Hall. Outra questão que não deve ser esquecida é quanto ao encapsulamento dos microssistemas visto que as estruturas micro-usinadas podem ser facilmente danificadas nesta etapa de fabricação. Além disso, as ferramentas de auxílio a projeto CAD/CAE (ComputerAided Design/Engineering) encontram-se bastante imaturas, da mesma forma que as metodologias para testabilidade e caracterização de tais dispositivos. A década de 90 foi apenas o despertar da área dos microssistemas tanto a nível acadêmico quanto industrial. Na realidade, os processos de micro-usinagem utilizados para construir estruturas mecânicas são na grande maioria muito mais simples do que processos de microeletrônica por não envolverem etapas como implantações iônicas, dopagem de canal de transistor, problemas de junções P-N de semicondutores, etc. Logo, o que está sendo realizado hoje já era tecnologicamente viável a muitos anos. Mas certamente o principal fator que acelera o progresso de uma determinada tecnologia é o interesse industrial e o volume de investimentos envolvidos na área. E este crescente interesse do mercado mundial sobre os microssistemas ou MEMS tem sido ocasionado talvez pela ´saturação´ na evolução dos circuitos digitais, que hoje apresentam capacidades de integração e desempenho fabulosos e que é preciso um esforço cada vez maior para obter-se pequenos avanços. Por isso, passou-se a considerar a possibilidade de integrar sistemas completos dentro de um único chip incluindo, além da eletrônica, partes mecânicas, térmicas, químicas, magnéticas e entre outras. Observou-se nesta primeira década de trabalhos que há uma infinidade de aplicações potenciais nas mais diversas áreas emergentes como telecomunicações, automobilistica, médica, biomédica, automação industrial,... O que certamente se vivenciará nos próximos anos ou mesmo no próximo século será uma revolução tecnológica onde os circuitos integrados eletrônicos representarão apenas uma pequena parcela do desenvolvimento. Monitoramento dos sinais vitais humanos e animais; chips funcionando como minúsculas farmácias e atuando no funcionamento de organismos vivos; desenvolvimento de automóveis mais segurose inteligentes monitados pelos mais diversos sensores e atuadores; aperfeiçoamento de equipamentos eletrô-mecânicos como câmeras, microfones, bombas de propulsão e micro-válvulas; análises químicas e bioquímicas automatizadas; e inúmeras outras aplicações promissoras. Em particular, as áreas onde esta nova tecnologia terá maior atuação serão a automobilística e a biomédica principalmente devido ao volume do mercado envolvido. 21

Porém, independente de uma aplicação específica, um fato que será cada vez mais evidente é o caráter multi-disciplinar dos microssistemas. Não haverá especialistas conhecedores de todos as questões que envolvem o projeto de MEMS, como é encontrado hoje na eletrônica, na mecânica ou na química. Mas serão necessárias equipes multi-disciplinares e uma linguagem comum de comunicação. Esta questão da multi-disciplinaridade exigirá inicialmente um esforço mundial no desenvolvimento de ferramentas de projeto que atendam esta necessidade. A preparação destes ambientes de CAD multi-domínios será inevitável para o registro de verdadeiro início da Era dos Microssistemas. E eles deverão incluir pelo menos linguagens de descrição para sistemas heterogêneos, simuladores e verificadores funcionais, interaces entre ferramentas particulares a cada domínio como simuladores elétricos e de processo, métodos de elementos finitos, analisadores matemáticos,... Além disso, o estado atual desta área permite uma total liberdade de desenvolvimento onde a criatividade pode ser explorada ao máximo para a construção de novos sensores e atuadores miniaturizados. Futuramente, o próprio progresso do conhecimento definirá um conjunto de estruturas padronizadas com modelos associados que servirão de base para novos dispositivos, para então chegarmos ao que observamos hoje com os CIs digitais, ou seja, uma ´saturação´ pela quantidade de profissionais e empresas envolvidas e pela dificuldade de se obter pequenos progresos.

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[Sandia National Laboratories]

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Introdução à Tecnologia LIGA

Luiz Otávio Saraiva Ferreira - lotavio @lnls.br Laboratório Nacional de Luz Síncrotron - LNLS Rua Giuseppe Máximo Scolfaro, 10000 - Bairro Guará 13083-970 Campinas - SP Tel: (019) 287-4520

Fax: (019) 287-4632

Introdução No início dos anos 60, em paralelo com o surgimento dos Circuitos Integrados (CIs) , que são a base da tecnologia eletrônica que ainda está causando profundas transformações no nosso modo de vida, surgiram os primeiros dispositivos micromecânicos, feitos com a mesma tecnologia utilizada para fazer os CIs. Nathanson, da Westinghouse, fez o transistor de porta ressonante, constituído de uma haste em balanço de 240µm de comprimento e 4µm de largura, suspensa 10µm acima da porta de um transistor MOS (Figura 1). Esse dispositivo era um filtro eletromecânico (Q≅100), e foram construídos exemplares com freqüências de ressonância entre 1 e 50kHz.

Figura 1 - As primeiras experiências com hastes vibrantes micromecânicas foram feitas na Westinghouse, em 1965, conforme o desenho acima. Um sinal elétrico de entrada faz a haste metálica vibrar, e quando o sinal de excitação contém harmônicas na freqüência de ressonância da haste a amplitude da oscilação mecânica é suficiente para induzir um sinal de saída na porta do transistor MOS, que fica sob a haste.

A possibilidade de se construir juntos, no mesmo substrato de silício, circuitos microeletrônicos e estruturas micromecânicas tais como orifícios, membranas e hastes em balanço, produziu a Micromecânica em Substrato (Bulk Silicon Micromechanics), cujos frutos mais populares são as cabeças para impressoras a jato-de-tinta (Figura 2), que são uma combinação de orifícios, canais e cavidades. Outros dispositivos comercialmente bemsucedidos são os sensores integrados de pressão (Figura 3) e alguns modelos de acelerômetros integrados (Figura 4), respectivamente usados em sistemas de injeção eletrônica de combustível em automóveis e nos "airbags".

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Figura 2 - Concepção de uma cabeça de impressora a jato-de-tinta. Vê-se duas placas de vidro, uma espessa e uma delgada, soldadas anodicamente em uma bolacha de silício; um canal de suprimento de tinta, e uma cerâmica piezzo elétrica fixada na placa de vidro delgada com resina epoxi [5].

Figura 3 - Sandler e outros, de Stanford, demonstraram um transdutor de pressão capacitivo com circuitos de interface integrados no mesmo substrato de silício. Esse projeto visava a construção de um transdutor de pressão implantável para uso em biomédicas. Uma placa de vidro provida de rebaixos é soldada ao silício, selando o circuito eletrônico e contendo um dos eletrodos do capacitor [5].

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Figura 4 - O acelerômetro capacitivo integrado é constituído de a) uma haste em balanço acoplada a um circuito de detecção MOS. A capacitância das hastes é, tipicamente, de 3pF, e faz parte de um circuito divisor de tensão capacitivo b) que produz variações de tensão em resposta a variações de capacitância, excitando o transistor de detecção [5].

Outros dispositivos típicos dessa tecnologia (anos 70) são o cromatógrafo de gás de 2" de diâmetro (Figura 5), cuja coluna capilar mede 1,5 metros de comprimento e foi corroída em uma bolacha de silício de 2" de diâmetro; um minirefrigerador (Figura 6) utilizado para refrigerar detectores de infravermelho; acopladores para fibras ópticas (Figura 7); e defletores de feixes de luz (Figura 8).

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Figura 5 - Este cromatógrafo de gás de 50mm de diâmetro foi feito em Stanford, no início dos anos 80. A separação de gases é baseada nas diferenças de solubilidade dos vários gases no líquido que reveste a coluna capilar. Um gás de arraste inerte flui continuamente na coluna capilar. Quando a válvula de injeção é aberta, um pulso do gás a ser analisado é introduzido na coluna e arrastado pelo gás de arraste. Na medida que a amostra flui pela coluna, seus gases componentes são sucessivamente absorvidos e adsorvidos no revestimento líquido da coluna. Cada gás é identificado pelo seu tempo de retenção na coluna. Quando os gases chegam ao final da coluna eles passam por um orifício até um canal na outra face da bolacha de silício, onde há um detector de condutividade térmica. Os gases da amostra têm condutividade térmica menor que a do gás de arraste (He) e produzem picos de tensão na saída do detector. O volume de cada gás é determinado pela área sob o pico que ele gera [5].

Figura 6 - Refrigeradores criogênicos foram fabricados a partir de canais em substratos de silício. Na concepção da figura, N2 a alta pressão é injetado e se expande rapidamente na coluna coletora, absorvendo o calor dos arredores. Uma placa de vidro soldada por solda anódica sela os canais de silício [5].

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Figura 7 - Dois exemplos do emprego de silício para acoplamento de fibras ópticas: a) Acoplamento uma fibra com um fotodiodo detector usando-se um canal em V para alinhamento preciso. b) Acoplamento de uma fibra óptica a uma guia de ondas ópticas de filme fino, onde uma camada enterrada de fim de corrosão é usada para obter-se melhor precisão no alinhamento vertical [5].

Figura 8 - Defletor de feixes de luz acionado aletromagneticamente. É constituído de uma moldura fixa (estator) à qual se liga um rotor através de barras de torção. Sobre o rotor estão uma bobina planar e um espelho. A bobina é alimentada por trilhas que passam sobre uma das barras de torção. Em presença de um campo magnético externo, há a produção de um torque no rotor ao se passar uma corrente elétrica pela bobina, e o espelho é assim girado em torno do eixo das barras de torção [6].

As principais limitações dessa tecnologia são: 1.

É possível fazer-se apenas cavidades retangulares.

2.

Os processos de corrosão anisotrópica de silício utilizados são de difícil compatibilidade com os processos de fabricação de circuitos integrados.

5

Duas novas tecnologias de microfabricação, que objetivavam a superação desses obstáculos, foram criadas no início dos anos 80: Na Universidade da Califórnia em Berkeley foi criada uma tecnologia que utiliza apenas os mesmos processos de fabricação utilizados em circuitos integrados [1,2,7]. Possibilitou a construção de microturbinas, motores eletrostáticos e ultrasônicos, juntas mecânicas, etc. (Figura 9), mas a espessura das microestruturas era limitada a 5µm, e os materiais tinham necessariamente que ser os mesmos utilizados em microeletrônica (Si, SiO 2, Si3N4, polisilício, Al, Cr, etc.).

Figura 9 - Um trem de engrenagens parcialmente solto do substrato (escala de 100µm por traço) [8]. No Forschungszentrum Karlsruhe, Alemanha, foi criada uma tecnologia em que as partes mecânicas são feitas em pequenos moldes produzidos por litografia profunda por raios-x (Figura 10). Essa tecnologia possibilita a fabricação de microestruturas de elevada razão-de-aspecto (por exemplo, uma parede de 200µm de altura por apenas 2µm de largura) em materiais tão diversos quanto metais, polímeros ou cerâmicas. Essas microestruturas podem ser adicionadas a circuitos integrados, formando sistemas integrados. Por ser essa tecnologia formada por etapas sucessivas de Litografia, Eletroformação e Moldagem, foi batizada com as iniciais em alemão dessas operações (LIGA).

A Tecnologia LIGA A tecnologia LIGA foi originalmente concebida com base na litografia profunda por raios-x (LIGA-RX) [1,2,3,8,…,12], mas recentemente, graças a avanços na área de materiais, viabilizou-se uma variante tecnológica baseada em litografia profunda por ultravioleta (LIGA-UV) [17]. A etapa primária da fabricação de uma microestrutura é a litografia profunda [2,3,4,13,…,16], que pode ser tanto por raios-x quanto por ultravioleta, mas ambas obedecem ao esquema mostrado na figura abaixo (Figura

6

10), onde usa-se máscaras litográficas convencionais no caso UV e máscaras especiais no caso RX [2,3,4,18]. O leitor poderá ver uma detalhada descrição do processo de litografia profunda por raios-x em PMMA no texto de Aida El-Kholi, neste mesmo livro. RADIAÇÃO

MÁSCARA

(C)

(A)

(B) Figura 10 - Etapas da litografia profunda: A) Desenho da máscara litográfica, onde as regiões claras são transparentes à radiação e as regiões escuras são opacas à radiação, B) Projeção da imagem da microestrutura numa resina fotosensível (fotorresiste), tornando insolúvel as regiões atingidas pela radiação, e C) Revelação da resina, removendo-se as regiões não-atingidas pela luz e obtendo-se a microestrutura de fotorresiste.

Caso se deseje uma microestrutura de fotorresiste, já se tem o produto final. Como exemplo deste caso podemos citar a fabricação de engrenagens plásticas para relógios de pulso, que estão sendo feitas pelo processo LIGAUV para a empresa Swatch. Caso se deseje produzir microestruturas de metal deve-se usar as microestruturas de resiste produzidas por litografia ou microestruturas de plástico produzidas por moldagem como fôrmas para a eletroformação [2,19] das microestruturas metálicas (Figura 11).

7

Figura 11 - Microestruturas metálicas podem ser produzidas a partir de formas produzidas por litografia profunda, empregando-se o processo de eletroformação. Usualmente emprega-se Au, Ni, Cu e Cr no processo de eletroformação. Dado um molde como ilustrado à esquerda, produzem-se as microestruturas metálicas da ilustração da direita..

Caso se deseje produzir microestruturas cerâmicas, pode-se usar as microestruturas produzidas por litografia como fôrmas nas quais se coloca lama cerâmica e procede-se à queima em forno, onde o molde é perdido [11,12]. O processo de eletroformação é utilizado também para produção de moldes para termomoldagem ou para injeção de plástico [2,21], casos em que as microestruturas de resiste são replicadas em plástico. Essas estruturas de plástico, por sua vez, podem ser utilizadas para a produção de partes metálicas ou de cerâmica em grande escala e a baixo custo, substituindo o fotorresiste nos respectivos processos. Podem ainda as microestruturas de plástico ser os produtos finais, merecendo especial destaque a produção de microreatores químicos descartáveis de plástico para uso em laboratórios de análises clínicas [2,21,22]. Os plásticos mais utilizados são o PMMA, PVDF, POM e PA.

Exemplos de Microdispositivos LIGA Diversas etapas da tecnologia LIGA já foram desenvolvidas no LNLS, podendo-se apresentar exemplos de dispositivos de interesse para as áreas de química, bioquímica, biomédicas e mecânica. O exemplo mais intuitivo é a microegrenagem apresentada a seguir (Figura 14), produzida tanto em fotorresiste SU-8 quanto em Níquel. Podemos comparar o mesmo projeto de engrenagem microfabricado por LIGA-UV e por LIGA-RX, notando-se a superior verticalidade das paredes do processo LIGA-RX.

8

A)

B)

Figura 12 - Microengrenagem de 470µm de diâmetro e 125µm de espessura produzida por litografia profunda em fotorresiste SU-8. a) Caso em que se utilizou litografia UV. b) Caso em que se utilizou litografia RX. Note-se a superior verticalidade das paredes obtida com RX.

Pode-se também fazer canais e eixos verticais de fotorresiste, nos quais podem ser montadas microegrenagens e microturbinas, formando-se micromáquinas, como mostrado na figura abaixo (Figura 13).

A)

B)

C)

Figura 13 - A) Micromotor hidráulico, e microfluxômetro. As engrenagens menores do micromotor, de 1mm de diâmetro, são giradas pelo fluir de um líquido ou gás e o movimento é transmitido às engrenagens maiores, de 2 e 4 mm de diâmetro, respectivamente B) Detalhe do microfluxômetro com turbina de 2mm de diâmetro. C) Fotografia de uma turbina. Em ambos os casos os canais e eixos foram feitos em fotorresiste SU-8 sobre substrato de silício e as partes móveis foram feitas à parte e montadas nos eixos. Note-se os canais para fibras ópticas para medição da velocidade de rotação das engrenagens e da turbina.

Na maioria dos microssistemas de análises químicas e bioquímicas precisa-se realizar as operações de filtragem e mistura da amostra com um solvente, o que pode ser feito em filtros e misturadores constituídos apenas de canais e orifícios, como mostrado na figura abaixo (Figura 14).

9

Misturador

Figura 14 - a) Elementos filtrantes para líquidos. As partículas em suspensão no líquido ficam retidas na matriz de postes. b) Misturador para líquidos. Há duas entradas e uma saída, e na junção dos canais de entrada há elementos geradores de turbulência (turbuladores) para acelerar o processo de mistura. Ambos os dispositivos foram feitos no LNLS com litografia profunda UV em fotorresiste SU-8.

Dispositivos mais complexos, feitos pela combinação de partes de polímero e filmes finos, já estão em produção comercial, merecendo citar-se as bombas para líquidos e as válvulas para líquidos e gases [ 23,…,25]. O leitor poderá ver a detalhada descrição de um atuador linear LIGA no texto de Manfred Kohl, neste mesmo livro. Complexos dispositivos metálicos, tais como acelerômetros, filtros para líquidos e conectores elétricos, e dispositivos ópticos tais como redes de difração, guias de ondas, lentes e chaves, podem ser vistos na referência [12].

Conclusão Foi apresentada ao (à) leitor (a) uma visão geral da tecnologia LIGA, preparando-o (a) tanto para o entendimento dos demais seminários sobre o assunto quanto para a leitura da bibliografia apresentada, onde uma descrição detalhada de cada tópico pode ser encontrada.

Referências 1.

L. O. F Ferreira, “Micromecânica Básica”, Notas de aula–1, V Oficina de Microeletrônica, UNICAMP, 1996.

2.

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3.

P. Rai-Choudhury, editor, “Handbook of Microlithography, Micromachining and Microfabrication; Vol. 1: Microlithography”,1997.

4.

P. Rai-Choudhury, editor, “Handbook of Microlithography, Micromachining and Microfabrication”, Vol. 2: Micromachining and Microfabrication”, 1997.

5.

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6.

Ferreira, L. O. S, and Moehlecke, S., "A silicon micromechanical galvanometric scanner," Sensors and Actuators - A, Vol. 73, No. 3, pp. 252-260, March, 1999.

7.

Mehregany, M., Gabriel, K. J., "Integrated Fabrication of Polysilicon Mechanisms," IEEE Trans. On Electron Dev., (USA), Vol. 35, No. 6, pp. 719-723, June 1988.

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Frazier, A. B.; Warrington, R. O.; and Friedrich, C., “The Miniaturization Technologies: Past, Present, and Future,”, IEEE Trans. on Industr. Electron., Vol.42, No. 5, pp. 423-430, october, 1995.

9.

Ehrfeld, W.; Lehr, H., "LIGA Method: Deep x-ray Lithography for the Production of Three-Dimensional Microstructures from Metals, Polymers and Ceramics," (Preprint) Radiation Physics.

10

10. Barcher, W.; Menz, W.; and Mohr, J.,”The LIGA Technique and Its Potential for Microsystems - A Survey,” IEEE Trans. on Industr. Electron. , (USA), Vol. 42, No. 5, pp. 431-441, october, 1995. 11. Ugarte, D. “Deep X-ray Lithography for Microfabrication”, Proc. of the VII LNLS Users Workshop, Campinas, SP, Brazil, 15-17 Dec. 1993. 12. Ehrfeld, W. and Münchmeyer, D., “Three-dimensional microfabrication using synchrotron radiation”, Nuclear Instrums. and Methods in Phys. Res., Neederlands, Vol. A 303, pp. 523-531, 1991. 13. Vladimirsky, Y.; Morris, K; Klopf, J. M.; Vladimirsky, O.; and Saile, V., “X-ray Micro-Lithography Exposure System for High Aspect Ratio Micromachining”, Proc. of SPIE, (USA), Vol. 2640, pp. 36-44, 1995. 14. Dahlbacka, G. H; Pearce, J.; and Younger, F., “Beamlines for thin and thick resist X-ray lithography”, Nuclear Instrums. and Methods in Phys. Res. , Neederlands, Vol. A 319, pp. 359-365, 1992. 15. Mohr, J.; Ehrfeld, W.; Münchmeyer, D., “Requirements on resist layers in deep-etch synchrotron radiation lithography”, J. Vac. Sci. Technol. B, Vol. 6, No. 6, pp. 2264-2267, Nov/Dec 1988. 16. Feiertag, G., Ehrfeld, W., Lehr, H., Schmidt, A. and Schimidt, M., “Calculation and experimental determination of the structure transfer accuracy in deep x-ray lithography”, J. Micromech. Microeng., Vol. 7, pp. 323-331, 1997. 17. Despont, M., Lorenz, H., Fahrni, N., Brugger, J., Renaud, P., and Vettiger, P., “High-Aspect-Ratio, Ultrathick, Negative-Tone Near-UV Photoresist for MEMS Applications”, Proc. Of the 10th MEMS Workshop, Nagoya, Japan, pp. 6412-6416, Jan. 26-30, 1977. 18. Vladimirsky, Y., Vladimirsky, O., Saile, V., Morris, K. H., and Klopf, J. M., “Transfer mask for hign aspect ratio micro-lithography”, Proc. of the SPIE, Vol. 2437, pp. 391-396, 1995. 19. Maner, W., and Ehrfeld, W., "Electroforming Techniques in the LIGA Process for the Production of Microdevices," Materials & Manufacturing Processes, 4 (4), 527-537 (1988). 20. Both, A., Bacher, A., Heckele, M., Müller, K. D., Ruprecht, R., Strohrmann, M., “Molding Process with High Alignment Precision for the LIGA Technology, Proc. of the Micro Electro Mechanical Systems – MEMS’95, pp. 186-190, 1995. 21. Boone, T. D., Hooper, H. H. and Soane, D. S., “Integrated Chemical Analysis on Plastic Microfluidic Devices”, Proc. of the Solid State Sensor and Actuator Workshop, Hilton Head Island, South Carolina, USA, pp. 87-92, June 8-11, 1998. 22. Elderstigm H. and Laarsson, O., “Polymeric MST – high precision at low cost”, J. Micromech. Microeng., Vol. 7, pp. 89-92, 1997. 23. Gebhard, U., Hein, H., Just, E. and Ruther, P., “Combination of a Fluidic Micro-Oscillator and a MicroActuator in LIGA-Technique for Medical Application”, 1997 International Conference on Solid-State Sensors and Actuators, Chicago, June 16-19, 1997, pp. 761-764. 24. Bustgens, B., Bacher, W., Menz, W. and Schomburg, W. K., “Micropump Manufactured by Thermoplastic Molding”, Proc. of the Micro Electro Mechanical Systems – MEMS’94, pp. 18-21, 1994. 25. Schomburg, W. K., Ahrens, R., Bacher, W., Engemann, S., Krehl, P. and Martin, J., “Long-Term Performance Analysis of Thermo-Pneumatic Micropump Actuators”, 1997 International Conference on Solid-State Sensors and Actuators, Chicago, June 16-19, 1997, pp. 365-368.

11

Centro de Componentes Semicondutores

Projetos de Circuitos Integrados

Luiz Carlos Moreira

Sumário 1

TÉCNICAS DE PROJETOS DE CI´S 1.1 Introdução 1.2 Especificações do projeto do CI

2

MODELO SPICE DE TRANSISTOR MOS 2.1 Transistor MOS (Metal Oxide Silicon) 2.1.1 Capacitâncias MOS 2.1.2 Estudo da região de depleção 2.1.3 Características I x V do MOS 2.2 Modelamento do MOS no simulador SPICE nível 1

3

CIRCUITO INVERSOR PROCESSO nMOS 3.1 Circuito Inversor nMOS como carga integrada 3.2 Tipos de carga 3.3 Características Estáticas do Inversor

4

CIRCUITO INVERSOR PROCESSO CMOS 4.1 Fluxo de Corrente x Dissipação de Potência para o processo CMOS 4.2 Operação Dinâmica do Inversor

5

PORTAS LÓGICAS 5.1 Porta NAND 5.2 Porta NOR

6

AIMSPICE - TEORIA 6.1 6.2 6.3 6.4 6.5 6.6 6.7

7

AIMSPICE - PRÁTICA 40 7.1 7.2 7.3 7.4 7.5 7.6

8

Análise DC do (Ponto de Operação) Análise DC (Curva de Transferência) Análise DC (Varredura da Temperatura) Análise de Transiente Análise da da função de Transferência do Inversor Análise de Ruído 38 Processador Gráfico AIM POST PROCESSOR

Experiencia -1 Transistor nMOS Experiência - 2 Transistor pMOS Experiência - 3 Circuito Inversor pMOS Experiência -4 Circuito Inversor pMOS com capacitância na saída Experiência -5 Circuito VCO (Voltage Control Oscillator) com transistores pMOS Experiência -6 Circuito Flip-Flop RS com transistores pMOS

EDITOR DE LAYOUT MICROWIND 8.1 Simulador Elétrico do MICROWIND 8.2 Projeto de um circuito Inversor no processo CMOS 8.3 Visualização 3D do Inversor

9

REFERÊNCIAS BIBLIOGRÁFICAS

Projetos de Circuitos Integrados 1 Técnicas de projetos de CI´s 1.1 Introdução Atualmente há um grande avanço na área da industria eletrônica de Telecomunicações e Computação como: Sistemas de Comunicação sem Fio, GPS-Global Positioning System, Sistemas de TVs a cabo, Microprocessadores e Memórias. Estes avanços foram possibilitados devido à capacidade tecnológica da microeletrônica que permitiu a integração de milhões de transistores em um único circuito integrado e de uma forma resumida temos as seguintes vantagens: •

Aumento da velocidade de operação do CI;

•

Capacidade de realizar tarefas complexas;

•

Maior confiabilidade;

•

Maior segurança de projeto;

•

Redução de Custos;

•

Menor tamanho físico.

Para atender estas vantagens hoje temos diversas tecnologias comercialmente que são: •

Bipolares em Si;

•

Unipolares utilizando a tecnologia MOS em Si;

•

Semicondutores compostos tipo III-V como: (GaAS, lnP, etc.).

Cada uma destas tecnologias apresenta vantagens e desvantagens em relação às outras em função da aplicação especifica. Uma das tecnologias que tem se destacado muito no mercado e a tecnologia MOS (Metal Oxide Silicon) devido as seguintes vantagens: • Baixo consumo de potência ; • Facilidade de integração. Devido as estas vantagens foram desenvolvidos técnicas de projetos de circuitos integrados de aplicações especificas (ASICs) como: • •

PLD´s (Dispositivos Lógicos Programáveis) - É um circuito monolítico com fusível , anti-fusível, ou lógica baseada em célula de memória, que pode ser programado.

•

FPGA (Field Programable Gate Array) - É um circuito composto de uma matriz de transistores MOS, sendo possível a programação do circuito através de softwares especializados como o MAXPLUS da Altera.

•

Gate Array - O circuito integrado monolítico composto de linhas e colunas de transistores.

•

Standard Cell - É um circuito monolítico que é personalizado em todas as camadas utilizando uma biblioteca que incorpora estruturas de circuitos pré caracterizadas.

Teoria do MOS (Metal Oxide Silicon) •

Full Custom - É um circuito monolítico que pode ser projetado "manualmente" , desde o início.

Este circuitos integrados podem ser classificados como: • Circuito Integrado Dedicado - É um CI onde todas as camadas (mascaras) são personalizadas. • Circuito Integrado Semi-Dedicado - É um CI onde algumas camadas (máscaras) são personalizadas. Para entender melhor as vantagens e desvantagens dos ASICs convém estudar o diagrama da figura-1 que mostra os tipos de ASICs em função:

Figura 1 O Universo dos ASICs

Donde podemos concluir que o tipo de ASIC mais versátil e com maior capacidade de integração (Densidade) é o Full-Custom, mas também tem um elevado custo de desenvolvimento, demora muito tempo para chegar até o mercado e risco de não funcionar corretamente devido a sua complexidade (Imagine um µprocessador com 9 milhões de transistores). Como podemos ver temos vários modos de projetar um circuito integrado.

Figura 2 Seqüência de projeto do ASICs.

4

Teoria do MOS (Metal Oxide Silicon) Para projetar de circuitos integrados devemos primeiramente especificar o projeto a ser executado conforme mostra a figura-2. Com base nas especificações do projeto devemos escolher qual o tipo de ASIC´s atende melhor as especificações do projeto. E finalmente, a ferramentas de CAD apropriadas.

1.2 Especificações do projeto do CI Nesta etapa, o engenheiro de desenvolvimento deve conhecer todas as especificações do circuito a ser projetado. Assim, nesta etapa pode ser considerada o nível físico, ou seja deve-se conhecer todos os níveis de tensão e corrente do projeto, para abstrair o topologia do circuito a nível de capacitores, resistores e transistores. ASICs Com bases nas especificações do projeto o engenheiro de desenvolvimento ou projetista de circuito integrado pode definir qual o tipo de ASICs deve ser utilizado. Por exemplo: Temos que projetar um circuito PLL (Phase Locked Loops) para operar com uma freqüência de 2GHz. Primeiramente, devemos saber qual tecnologia trabalha com está freqüência. Depois devemos verificar se existe Gate Array, PLD´s, FPGA ou se devemos utilizar Full-Custom. Com estas bases podemos passar para a etapa seguinte. Ferramentas de CAD Após a especificação do tipo de ASICs a ser utilizado devemos verificar se a ferramentas de CAD estão disponíveis para o desenvolvimento do projeto tanto a nível de simulação como a nível de layout. Por exemplo, no circuito concluímos que podemos utilizar Full Custom para projetar o CI utilizando no processo CMOS 0.18µm. Para isso, diversas empresas de projetos de circuitos integrados oferecem sua ferramentas como: • Mentor Graphics • Cadence • Tanner • Synops Na maioria deste pacotes existem simuladores elétricos baseados na filosofia SPICE. No software Mentor temos o Eldo como simulador elétrico.

5

Projetos de Circuitos Integrados 2 MODELO SPICE DE TRANSISTOR MOS 2.1 Transistor MOS (Metal Oxide Silicon) Nesta etapa discutiremos primeiramente o modo de operação do MOS (Metal Oxide Silicon). Para começar mostraremos a sua simbologia de canal N e canal P conforme mostra a figura-3. Onde podemos verificar que o MOS é composto de quatro terminais: Fonte, Dreno, Porta e Bulk.

Figura 3 Simbologia do transistor MOS.

2.1.1 Capacitâncias MOS Para entender melhor o funcionamento primeiramente estudar as capacitâncias MOS.

de

transistores

MOS

devemos

Figura 4 Modelo utilizado para calcular as capacitâncias.

Considere a figura-4 com uma seção transversal de um transistor MOS com as regiões de: dreno, fonte e substrato. Aplicando uma tensão Vgs na porta do transistor e colocando a

Projetos de Circuitos Integrados fonte, dreno e bulk para terra formaremos um capacitor MOS. Deste modo, verificaremos três tipos de capacitância MOS em função da tensão Vgs na porta do transistor: •

Acumulação;

•

Depleção;

•

Inversão.

Acumulação: Considere a tensão Vgs < 0 conforme mostra a figura-5. Nesta condição as lacunas se concentram junto ao óxido de porta. A espessura do óxido no modelo SPICE MOS é chamado de TOX (Thickness Oxide).

Figura 5 Transistor MOS em acumulação.

Depleção Considere a figura-4 com uma tensão Vgs não suficiente negativa para ter uma alta concentração de lacunas ou uma tensão Vgs não suficiente positiva para ter uma alta concentração de elétrons. Nesta condições teremos uma superfície embaixo da porta do transistor depletada. Assim, temos duas condições: •

Quando a tensão Vgs torna-se mais negativa (0) temos um acumulo de elétrons embaixo da porta do transistor.

7

Projetos de Circuitos Integrados Logo, com o aumento da tensão Vgs será formada uma capacitância embaixo da porta do transistor conforme mostra a figura-5 esta capacitância será chamada de "capacitância de depleção" conforme mostra a figura-6.

Figura 6 Transistor MOS em depleção.

Inversão Quando a tensão Vgs é maior do que a tensão de limiar Vt (Vgs>Vt) temos uma grande concentração de elétrons na superfície do Si junto ao óxido de porta conforme mostra a figura-6. Na figura-7 podemos verificar a variação da capacitância de óxido C´ox do transistor MOS. Podemos observar as 3 condições de capacitância de óxido.

Figura 7 Gráfico da configuração da figura-2.

Existem outras capacitâncias envolvidas no transistor MOS conforme mostra a figura-6. As capacitâncias envolvidas são: •

Cgd - Capacitância entre porta e dreno;

•

Cgs - Capacitância entre porta e fonte;

•

Cdb - Capacitância entre dreno e bulk,

•

Csb - Capacitância entre fonte e bulk.

8

Projetos de Circuitos Integrados

Figura 8 Capacitâncias MOS.

A capacitância entre porta e bulk é dada pela equação-1.  Leff


Cgb =

ε OX .(L − 2LD ).W Tox

(1)

Onde, εox é a constante dielétrica do óxido, W é a largura do transistor, Tox é a espessura do óxido do transistor e Leff (L-2LD) o comprimento efetivo do canal do transistor. A capacitância entre porta e dreno, fonte é dada pela equação-2. Cgd, s =

ε OX .LD.W Tox

(2)

No simulador SPICE as capacitâncias da equação-2 são chamadas de capacitâncias de "overlap" de dreno e fonte CGDO - ( Capacitance Gate Dreno Overlap) e CGSO (Capacitance Gate Source Overlap). Na equação-3 temos o cálculo de capacitância entre porta e dreno utilizando o parâmetro CGDO e na equação-4 temos o cálculo da capacitância entre porta e fonte utilizando parâmetro CGSO. Cgd = CGDO.W =

εo.LD .W Tox

(3)

e Cgs = CGDO.W

(4) A capacitância total, normalizada independente da largura e comprimento do canal do transistor MOS, entre o porta e terra no circuito da figura-4 é a soma de Cgs, Cgd e Cgb conforme a equação-7. C´ox =

εo Tox

(5)

O termo C´ox é chamado capacitância de óxido para um determinado processo. Por exemplo da foundry MOSIS (CN20) temos um C´ox de 800

aF µm 2

conhecendo o L e W do

transistor podemos calcular a capacitância de óxido total do circuito conforme a equação6. (6) Cox = C´ox.W.L

9

Projetos de Circuitos Integrados Na tabela-1 temos um sumário das capacitância envolvidas no transistor MOS em diversos tipos de operação. Tabela 1 Capacitâncias MOS.

Nome Cgd

Região de Corte

Região Linear

Região de Saturação

CGDO.W

1 .W.L.C' ox 2

CGDO.W

Cdb Cgb Cgs

Cjdep

Cjdep

Cjdep

C' ox.W.Leff + CGBO.L CGSO.W

CGBO.L 1 .W.L.C' ox 2

CGBO.L 2 .W.L.C' ox 3

Cjdep

Cjdep

Cjdep

Csb

2.1.2 Estudo da região de depleção Na figura-6 verificamos a existência de uma região de depleção e podemos verificar que há uma inversão quando Vgs >Vt (Tensão de Limiar). Nestas condições existe uma região de Depleção entre o canal invertido e o substrato e a espessura da depleção é dada pela equação-7. Xd =

2ε si φs − φF 2.ε si .φ = q.NA q.NA

(7)

Onde, NA é o numero de átomos aceitador no substrato, φs é o potencial eletrostático na interface óxido-silício. O potencial eletrostático do substrato tipo P é dado por: φF = −

K.T NA ln q ni

(8)

Onde, ni é a concentração intrínseca do silício=1.45x1010 cm-3. Na região de depleção não existem carga móveis no material semicondutor tipo P e a carga concentrada na porta do transistor é dada pela equação-9. (9) Q´b = q.NA.Xd = 2.εsi.q.NA . φS − φF ⇒ Acumulação ⇒ (φS=φF) ⇒ Q´b=0 Na condição de tensão de limiar, Vg=Vt, temos φS=-φF. Nesta situação a carga de depleção é dada por: Q´bo = 2.εsi.q.NA . − 2φF (10) Acima temos o substrato e fonte ligados para terra. Se a fonte tem um potencial maior que o substrato, temos uma diferença de potencial chamada de "Vsb". Neste caso a carga negativa na região de depleção é dada pela equação-11. (11) Q´bo = 2.εsi.q.NA . − 2φF + Vsb Exemplos - 1 Para fixar os conceitos expostos acima temos o seguinte exercício: Dados: •

Dopagem de substrato de 1015

atoms cm3

• Vgs = Vt e Vsb = 0 Pergunta: 1) Qual o potencial eletrostático na região do substrato ? R: φF = −

K.T NA 1015 = −26mV. ln = −290mV ln q ni 14.5 x10 9

2) Qual a largura da camada de depleção ? 10

Projetos de Circuitos Integrados R: Xd =

2

si

φ s − φF

q.N A

=

(

)

2 . (11,7 ). 8.85x10 -14 F/Cm . (2 . 0.29V ) = (0.866µm) C   15 Atoms   -19  .  . 10 1.6x10 atom    cm 3 

3) Qual a carga contida na região de depleção debaixo do porta do transistor na região de depleção R: Q´bo = q.NA.XD = 1.6x10−19 

aC C   15 Atoms   cm3  .(0.866µm) = 139 .10 . Atom   µm2 cm3   1012 m3 

Considere o circuito onde a tensão Vgs = Vt e de acordo com a figura-9. A tensão entre A e B será VBC :

Figura 9 Cálculo da tensão de Limiar.

Podemos verificar através da figura-9 que há uma capacitância de óxido C´ox cujo isolante é um óxido e a diferença de potencial é dada pela equação-12. VBC =

Q´b C´ox

(12)

O potencial de superfície necessário é dado pela equação-13. VB =

Q´b − 2φF C´ox

(13)

Cargas positivas existem na interface óxido-silício devido a imperfeições da superfície ou pelo uso de implantação de íons para ajustar a tensão de limiar dos MOS. Estas cargas positivas são chamadas de Q´ss com a unidade de coulombs/área. Assim, a equação-13 pode ser rescrita conforme equação-14. VB =

Q´b − Q´ss − 2φF C´ox

(14)

A tensão de limiar é o potencial entre o ponto D (bulk) e o ponto A (Material) conforme mostra a figura-8. A diferença de potencial entre o porta e bulk (substrato tipo P) pode ser determinada pela somatória de potenciais entre diferentes materiais do MOS conforme mostra a figura-10. Somando potenciais de contato entre bulk e porta poly n+ com uma concentração de ND,Poly temos a equação-15. 11

Projetos de Circuitos Integrados  K.T ND,Poli   K.T NA  ln ln φms = φG − φF =   + ni   q ni   q

(15)

Assim a tensão de limiar Vt será dado pelas equações (16-18). Q´b − Q´ss − 2φF − 2φms C´ox Q´bo − Q´ss Q´bo − Q´b = −φms − 2φF + − C´ox C´ox Q´bo − Q´ss 2.q.ε si .NA = −φms − 2φF + + C´ox C´ox

Vt =

(16) (17)

[ 2φ

F

+ Vsb − 2φF

]

(18)

Quando a fonte esta em curto em relação ao substrato Vsb=0. Vt NO = −φ ms − 2φ F +

Q´bo − Q´ss C´ox

(19)

O coeficiente do efeito de corpo ou fator de corpo é dado pela equação-20. γ=

2.q.ε si .NA C´ox

(20)

Figura 10 Determinação do potencial de contato entre poly e substrato.

A equação-18 agora pode ser rescrita como: Vt N = Vt NO + γ. 2φF + Vsb − 2φF

(21)

A tensão de Banda Plana é dada pela equação-22. VFB = −φms −

Q´ss C´ox

(22)

A tensão de limiar zero-bias pode ser escrita em termos da tensão de banda plana. VT NO = VFB − 2 φF +

Q´bo C´ox

(23) Exemplo - 2:

Dados: • •

NA= 1015

aF

µm 2 aF conforme parâmetros da Foundry MOSIS. C´ox = 800 µm 2

12

Projetos de Circuitos Integrados Pergunta: Estime o γ (GAMMA)

R:

γ=

col  −19  atom 2. 1.6 x10  

 15 atoms cm3   3 3   aF .(11.7 ). 8.85 .10 cm µm   µm      800

    

aF

1

= 0,228 V 2

µm 2

Exemplo - 3: Estime a tensão de limiar zero-bias do MOS do exemplo-1 Dados: •

Nível de dopagem do poly10 20

atoms cm 3

Pergunta: O que acontece com a tensão de limiar quando a uma contaminação de sódio causa uma impureza de 40

aC µm 2

na interface óxido-semicondutor ?

R: φms = φ F − φ G = −290mV − 26mV. ln

10 20 1.45 x10 9

= 879mV

− 2 φF = 580mV Q´bo = C´ox

aC µm2 = 173mV aF 800 µm2

139

Q´ss = 50mV C´ox

A tensão de limiar da equação-19 sem a contaminação é de -126mV, com a contaminação do sódio a tensão de limiar é de -176mV. Para compensar ou ajustar a tensão de limiar pode ser implantado íons p+. Este íons efetivamente aumentam o valor da tensão de limiar C´c

por C´ox , onde Q ´c é a densidade de carga pela unidade de área devido a implantação. Se NI é a dose de implantação iônica em atoms/Unidade de área. Assim, podemos escrever a seguinte equação: Q´c = q.NI

e a tensão de limiar será: Vt NO

(24)

Q´bo − Q´ss + Q´c = −φms − 2φF + Cóx

(25)

2.1.3 Características I x V do MOS Após familiarização com os parâmetros de capacitância e tensão de limiar do transistor MOS. Agora verificaremos as funções características de operação do transistor em função da corrente e tensão do transistor nas regiões de Corte, Triodo e Saturação conforme mostra a figura-11

13

Projetos de Circuitos Integrados

Figura 11 Gráfico das regiões de operação do MOS

Região de Corte Na região de corte do transistor nMOS com uma tensão de porta Vgs=0 a corrente entre dreno e fonte será = "0" ( na verdade ela pode ser da ordem de pA ou nA. Região de Triodo Quando Vgs>Vt forma um canal invertido em baixo da porta do transistor e com uma tensão Vds > 0, temos um fluxo de corrente entre fonte e dreno conforme mostra a figura-12. Inicialmente as cargas são armazenadas sobre a capacitância de óxido C´ox. O potencial entre o eletrodo de porta e o canal é Vgs-V(y), a carga da camada de inversão será dada pela equação-26. Q´ch = C´ox.[Vgs − V( y )]

(26)

Figura 12 Comportamento do MOS na região de triodo.

Como Q´b está presente na camada de depleção do MOS devido a tensão Vt conforme mostra a equação-27. Q´b = C´ox.Vt N (27) A carga total útil no canal para a condução de corrente entre fonte e dreno é dado pela diferença entre a equação 26 e 27 conforme mostra a equação-28. Q I ´( y ) = C´ox.(Vgs − V (y ) − Vt N ) (28)

14

Projetos de Circuitos Integrados A variação da resistência de canal em função do comprimento dy e da largura W e dado pela equação -29. dR =

dy 1 . µn.Q´l(y ) W

(29)

Onde, µn é a média da mobilidade de elétrons através do canal com a unidade de cm2/V.sec. A queda de tensão na resistência variável é dada pela equação-31. dV( y ) = ID .

Id .dy W.µ n .Q´ l (y )

(30)

Substituindo a equação-28 em 30 temos: Id.dy = W.µn.C´ox(Vgs − V (y ) − Vt N ).dV (y )

(31) Deste modo, teremos a Transcondutância do transistor nMOS conforme mostra a equação-32. KpN = µn.C´ox = µn

ε OX Tox

(32)

O transistor pMOS será representado pela equação-33. KpP = µp.C´ox = µp

ε OX Tox

(33)

A corrente do Id será obtida pela integração do lado esquerdo da equação-31. Os limites de integração da equação-34 são em função do comprimento de canal (0 a L) e da tensão entre dreno e fonte conforme mostra a equação-34. L

Vds

0

0

Id∫ dy = W .KP. ∫ (Vgs − V (y ) − Vt N ).dV (y )

(34)

ou Id = KPN.

Vds 2  W (Vgs − Vt N ).Vds −  2  L 

(35)

Entretanto, descreveremos a equação-35 em função do parâmetro da transcondutância conforme mostra a equação-36. β = KPN.

W L

(36)

ou  Vds 2  Id = β(Vgs − Vt N ).Vds −  2  

(37)

A equação-38 descreve a corrente id para o transistor pMOS. Id = KPP .

Vds 2  W (Vgs − Vt N ).Vds −  2  L 

(38)

Região de Saturação Quando o transistor MOS opera em pinched-off temos Vds≥Vgs-Vt e Vgs>Vt logo estará na região de saturação. Substituindo Vds,sat dentro da equação-35 temos a equação-39. Id =

[

]

KPN W (Vgs − VtN )2 = β (Vgs − VtN ) . 2 2 L

(39)

Desprezando a difusão lateral de fonte e dreno, podemos considerar como comprimento de canal, a diferença entre L e o comprimento da região de depleção junto ao dreno, como mostra a figura-13 L elc = L draw − XDl (40)

15

Projetos de Circuitos Integrados Substituindo a equação-40 em 39 temos a representação da corrente de dreno na equação-41. Id =

KPN W (Vgs − VtN )2 . 2 L elec

(41)

Figura 13 Comportamento do MOS na região de saturação.

Qualitativamente reduzindo o valor Lelec e aumentando a corrente ID que a largura da camada de depleção aumenta com o incremento da tensão Vds. Este efeito é chamado de channel lenght modulation. Para determinar a alteração da corrente de saída entre dreno e fonte devemos derivar a equação-41 em função da tensão Vds conforme mostra a equação-42.  ∂Id KPN W (Vgs − VtN )2 . dL elec = Id. 1 . dX dl  . = ∂Vds dVds 2 L2 elec  L elec dVds 

(42)

ou seja, λ=

1 dX dl . L elec dVds

(43)

O λ é o parâmetro do comprimento da modulação de canal: é maior que 0.1 para dispositivos de canal curto e para dispositivos de canal longo é maior que 0.01. Podemos rescrever a equação-43 dentro da equação 41 e temos como resultado a equação-44. Id =

KPN W 2 . (Vgs − Vt N ) .[1 + λ C (Vds − Vds, sat )] 2 L

(44)

2.2 Modelamento do MOS no simulador SPICE nível 1 Através dos cálculos na seção 6 podemos montar um arquivo de parâmetros de modelos para o simular elétrico AIMSPICE. Nível 1 Parâmetros do modelo para VtN; Os seguintes parâmetros são relatados para calcular o VtN no SPICE. 16

Projetos de Circuitos Integrados Símbolo VtNO γ 2φF NA Q'ss/q

Nome VTO GAMMA PHI NSUB NSS TPG

Descrição Zero-bias threshold voltage Body-effect parameter Surface to bulk potential Substrate doping Surface state density Type of gate material

Default 1.0 0 0.65 0 0 1

Típico 0.8 0.4 0.58 1E15 1E10 1

Unidade Volts V1/2 V cm-3 cm-2 -

Os seguintes parâmetros são relatados para calcular o VtN no SPICE. Símbolo KP Tox λ LD µn,p

Nome KP TOX PHI NSUB UO

Descrição Transcondutance parameter Gate-oxide thickness Channel-lenght modulation Lateral diffusion Surface mobility

Default 20E-6 1E-7 0 0 600

Típico 50E-6 40E-9 0.01 2.5E-7 580

Unidade Volts m V-1 m 2 cm /Vs

Modelos do SPICE para fonte e dreno implantados. Símbolo RD RS RSH CGBO CGDO CGSO PB , PBSW MJ , MJSW CJ CJSW IS JS FC

Descrição Drain contact resistance Source contact resistance Source/Drain sheet resistance Gate-bulk overlap capacitance Gate-drain overlap capacitance Gate-source overlap capacitance Bottom, sidewall built-in potential Bottom, sidewall grading coefficient Bottom zero-bias depletion capacitance Sidewall zero-bias depletion capacitance Bulk-junction saturation current density Bulk-junction saturation current density Bulk-junction foward bias coefficient

Modelos mais completos e mais precisos são: Nível 2 e 3. BSIM 1,2 e 3.

17

Default 0 0 0 0 0 0 0.8 0.5 0 0 1E-14 0 0.5

Típico 40 40 50 4E-10 4E-10 4E-10 0.8 0.5 3E-4 2.5E-10 1E-14 1E-8 0.5

Unidade Ω Ω Ω/sq. F/m F/m F/m V F/m2 F/m A A/m2 -

Circuito Inversor e Portas Lógicas

Projetos de Circuitos Integrados 3 Circuito Inversor no processo nMOS Circuitos inversores são utilizados principalmente em circuitos digitais e sua função é inverter o sinal de saída em relação ao sinal de entrada. Inversores que fazem uso da tecnologia MOS (Metal Oxide Silicon) podem ser projetados em diversos processos como mostra a tabela-2. Tabela 2 Diversas implementações com transistores MOS.

Processo

Carga Depleção

pMOS Enriquecimento Depleção nMOS Enriquecimento CMOS Neste trabalho, mostraremos circuitos inversores em dois processos um no processo CMOS e outro no processo nMOS com carga em Enriquecimento.

3.1 Circuito Inversor nMOS como carga integrada O inversor nMOS usa invariavelmente um dispositivo MOS funcionando como resistência de carga. O tamanho reduzido do MOS é motivo básico de seu uso como tal. Enquanto um MOS de carga de 100KΩ ocupa aproximadamente 6.66 ou seja, 25 x 25 µm2 , uma resistência do mesmo valor exigiria 7,5µm x 7,5 mm. Outra vantagem importante do uso do MOS como dispositivo de carga resulta quando se controla sua porta, o qual permite que o dispositivo de carga conduza apenas em determinados intervalos. É o caso de circuitos de lógica dinâmica, que apresentam reduzidos níveis de potência. Como vimos, um inversor é constituído por um transistor de comando QD, e por um inversor de carga QL . Em princípio, podemos Ter diferentes combinações na constituição dos inversores levando em conta o tipo de dispositivo (Depleção ou Enriquecimento) polaridade do canal ( N ou P) e região de operação ( Triodo ou Saturação). Os inversores com MOS utilizam sempre transistores de comando operando em modo de enriquecimento. Desta forma as tensões de polarização de dreno e porta são de mesma polaridade , o que oferece compatibilidade circuital para estágios de acoplamento direto . Particularizando para canal N, podemos fazer uma lista de combinações obtendo a tabela-3. Tabela 3 Inversores com diferentes cargas.

Comando QD Carga QL nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Saturação) nMOS, enriquecimento(Triodo) nMOS, depleção (Saturação)

Designação NELT NELS NDLS

Projetos de Circuitos Integrados 3.2 Tipos de carga: Carga saturada A figura-14 mostra este tipo de inversor. Pode-se notar que a porta do transistor de carga está ligada ao dreno; desta forma Vgs=Vds e por seguinte Vds > V´ds (Tensão de saturação). Assim, o transistor de carga operará na região de saturação.

Figura 14 Inversor básico nMOS.

Carga não saturada Se a porta do nMOS de carga se liga a uma fonte de alimentação Vgg de um valor tal que Vds < V´ds o transistor trabalhará na região triodo. A condição para conseguir isto é : Vgg-Vt>Vdd (45) Esta condição é fácil de se verificar; de acordo com a figura - 14 se tem: Vds=Vgs-(Vgg-Vdd) Se impormos a condição que: Vds 0. O nMOS de carga. O nMOS de carga para permitir esta passagem de corrente deve ter Vgs>Vgi (Vbs); como é difícil de prever esta corrente alguns autores aproximam Vgs ao valor Vt (Vbs). Desta forma, a tensão de saída, Vo, de nível lógico "1" será:

20

Projetos de Circuitos Integrados Vo≈Vdd-Vt (Vbs)

(46)

onde, Vt (Vbs) é a tensão de limiar dependente da tensão substrato-fonte, Vbs. Com o substrato polarizado. Vbs=Vbg (tensão de substrato)-Vo

(47)

b) Carga não saturada - Quando a expressão (Vgg-Vt(Vbs)>Vdd é obedecida, o nMOS está operando na região de triodo. Pode-se desenhar as curvas Vgg-Vdd=Vgs-Vds sobre as características de dreno do nMOS de carga, para mostrar que quando Vgg-Vdd > Vt(Vbs), o transistor de carga somente apresenta corrente quando Vds>0. Desta forma concluímos que a tensão nível lógico "1" será: Vo ≈Vdd (48) A figura-15 mostra as curvas experimentais de transferência para dois tipos de carga.

Figura 15 Curva de transferência dos inversores.

Nível lógico "0" (Inferior) O inversor está no estado de condução quando a sua entrada está no nível lógico superior. O transistor de comando conduz e, como tem maior β que o nMOS de carga , é capaz de levar a tensão de saída a um valor pequeno. Propomos nos agora a calcular este valor. Carga saturada - Para o cálculo do nível lógico inferior que VtD -=VtL posto que (Vbs)L=Vbg-Vo e como Vo→0, resulta que (Vbs)L=(Vbs)D. Como nível lógico superior , Vdd-VtL deve excitar adequadamente o estágio seguinte, assumiremos que Vin = Vdd-Vt. Posto que Vo deve tender a zero Volts, usaremos as seguintes expressões: Para QD, Id = β D .(Vgs − Vt ).Vds

(49)

βD .(Vgs − Vt ).Vds 2

(50)

Para QL, Id =

21

Projetos de Circuitos Integrados Assim: β D .(Vdd − 2.Vt ).Vo =

βD 2 .(Vdd − Vo − Vt ) 2

Desprezando Vo2,

.(Vdd − Vt ) 2.[(Vdd − 2.Vt )( . βR + 1) + Vt ] 2

Vo =

(51)

onde βR =

.β R βL

W    L D = W    L L

(52)

b) Carga não saturada - Levando se em conta as aproximações anteriores e com Vin=Vdd resulta, 1  2 β D .(Vdd − Vt ).Vo = β L (Vgg − Vo − Vt )( . Vdd − Vo ) − (Vdd − Vo )  2  

(53)

Desprezando Vo2,

(Vgg − Vt ).Vdd − 1 Vdd 2 2 Vo = (Vdd − Vt )(. β R + 1) + Vgg − Vdd

(54)

4 Circuito Inversor processo CMOS O circuito inversor é formado de dois tipos de transistores MOS um tipo N e outro tipo P no processo CMOS conforme mostra a figura-16. Um modo ideal para explicar o funcionamento do inversor é através de chaves. Ou seja, quando a chave está fechada o transistor esta conduzindo e quando a chave esta aberta o transistor está cortado.

A

B

C

Figura 16 Circuito Inversor.

Considere uma tensão de entrada Vin igual a =0V na entrada do inversor. Isto faz com que o transistor pMOS entre em estado de condução e consequentemente a chave ch esta fechada. No transistor nMOS temos uma situação contrária, ou seja, ele está cortado e consequentemente a chave ch está aberta conforme mostra a figura-16 B. Assim, a tensão de saída Vout é igual a Vdd. Considere agora uma tensão de entrada no 22

Projetos de Circuitos Integrados inversor Vin = Vdd(5v, normalmente) conforme mostra a figura-16 C, teremos uma situação contrária, ou seja, o transistor pMOS está cortado e o transistor nMOS está conduzindo. Assim, a tensão de saída Vout do inversor é aterrada. Deste modo, teremos na saída do inversor uma tensão inversa da entrada. Aprendemos anteriormente que o transistor MOS trabalha nas regiões de Corte, Saturação e Triodo e que o inversor tem uma tensão de entrada Vin e tensão de saída Vout. Logo podemos levantar a sua curva de transferência Vin X Vout conforme mostra a figura-17.

Figura 17 Curva de transferência do Circuito Inversor .

Esta curva é composta de 5 regiões de operações que são chamadas de A,B,C,D e F. Na região (A) temos o transistor pMOS conduzindo na condição de Triodo e o transistor nMOS cortado, pois a tensão de entrada está abaixo da tensão de limiar (Vt) conforme mostra a figura-17. Na região (B) temos a transistor pMOS em Triodo e o transistor nMOS na Saturação. Na região (C) temos ambos transistores em Saturação. Na região (D) o transistor pMOS está saturado e o transistor n MOS está em Triodo e na região (E) o transistor pMOS está cortado e o nMOS está em Triodo. Após o estabelecimento das condições de operação do inversor podemos formular as equações dos transistor "p" e "n" MOS para a região de saturação e triodo temos as seguintes equações: Para a condição de Triodo do transistor nMOS temos: IDN = KN. 2.(Vin − Vt N ).Vout − Vout 2 para Vout ≤ Vin − Vt N

[

]

(45)

 Onde: KN = µ N .Cox

W   L 

1 2

Para a condição de Saturação temos: IDN = K N.(Vin − Vt N )

2

para

Vout ≥ Vin − Vt N

(46)

Vout ≥ Vin + Vt P

(47)

Para a condição de Triodo do transistor pMOS temos:

[

IDP = K P . 2.(Vdd − Vin − Vt P ). (Vdd − Vout ) − (Vdd − Vout )

2

 Onde: KP = µ P .Cox 1 2

W   L 

Para a condição de Saturação temos:

23

]

Projetos de Circuitos Integrados IDP = K P .(Vdd − Vin − Vt P )

2

Vout ≤ Vin − Vt P

(48)

Na região C temos o chamado ponto de chaveamento do inversor (Inverter Switching Point) onde a tensão de saída é igual tensão de entrada (vdd/2=Vsp) e ambos transistores estão na saturação. Considerando, K N,P

W µ N .Cox   L  β N,P temos a seguinte equação-49: = = 2 2

βN (Vsp − Vt N )2 = β P (Vdd − Vsp − Vt N )2 2 2

(49)

Resolvendo temos: Vsp =

βN .Vt N + (Vdd − Vt P ) βP

(50)

βN 1+ βP

4.1 Fluxo de Corrente x Dissipação de Potência para o processo CMOS Conforme mostrado anteriormente o inversor CMOS apresenta dois transistores em série chaveados ao mesmo tempo. A figura-18 mostra que a máxima corrente no inversor ocorre quando a tensão de entrada é igual a vdd/2 este aumento de corrente influência na dissipação de potência do circuito.

Figura 18 Curva de potência do inversor MOS.

4.2 Operação Dinâmica do Inversor Quando projetamos um circuito inversor dentro do circuito integrado temos que levar em consideração a capacitância de saída conforme mostra a figura-19. Esta capacitância pode ser de metal-1 para substrato. Geralmente a capacitância de saída do inversor é da ordem de 10-15 F. Mas dependendo da freqüência de operação, corrente de carga do inversor e quantidade de interligações com outros circuitos esta capacitância pode ser significativa. Em função deste problemas apresentados, o sinal na saída do inversor pode sofrer distorções fazendo com que o circuito seguinte não interprete 24

Projetos de Circuitos Integrados corretamente o sinal. Para isso, necessitamos calcular o tempo de carga e o tempo de descarga do sinal. Na figura-19 temos um circuito inversor com uma capacitância ligada na saída Vout. Assim, podemos verificar o tempo de carga e descarga em função dos transistores pMOS e nMOS. O transistor pMOS tem a função de carregar o capacitor e o transistor nMOS tem a função de descarregar o capacitor na sadia do inversor. Logo, podemos concluir que o tempo de fase de descarga TPHL é diferente do tempo fase de carga TPLH . Isto deve se à diferença de mobilidade das cargas nos transistores, ou seja, a mobilidade no transistor nMOS e maior que a do transistor pMOS. Figura 19 Circuito Inversor com carga capacitiva na saída.

Na figura-20 temos representado a descarga do capacitor através do transistor nMOS, onde a tensão Vgs do transistor nMOS é igual a Vdd, conseqüente a corrente será máxima. O tempo de fase do nível alto para baixo TFHL (Tempo de Atraso) pode ser descrito matematicamente de acordo com a equação-51.

Figura 20 Trajetória do pontos de descarga do capacitor.

25

Projetos de Circuitos Integrados TFHL1 =

C.[Vdd − (Vdd − Vt )] K N (Vdd − Vt )

2

=

C.Vt K N (Vdd − Vt )

2

= Tempo de A → B

(51)

No ponto B da figura-19 o transistor está operando na região de triodo de acordo com a equação (45). E o tempo de descarga do capacitor pode descrito com a equação-52. IDN.dt = −C.dVout

(52)

Substituindo a equação 45 em 52 temos: 1 KN . .dt = − 2(Vdd − Vt ) C

dVout 1 Vout 2 − Vout 2(Vdd − Vt )

(53)

Para encontrar o tempo atraso de Vdd-Vt até Vdd/2 devemos integrar ambos os lados da equação-53. Denotando a componente de atraso de TFHF2 temos: Vout =

Vdd

2 1 KN .TFHL2 = − ∫ 2(Vdd − Vt ) Vout = Vdd − Vt C

1 dVout 1 Vout 2 − Vout 2(Vdd − Vt )

(54)

Usando o fato que: ∫

1  = ln1 −  ax   ax − x dx

(55)

2

Resolvendo a equação-54 temos: TPHL 2 = −

C 1  3Vdd − 4 Vt  ln  2.K N .(Vdd − Vt ) 2  Vdd 

(56)

O componente da equação-51 e 56 podem ser somados para obter a equação-57. TPHL 2 = −

 Vt 1  3Vdd − 4 Vt  C + ln .  Vdd K N .(Vdd − Vt )  Vdd − Vt 2  

(56)

Fazendo, Vt ≈ 0.2 Vdd temos: TPHL =

0.8.C K N .Vdd

(57)

Para calcular TPLH devemos utilizar um processo semelhante a partir da equação-56 e no lugar de KN devemos colocar KP.

5 Portas Lógicas Nesta etapa faremos estudo de portas lógicas NAND e NOR utilizando o processo CMOS. Para entender melhor o funcionamento, primeiramente devemos fazer as seguintes considerações para os transistores:

26

Projetos de Circuitos Integrados •

Transistor nMOS - Quando aplicado uma tensão 5V na porta, o transistor conduz e quando aplicado 0V, o transistor corta.

•

Transistor pMOS - Quando aplicado uma tensão 5V na porta, o transistor corta e quando aplicado 0V, o transistor conduz.

Devemos fazer outra consideração, com relação aos níveis lógicos "0" e "1" onde a nível "1" entende-se como 5V e para nível "0" entende-se como 0V.

5.1 Porta NAND Na figura-21 temos uma porta NAND com duas entradas denominadas de "A" e "B", saída "S" e uma fonte de alimentação de 5V. Com N entradas temos 2N condições, onde N é o número de entradas. Conforme tabela-4, para 2 entradas temos 4 condições. Tabela 4 Tabela verdade da porta NAND.

Condição 1 2 3 4

A 0 0 1 1

B 0 1 0 1

S 1 1 1 0

Na primeira condição da tabela verdade temos as entradas "A" e "B" com nível lógico "0", logo os transistores pMOS estarão no estado de condução e os transistores nMOS estarão cortados e consequentemente a saída "S" estará em Vdd=5V⇒ nível lógico "1".

Figura 21 Porta lógica NAND.

Na segunda condição da tabela verdade temos as entradas A com nível lógico "0" e a entrada B com nível lógico "1", logo um transistores pMOS esta no estado de condução e o outro em estado de corte. Para os transistores nMOS teremos a mesma situação um conduzindo e o outro cortado. Como os transistores nMOS estão em série e um dos transistor esta cortado então teremos na saída a tensão Vdd=5V⇒ nível lógico "1". Na terceira condição teremos uma situação semelhante, mas usando outros transistores. Na Quarta condição as entradas "A" e "B" estão em nível lógico "1". Desta forma os transistores pMOS estão cortados e os transistores nMOS estão conduzindo. Deste modo teremos na saída "S" uma tensão de 0V nível lógico "0". Considerando a) UN = 2.µ P b) N 27

Projetos de Circuitos Integrados transistores em série apresentam uma impedância equivalente "N" vezes maior, c) desejamos uma impedância equivalente para a carga (Transistores pMOS) do nó de saída, a relação entre as dimensões dos transistores deve seguir a relação: N W W   = .   L N 2  L P

(58)

5.2 Porta NOR Na figura-22 temos uma porta NOR com duas entradas onde os transistores funcionam de forma semelhante ao da porta NAND, mas a sua arquitetura é diferente em relação a porta NAND. Na porta NAND temos dois transistores pMOS ligados em paralelo e dois nMOS ligados em série, e na porta NOR temos uma situação contrária, ou seja temos dois transistores pMOS ligados em série e dois nMOS ligados em paralelo. Deste modo, podemos dizer que os transistores T1 e T3 nMOS da porta NOR trabalham em Pull-Down e os transistores T2 e T4 trabalham em Pull-Up.

Figura 22 Porta lógica NOR.

Analogamente ao caso da porta NAND devemos seguir a seguinte relação para transistores de porta NOR: conforme mostra a equação-57. W W   = 2.N.  L  L N  P

(57)

28

Projetos de Circuitos Integrados

Simulações Elétricas com o AIMSPICE

Projetos de Circuitos Integrados 6 AIMSPICE - TEORIA

30

Projetos de Circuitos Integrados 6.1 Análise DC do (Ponto de Operação)

31

Projetos de Circuitos Integrados 6.2 Análise DC (Curva de Transferência)

32

Projetos de Circuitos Integrados 6.3 Análise DC (Varredura da Temperatura)

33

Projetos de Circuitos Integrados 6.4 Análise de Transiente

34

Projetos de Circuitos Integrados

35

Projetos de Circuitos Integrados

36

Projetos de Circuitos Integrados 6.5 Análise da função de Transferência do Inversor

37

Projetos de Circuitos Integrados 6.6 Análise de Ruído

38

Projetos de Circuitos Integrados 6.7 Processador Gráfico AIM POST PROCESSOR

39

Projetos de Circuitos Integrados 7 AIMSPICE - PRÁTICA 7.1 Experiência -1 Transistor nMOS Objetivo: Verificar o comportamento do transistor nMOS através de simulações com o AIMSPICE. Procedimento: Montar o circuito da figura-23 com os seguintes dados: W= , L=

Figura 23 Transistor nMOS.

Faça as etapas abaixo: 1) V1= 0v, V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre VDS. 2) V1=5v,V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre VDS. 3) Utilizando a fonte PWL do AIMSPICE. Faça uma fonte V1 de (0-5)V e meça com passos de 0.5v e anote na tabela-5 abaixo. Tabela 5

V1 Ids Vds

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

4) Determine a tensão de limiar do transistor nMOS. 5) Utilizando a fonte de tensão PULSE do AIMSPICE determine a máxima freqüência de operação do transistor nMOS.

40

Projetos de Circuitos Integrados 7.2 Experiência - 2 Transistor pMOS Objetivo: Verificar o comportamento do transistor pMOS através de simulações com o AIMSPICE. Procedimento: Montar o circuito da figura-24 com os seguintes dados: W=10µm, L=10µm, VDD=5V.

Figura 24 Transistor pMOS.

Faça as etapas abaixo: 1) V1= 0v, V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre VDS. 2) V1=5v,V2=5v - Meça a corrente de dreno através do amperímetro (A) e Tensão entre VDS. 3) Utilizando a fonte PWL do AIMSPICE. Faça uma fonte V1 de (0-5)V com passos de 0.5v e anote na tabela-6 abaixo. Tabela 6 V1 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 Ids Vds 4) Determine a tensão de limiar do transistor pMOS. 5) Utilizando a fonte de tensão PULSE do AIMSPICE determine a máxima freqüência de operação do transistor pMOS.

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Projetos de Circuitos Integrados 7.3 Experiência - 3 Circuito Inversor pMOS Objetivo: Verificar o comportamento de um inversor pMOS através de simulações com o AIMSPICE. Procedimento: Montar o circuito da figura-25 com os seguintes dados: W1=10µm, L1=10µm, W 2=10µm, L2=10µm, VDD=5V.

Figura 25 Circuito Inversor com transistor pMOS.

Faça as etapas abaixo: 1) Para uma tensão vg1 constante coloque uma tensão vg2 utilizando a fonte de tensão PWL (0v a 5v) do AIMSPICE com passos de 0.5v. Meça a tensão de saída Vs e a corrente Ids e anote na tabela 7. Tabela 7

Vgs1

Vgs2 (0 - 5)V Ids Vs

0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 2) Deixando a tensão Vgs1 em 1V, 2,5V e 5V coloque uma fonte de tensão de (0 - 5)V PWL do AIMSPICE na entrada vgs2. E trace a curva vgs2 X Vs.

42

Projetos de Circuitos Integrados 7.4 Experiência -4 Circuito Inversor pMOS com capacitância na saída. Objetivo: Verificar o tempo de subida do sinal de saída do transistor com diferentes capacitâncias através de simulações com o AIMSPICE. Procedimento: Montar o circuito da figura-1 com os seguintes dados: W1=10µm, L1=10µm, W 2=10µm, L2=10µm, VDD=5V.

Figura 26Circuito Inversor com transistor pMOS.

Faça a etapa abaixo: 1) Para uma tensão vg1 constante de 2.5V aplique uma freqüência conforme mostra a tabela-4. Anote o tempo de subida (TR) e o tempo de descida da tensão (TF) de saída Vs pulso de saída. Tabela 8

Freqüência Capacitância 100pF 500pF 1nF 10nF 100nF 200nF 500nF 1uF

100KHz TR TF

500KHz TR TF

1MHz TR TF

10MHz TR TF

100MHz TR TF

1GHz TR TF

2) Faça comentários sobre o tempo de subida e de descida do pulso de entrada em relação ao pulso de saída.

43

Projetos de Circuitos Integrados 7.5 Experiência -5 Circuito VCO (Voltage Control Oscillator) com transistores pMOS Objetivo: Verificar a variação da freqüência de oscilação do circuito VCO em função da tensão Vg do oscilador. Procedimento: Montar o circuito VCO com 5 inversores em série as dimensões dos inversores são W=10µm, L=10µm conforme mostra a figura-5.

Figura 27 Circuito VCO com transistor pMOS.

Faça a etapa abaixo: 1) Varie a tensão vg1 com passos de 0.5V de 0V até 5V e meça a freqüência de oscilação para cada tensão vg na tabela-5. Tabela 9

Vg Freqüência

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

2) Aumente o W do circuito inversor três vezes e execute os passos da etapa 1 e calcule a freqüência de oscilação na tabela-6. Tabela 10

Vg Freqüência

0

0.5

1

1.5

3) Comente sobre a variação de freqüência.

44

2

2.5

3

3.5

4

4.5

5

Projetos de Circuitos Integrados 7.6 Experiência -6 Circuito Flip-Flop RS com transistores pMOS. Objetivo: Comprovar os valores dos resultados simulados com os valores dos resultados medidos do circuito Flip-Flop RS Didático. Procedimento: Montar o circuito Flip-Flop conforme mostra a figura-6 no AIMSPICE.

Figura 28 Circuito VCO com transistor pMOS.

Faça as etapas abaixo: 1. Meça a máxima freqüência de operação do circuito Flip-Flop. 2. Compare com os valores medidos com os simulados. 3. Qual a máxima freqüência de operação do Flip-Flop RS.

45

Editor de Layout de Circuito Integrado

Projetos de Circuitos Integrados 8 Editor de Layout MICROWIND

Projetos de Circuitos Integrados 8.1 Simulador Elétrico do MICROWIND

48

Projetos de Circuitos Integrados 8.2 Projeto de um circuito Inversor no processo CMOS

49

Projetos de Circuitos Integrados 8.3 Visualização 3D do Inversor

50

Projetos de Circuitos Integrados 9 Referências Bibliográficas CMOS Circuit Design, Layout, and Simulation R. Jacob Baker, Harry W. Li and David E. Boyce IEEE Press Series on Microeletcnics Systems Microelectronic Circuits Adel S. Sedra and Kannett C. Smith Saunders College Publishing Automatic Integrated Circuit Modeling Spice (AIM-Spice) is based on Berkeley Spice version 3.E1, the popular analog circuit simulator developed at the University of California, at Berkeley. http:// www.aimspice.com. Edgar Charry Rodrigues - Desenvolvimento e aplicações de uma tecnologia MOS canal N de porta metálica. Tese de Doutorado - 1974.

51

Descrição do Processo MOS do CCS/UNICAMP José Alexandre Diniz O processo MOS consiste basicamente das etapas que estão apresentadas na Figura 1. Nos itens posteriores deste capítulo, as etapas são descritas e explicadas detalhadamente. 1. Lâminas de silício do tipo n, (100), com resistividade entre 4 e 6 ohm .cm. Lâminas para dispositivos mais uma lâmina teste.

6. Remoção do fotorresiste

11. Fotogravação de contatos, etch do óxido e remoção do fotorresiste, finalizando com a limpeza RCA

Medidas de resistividade (4 pontas) e espessura.

7. Implantação Iônica 2. Limpeza padrão RCA completa.

a) 11B+, E = 50 keV, 5 x 1015 cm-2

12. Evaporação de alumínio

3. Oxidação úmida, SiO2, Xox = 0,7 micron.

b) 31P+, E = 50 keV, 5 x 1015 cm-2, nas costas da lâmina.

13. Fotogravação de interconexões e etch do alumínio , remoção do fotorresiste e sinterização de contatos

4. Aplicação do fotorresiste e exposição à luz ultravioleta

8. Recozimento e oxidação úmida

5. Etch do óxido em solução de HF/NH4F

9. Fotogravação de canal e contatos, etch do óxido e remoção do fotorresiste, finalizando com a limpeza RCA

Figura 1- Processo pMOS do CCS/UNICAMP para fabricação do chip teste

1. O Substrato de Silício O tipo de dopante, a orientação cristalina e a resistividade do substrato de Si, que será utilizado, são características importantes na fabricação e no desempenho dos dispositivos. O tipo de dopante, p ou n, determina os portadores majoritários, lacunas ou elétrons, respectivamente, presentes no substrato e qual processo MOS, pMOS ou nMOS, que será empregado. Em lâminas tipo n, executa-se o processo pMOS, enquanto em tipo p, o nMOS, pois o canal de modo enriquecimento ou depleção do transistor MOS é formado por portadores minoritários presentes no substrato. Dispositivos nMOS apresentam mobilidade maior que os pMOS, pois a mobilidade de elétrons é cerca de três vezes maior que a de lacunas. O tipo de dopante pode ser determinado por um sistema de ponta-quente ou pela visualização do formato do substrato, como indicado na Figura 2.

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N

N

180o

P

P

90o Figura 2 - Tipos de dopantes e as orientações Cristalográficas de Substratos de Si, vistos de cima. A Figura 2 mostra que a orientação cristalográfica e o tipo de semicondutor podem ser obtidos por inspeção visual do formato da lâmina. Normalmente, para o Si utilizam-se duas possibilidade de crescimento ou orientação direcional ou . O tipo n ou p de semicondutor pode ser identificado pela presença e pelo posicionamento dos chanfros laterais. A orientação cristalográfica pode influir principalmente na taxa de oxidação do substrato e na densidade de defeitos no óxido de Si crescido sobre a lâmina, que originam centros de armadilhamento de cargas no isolante. Estas cargas podem responder de forma indesejável ao campo elétrico aplicado ao dispositivo, reduzindo seu desempenho. Óxidos crescidos sobre lâminas com orientação apresentam menos defeitos que os crescidos sobre substratos com orientação . Para fabricação do Chip teste do CCS são utilizadas lâminas tipo n, para executar o processo pMOS, e com orientação , o que resulta em menos defeitos nos óxidos crescidos. A resistividade ρ indica qual a concentração de dopantes (portadores majoritários) do substrato de Si. É calculada pelas expressões (1) e (2), onde V/I é medido em um equipamento de quatro pontas, Rs é a resistência de folha e t é a espessura do substrato. Quanto maior a resistividade menor é a concentração de dopantes na lâmina. Normalmente, utilizam-se substratos com concentrações da 14 16 -3 ordem de 10 a 10 cm , resultando em correspondentes resistividades de 1 a 22 Ω.cm. Para fabricação do Chip teste do CCS, utilizam-se lâminas com valores de resistividade entre 4 e 6 Ω.cm, 15 -3 com concentração de portadores da ordem de 10 cm .

RS = 4,53

ρ = Rs * t

V I

(Resistência de folha)

(1)

(Resistividade)

(2)

2. Limpeza padrão RCA A limpeza das lâminas de silício, representadas em corte lateral na Figura 3, é fundamental num processo de microfabricação. Para garantir uma limpeza eficaz, com a menor quantidade possível de impurezas, segue-se um processo padrão RCA que consiste na seguinte seqüência de etapas, mergulhando-se as lâminas em soluções de: • H2SO4/H2O2 (4:1) em 80° C por 10 min: esta solução denominada "piranha", utiliza-se para remover principalmente quantidades de gordura presentes na superfície das lâminas de silício; • HF/H2O (1:10) em temperatura ambiente por 10s: nesta etapa de limpeza remove-se o óxido de Si (SiO2) nativo na superfície do silício. A reação química do processo é a seguinte: SiO2 + 4HF → SiF4 + H2O.;

2

Universidade Estadual de Campinas - UNICAMP Centro de Componentes Semicondutores - CCS • NH4OH/H2O2/H2O (1:1:5) em 80° C por 10 min: nesta etapa, removem-se a gordura e os metais do grupo IB e IIIB (Cu, Ag, Zn, Cd); • HCl/H2O2/H2O (1:1:5) em 80° C por 10 min: nesta etapa dissolvem-se os íons alcalinos e +3 +3 +3 hidróxidos de Fe , Al e Mg das superfícies dos substratos. Entre uma solução e outra, as lâminas são submetidas a um enxágüe com água DI (deionizada) 18 MΩ.cm por 3min. A secagem destas lâminas é feita com jato de nitrogênio. No item 2.3 é apresentado o procedimento inteiro de limpeza RCA.

Figura 3- Representação da lâmina de Si em corte lateral

2.1 – Material Utilizado. O material normalmente utilizado na limpeza de lâminas é listado abaixo: • 3 béquers de vidro pyrex • 1 béquer de polipropileno • 1 "hot plate" • 1 barqueta de quartzo • 1 pinça de aço inoxidável • 1 pinça de polipropileno • 1 litro de Ácido Sulfúrico (H2SO4) • 1 litro de Ácido Fluorídrico (HF) • 1 litro de Hidróxido de Amônia (NH 4OH) • 1 litro de Ácido Clorídrico (HCl) • 1 litro de Peróxido de Hidrogênio (H2O2) Toda água utilizada é deionizada de 18 MΩ.cm e todos os produtos químicos utilizados são de grau eletrônico. 2.2. Limpeza dos béquers, barquetas e pinças. Antes do início da limpeza das lâminas, verifica-se se os recipientes e materiais que serão manipulados estão limpos. Caso contrário, ocorre duas etapas de limpeza destes materiais: a de prélavagem e a de retirada de gordura. A etapa de pré-lavagem é a seguinte: os béquers, as barquetas e as pinças são lavados com detergente apropriado. Outra possibilidade é que aos invés da lavagem com detergente, os béquers e as barquetas, que formam basicamente a parte de vidraria, podem ser mergulhados em uma solução de água régia (HCl/HNO3 (3:1)) com posterior enxágüe em água DI (deionizada). Em seguida, executa-se a etapa de retirada da gordura dos materiais com o seguinte procedimento: •Fazer uma solução de H 2O + H2O2 + NH4OH na proporção de 7:2:1; •Enxaguar o béquer com água; •Verificar visualmente se o béquer está realmente limpo (as gotas de água devem escorrer das paredes do vidro).

2.3. Procedimento para limpeza das lâminas de Silício Em béquers separados prepare as soluções de: (I) H2SO4 + H2O2 na proporção de 4:1 (solução “piranha”); (II) HF + H2O na proporção de 1:10 (solução para remoção do óxido nativo); (III) NH4OH + H2O2 + H2O na proporção de 1:1:5 (solução para remoção de gordura e metais do grupo IB e IIIB (Cu, Ag, Zn, Cd)); (IV) HCl + H2O2 + H2O na proporção de 1:1:5 (solução para remoção de íons alcalinos e +3 +3 +3 hidróxidos de Fe , Al e Mg ); Com estas soluções deve-se obedecer o seguinte procedimento: • Aqueça as soluções à 80° C no "hot plate"; • Mergulhe a lâmina por 10 minutos na solução (I); • Enxágüe em água corrente por 3 minutos e deixe mais 3 minutos dentro do béquer com água;

3

Universidade Estadual de Campinas - UNICAMP Centro de Componentes Semicondutores - CCS • Mergulhe a lâmina por 30 segundos na solução (II); • Enxágüe em água corrente por 3 minutos e depois deixe as lâminas por mais 3 minutos dentro do béquer com água; • Mergulhe a lâmina por 10 minutos na solução (III); • Enxágüe novamente em água corrente por 3 minutos e depois deixe as lâminas por mais 3 minutos dentro do béquer com água; • Mergulhe a lâmina por 10 minutos na solução (IV); • Enxágüe novamente em água corrente por 3 minutos e depois deixe as lâminas por mais 3 minutos dentro do béquer com água; • Seque as lâminas com Nitrogênio (N2); • Coloque as lâminas na caixa para transportá-las; • Não exponha as lâminas limpas ao ambiente do laboratório. IMPORTANTE: Neutralizar todas soluções antes de descartar na pia. Utilizar avental e luvas durante qualquer manipulação de produtos químicos e de lâminas.

3.Oxidação Úmida de Campo para Isolação de Dispositivos

← Substrato de Si tipo-n Figura 4- Representação da lâmina de Si em corte lateral com óxido de campo crescido. A oxidação úmida é realizada colocando-se as lâminas de Si no forno térmico convencional em alta temperatura de 1000 ° C e em ambiente de H2O (vapor) e de O2. Esta etapa é executada para formação do óxido de Si de campo, que isola um dispositivo do outro na lâmina. A Figura 4 representa o óxido de Si crescido sobre o substrato de Si. Para isso, a espessura do óxido de campo deve ser maior que 0.5µm. Para controle do processo, clive uma lâmina teste em 4 partes denominadas T1, T2, T3 e T4. Coloque-as junto com as lâminas inteiras onde serão confeccionados os dispositivos. Com estas amostras teste pode-se fazer as medidas de espessura do óxido. O procedimento de oxidação úmida no CCS/UNICAMP é o seguinte: • Utilize o Forno de Penetração de Fósforo em temperatura de 1000 ° C; • Execute a entrada da barqueta de quartzo com as lâminas no forno em ambiente de N2, com fluxo de 1l/min, por um tempo maior que 3 min; • Deixe as lâminas neste ambiente de N 2 por 10 min; • Desligue a linha de N2 , ligue a linha de O2 , com fluxo de 1l/min, e deixe as lâminas neste ambiente por 10 min (oxidação seca); • Ligue o sistema de borbulhador O2/H2O, com aproximadamente 63 gotas de H2O/min, para manter as lâminas em ambiente úmido por 180 min (oxidação úmida); • Desligue o sistema de borbulhador O 2/H2O, ligue a linha de N2 , com fluxo de 1l/min, e deixe as lâminas neste ambiente por 10 min (recozimento do óxido crescido); • Execute a saída da barqueta de quartzo com as lâminas do forno em ambiente de N2, com fluxo de 1l/min, por um tempo maior que 3 min; Observações: A espessura esperada do óxido é da ordem de 0.8 µm.

4. Processo Fotolitográfico do Primeiro Nível de Máscara para Obtenção de Fonte/Dreno A fotolitografia é a etapa de processo exigida para gravar padrões de uma máscara para o substrato onde é fabricado o chip. A Figura 5 mostra basicamente o processo fotolitográfico. Utilizandose de um sistema de “spinner” em alta velocidade de rotação, maior que 3000 rpm, por centrifugação espalha-se sobre a camada do óxido uma resina foto-resistiva, que é um líquido orgânico polimérico,

4

Universidade Estadual de Campinas - UNICAMP Centro de Componentes Semicondutores - CCS denominado fotorresiste. Este resiste é colocado em uma estufa em temperatura de aproximadamente 100º C para secar. A Figura 5(a) mostra a representação do fotorresiste espalhado sobre o óxido de campo. Esta resina polimerizada não é solúvel em certos solventes, denominados reveladores. Executase a despolimerização por luz ultravioleta que passa através das aberturas da máscara que contém o padrão a ser transferido ao substrato, como representado na Figura 5(b). A parte opaca da máscara evita a exposição à luz ultravioleta das regiões do substrato que serão posteriormente processadas. Para remover a parte do resiste despolimerizada, utiliza-se o solvente revelador.

Óxido de Si Substrato (a)

Resiste Óxido de Si Substrato (b) Figura 5- Representação da lâmina de Si em corte lateral com óxido de campo crescido. Representa-se em (a) o fotorresiste espalhado sobre o óxido e em (b) a despolimerização do resiste pela exposição à luz ultravioleta para transferência de padrão da máscara para o óxido. Para o início da fotolitografia, estando a lâmina limpa e a umidade do ambiente abaixo de 50%, espalha-se sobre a amostra o promotor de aderência do resiste, denominado HMDS, em um spinner em alta velocidade de rotação de 7000 rpm por 40 segundos. Em seguida, uma camada de fotorresiste é aplicada sobre a lâmina com o HMDS espalhado. Para isso, deposita-se algumas gotas de fotorresiste (AZ 1350J) sobre a lâmina, espalha-se o fotorresiste através do spinner em alta velocidade de rotação de 7000 rpm por 40 segundos, coloca-se a lâmina na estufa para secagem e aderência do fotorresiste. Após a aderência do resiste, coloca-se a lâmina e a máscara em uma fotoalinhadora com fonte de luz ultravioleta. Na fotoalinhadora, alinha-se a máscara e a lâmina através do sistema óptico, e aciona-se a -2 exposição aos raios ultra-violeta (UV) do substrato com resiste, em uma potência de 9mW.cm durante 20 segundos, despolimerizando as regiões expostas. A revelação do resiste é executada através da imersão das lâminas em solução MF-312/H2O (1:1) por 60s. Para finalizar, coloca-se as lâminas na estufa em 90º C por 30 min para endurecimento do resiste não revelado.

5. Remoção do Óxido para Obtenção da Fonte/Dreno Resiste Óxido de Si Substrato Figura 6- Representação da lâmina de Si em corte lateral com óxido de campo removido nas áreas sem proteção do resiste.

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Universidade Estadual de Campinas - UNICAMP Centro de Componentes Semicondutores - CCS Como representado na Figura 6, a etapa de fotolitografia é utilizada para remover seletivamente o óxido de algumas regiões, que serão processadas posteriormente para a obtenção da fonte/dreno do transistor MOS. Executa-se a remoção do óxido mergulhando-se as lâminas em uma solução tampão ("Buffer") de HF e NH4F. Para controle da remoção do óxido coloca-se junto nesta solução as amostras teste T3 e T4 com óxido crescido sobre os substratos. Esta solução corrói o óxido de silício a uma taxa de 100nm/min e não reage nem com o resiste e nem com o substrato de Si. Verifica-se que o óxido está totalmente removido quando estas áreas nas lâminas sem resiste de proteção ou as amostras teste T3 e T4 apresentar-se totalmente secas quando retiradas da solução “Buffer”. Após a retirada do óxido, retira-se a camada protetora de fotorresiste com acetona. A Figura 7 mostra a lâmina sem a camada protetora de fotorresiste sobre o óxido e as áreas expostas do substrato.

Óxido de Si Substrato

Figura 7- Representação da lâmina de Si em corte lateral sem a camada protetora de fotorresiste sobre o óxido e as áreas expostas do substrato.

6. Implantação de Íons de Boro e de Fósforo para Obtenção da Fonte/Dreno e de Contato Ôhmico Metal-Semicondutor na Base do Substrato, Respectivamente.

Óxido de Si Substrato

(a)

Óxido de Si Substrato

(b) Figura 8- Representação da lâmina de Si em corte lateral com óxido de campo crescido protegendo as áreas do substrato que não devem ser implantadas. Representa-se em (a) a implantação de Boro para formação de fonte/dreno do transistor MOS e em (b) a implantação de Fósforo para obtenção de contato ôhmico metal-semicondutor na base do substrato. Utiliza-se a implantação de íons para dopagem do tipo n, com Fósforo, ou p, com Boro, em substratos de Si. A Figura 8 mostra em (a) a implantação de Boro para formação de fonte/dreno do tipo + p do transistor MOS e em (b) a implantação de Fósforo para obtenção de contato ôhmico metal+ substrato tipo n na base do substrato. O óxido de Si serve como camada protetora contra a implantação de íons (Figura 8) no substrato.

6

Universidade Estadual de Campinas - UNICAMP Centro de Componentes Semicondutores - CCS O processo de implantação iônica permite controlar os seguintes parâmetros: i) a energia fornecida (pelo campo elétrico) ao íons, que determina a profundidade média de penetração em uma determinada estrutura atômica; ii) a carga total implantada (dose), que é fornecida pela corrente do feixe; iii) a espécie química implantada, que é selecionada por um espectrômetro de massa; -8 iv) a contaminação mínima do substrato, que é estabelecida pelo alto vácuo (10 Torr) exigido nas câmaras de implantação e pela execução do processamento em temperatura ambiente (processo frio); v) a uniformidade lateral e a definição espacial da região implantada, que são monitoradas pelo sistema automático de varredura do feixe iônico sobre o alvo (sistema x-y com lentes eletrostáticas). Desta maneira, o processo forma camadas implantadas com controle preciso da uniformidade, da definição espacial, da contaminação e do perfil de distribuição dos íons que depende da dose implantada e da energia do feixe iônico. Uma vez que a seleção do íon é feita por um espectrômetro de massa, não é necessária a utilização de fontes de materiais de alta pureza, para a geração de íons. No processo pMOS do CCS, para implantação de íons de Boro e de Fósforo emprega-se as fontes de Nitreto de Boro (BN) e de Fluoreto de Fósforo (PF5), respectivamente. A implantação iônica é realizada em um implantador GA-4204 EATON. São implantados íons de Boro, para formação de regiões p+ nas áreas de fonte e dreno, e de Fósforo nas costas da lâmina, para obtenção de contato ôhmico metal+ substrato tipo n na base do substrato. Para controle as amostras T3 e T4 também são implantadas. Os parâmetros de implantação são: 11 + 15 -2 • íons B , com energia de 50 keV e com dose de 5 x 10 cm para as regiões p+ ; 31 + 15 -2 • íons P com energia de 50 keV e com dose de 5 x 10 cm , para as regiões n+ nas costas da lâmina. A lâmina é colocada no porta-substrato do implantador em ângulo de 7º com o feixe e girada sobre seu próprio eixo de 20º , para evitar a canalização de íons dentro do substrato semicondutor.

7. Recozimento para Ativação de Dopantes Implantados com Posterior Oxidação Úmida para Formação de Óxido na Região de Fonte/Dreno O recozimento pós-implantação para reconstrução das camadas implantadas e ativação dos + + dopantes nas regiões n e p (Figura 9). Realiza-se o recozimento em forno convencional, em ambiente 0 de N2, com temperatura de 1000 C e tempo de 20 min. A oxidação úmida posterior é realizada para a + formação de óxido na região p de Fonte/Dreno. Realiza-se a oxidação também em forno convencional, 0 em ambiente de O2, com temperatura de 1000 C e tempo de 100 min. O procedimento para o recozimento pós-implantação com posterior oxidação úmida é similar ao mostrado no item 3. A única diferença é que depois da entrada das lâminas no forno convencional ao invés de deixar os substratos em ambiente de N2 por 10min, aumente este tempo para 20 min para a execução do recozimento. O restante do procedimento é o mesmo já apresentado. Para controle dos processos coloca-se junto com as lâminas, onde estão sendo fabricados os dispositivos, as amostras testes T1, T2, T3 e T4. Obtém-se a medida de espessura do óxido crescido sobre os cacos T1 e T3. Remove-se com solução “Buffer” de HF o óxido crescido sobre caco T4. Mede-se no mesmo caco T4, a resistência de folha Rs e a profundidade de junção da camada implantada Xj. A medida de Rs é feita pelo equipamento de quatro pontas com descrito no item 1. Para a medida de Xj, desbasta-se mecanicamente a lâmina teste e com um líquido revelador obtém-se o contraste de imagem (verificada por um microscópio óptico) entre a + parte dopada e a não dopada, como mostra a Figura 10. O resultado esperado para a região p da fonte/dreno é da ordem de 1,4µm.

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Óxido de Si Substrato

Figura 9- Representação da lâmina de Si em corte lateral submetida ao recozimento para ativação + de dopantes implantados com posterior oxidação úmida para formação de óxido na região p de Fonte/Dreno

Figura 10 - Ranhura feita para medir profundidade de junção Xj

8. Processo Fotolitográfico do Segundo Nível de Máscara para Definição das Áreas de Porta e de Contatos Metálicos de Fonte/Dreno. Remoção do Óxido de Campo sobre a Fonte/Dreno seguida da Remoção do Fotorresiste, Finalizando com a Limpeza RCA. Fonte/Dreno

Porta Óxido de Si

Substrato Figura 11- Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do segundo nível de máscara para definição das áreas de porta e de contatos metálicos com posterior remoção do óxido da fonte/dreno seguido da remoção do fotorresiste, finalizando com a limpeza RCA. O processo fotolitográfico do segundo nível de máscara é feito para a abertura no substrato das regiões de contatos metal-semicondutor de fonte/dreno e de porta, como mostra a Figura 11. O procedimento deste processo fotolitográfico é o mesmo apresentado no item 4. Para a abertura destas regiões no substrato, remove-se o óxido de campo crescido sobre a fonte/dreno com solução "Buffer" de HF, seguido da remoção do fotorresiste com as lâminas mergulhadas em acetona, finalizando com uma limpeza RCA completa. Os procedimentos destas etapas já foram descritos nos itens 5 e 2, respectivamente.

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9. Oxidação Seca para Crescimento do Óxido Fino de Porta Óxido de Porta Óxido de Campo

Substrato Figura 12- Representação da lâmina de Si em corte lateral submetida ao processo de oxidação seca para crescimento do óxido fino de porta com 75nm de espessura. Executa-se esta etapa para o crescimento do óxido de Si de porta, que forma a estrutura principal do dispositivo metal-óxido-semicondutor. A Figura 12 representa o óxido de Si crescido sobre o substrato de Si. Para isso, a espessura do óxido de porta deve ser menor que 100nm. Realiza-se a oxidação seca colocando-se as lâminas de Si no forno térmico convencional em alta temperatura de 1000 ° C e em ambiente oxidante com cloro. A presença do cloro na mistura na forma de tricloroetileno, + TCE, neutraliza os íons alcalinos, como o Na , que podem estar presentes no ambiente de processo e são cargas móveis nos óxido de Si. Estas cargas respondem rapidamente e descontroladamente ao campo aplicado na região de porta dos dispositivos MOS, danificando-os. Portanto, emprega-se o cloro para manter o controle de contaminantes no ambiente oxidante. Para controle do processo, coloque os cacos T1, T2 e T3 junto com as lâminas inteiras onde serão confeccionados os dispositivos. Com os cacos T1, T2 e T3 pode-se medir as espessuras dos óxidos da região de porta , de fonte/dreno e de campo, respectivamente. O procedimento de oxidação seca no CCS/UNICAMP é o seguinte: • Utilize o Forno de Oxidação com linha secundária de O2+TCE em temperatura de 1000 ° C; • Execute a entrada da barqueta de quartzo com as lâminas no forno em ambiente de N2, com fluxo de 1l/min, por um tempo maior que 3 min; • Deixe as lâminas neste ambiente de N 2 por 5 min; • Desligue a linha de N2 , ligue a linha principal de O2 , com fluxo de 1l/min, e deixe as lâminas neste ambiente por 5 min (oxidação seca sem cloro); • Desligue a linha principal de O2 e ligue a linha secundária de O2+TCE, com aproximadamente 1% de TCE na mistura, para manter as lâminas em ambiente oxidante com cloro por 30 min (oxidação seca com cloro); • Desligue a linha secundária de O2+TCE e ligue a linha principal de O2, para manter as lâminas em ambiente oxidante sem cloro por 5 min (oxidação seca sem cloro); • Ligue a linha de N2 , com fluxo de 1l/min, e deixe as lâminas neste ambiente por 30 min (recozimento do óxido crescido); • Execute a saída da barqueta de quartzo com as lâminas do forno em ambiente de N2, com fluxo de 1l/min, por um tempo maior que 3 min; O óxido fino também cresce sobre a região exposta de fonte/dreno, como mostra a Figura 12. A espessura esperada do óxido de porta é da ordem de 75nm.

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10. Processo Fotolitográfico do Terceiro Nível de Máscara para Definição das Áreas de Contatos Metálicos de Porta e de Fonte/Dreno. Remoção do Óxido Fino sobre a Fonte/Dreno seguida da Remoção do Fotorresiste, Finalizando com a Limpeza RCA.

Fonte/Dreno com óxido removido

Porta Óxido de Si Substrato

Figura 13- Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do terceiro nível de máscara para definição das áreas de contatos metálicos de porta e de fonte/dreno, com posterior remoção do óxido fino sobre a fonte/dreno, seguido da remoção do fotorresiste, finalizando com a limpeza RCA. Utilizando-se a terceira máscara, executa-se a fotogravação dos locais de abertura dos contatos metálicos de porta e de fonte/dreno. O procedimento deste processo fotolitográfico é o mesmo apresentado no item 4. Para a abertura destas regiões no substrato, remove-se o óxido de campo crescido sobre a fonte/dreno com solução "Buffer" de HF, seguido da remoção do fotorresiste com as lâminas mergulhadas em acetona, finalizando com uma limpeza RCA completa. Os procedimentos destas etapas já foram descritos nos itens 5 e 2, respectivamente.

11. Evaporação de Alumínio para a Formação de Contatos Metálicos de Porta e de Fonte/Dreno

Filme de Al Fonte/Dreno

Porta Óxido de Si

Substrato Figura 14- Representação da lâmina de Si em corte lateral submetida ao processo de evaporação de Alumínio para a formação de contatos metálicos de porta e de fonte/dreno Para formação de contatos metálicos de porta e de fonte/dreno, evapora-se uma camada de Al de 1µm sobre toda a lâmina (Figura 14). No CCS/Unicamp, executa-se a evaporação introduzindo-se as lâminas em uma câmara de alto-vácuo com um sistema de feixe de elétrons, que é usado para fundir a fonte metálica, que se deseja depositar sobre o substrato. A fonte metálica utilizada é de Al com grau de -7 pureza de 99,999%. A pressão de base para iniciar o processo é da ordem de 5 x 10 Torr, que é obtida através de um sistema de vácuo acoplado que contém duas bombas de vácuo do tipos mecânica e -5 difusora. Durante a evaporação, a pressão é de aproximadamente 5.10 Torr.

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12. Processo Fotolitográfico do Quarto Nível de Máscara para Corrosão de Alumínio. Formação de Contatos Metálicos de Porta e de Fonte/Dreno e de Interconexão Metálica de Dispositivos.

Contato de Al Fonte/Dreno

Contato/Porta Óxido de Si

Substrato Figura 15- Representação da lâmina de Si em corte lateral submetida ao processo fotolitográfico do quarto nível de máscara para corrosão de Alumínio, obtendo-se a formação de contatos metálicos de porta e de fonte/dreno e de interconexão metálica entre dispositivos. Utilizando-se a quarta máscara, executa-se a fotogravação dos locais entre os contatos, onde o filme de Al deve ser removido para se separar os contatos e as interconexões (Figura 15). O procedimento deste processo fotolitográfico é o mesmo apresentado no item 4. Após a fotogravação, executa-se a remoção do Al mergulhando-se as lâminas em solução de Ácido Orto Fosfórico + Acido Nítrico (9,5:0,5). A taxa de corrosão do Al nestas condições é de 300nm/min. Em seguida, executa-se a remoção do fotorresiste com as lâminas mergulhadas em acetona, como descrito anteriormente.

13. Evaporação de Al para Formação de Contato Metálico nas Costas do Substrato. Sinterização dos Contatos de Al.

Contato de Al Fonte/Dreno

Contato/Porta Óxido de Si

Contato de Al Base

Substrato

Figura 16- Representação da lâmina de Si em corte lateral submetida ao processo evaporação de Al para formação de contatos metálico nas costas do substrato com posterior sinterização dos contatos de Al. Para formação de contatos metálicos de base, evapora-se uma camada de Al de 1µm sobre as costas da lâmina (Figura 16). O procedimento de evaporação já foi descrito no item 11. Para terminar os dispositivos, executa-se o processo de sinterização. No processo de sinterização dos contatos de Al, executa-se o recozimento das estruturas metal/semicondutor ou metal/óxido/semicondutor em baixa 0 temperatura de aproximadamente 450 C e em ambiente inerte de N2 e de H2. Esta etapa serve para reestruturar as camadas e reduzir os defeitos nas interfaces das estruturas, que podem ter sido gerados durante a evaporação. Estes defeitos podem ser cargas superficiais de ligações incompletas nas interfaces. Estas ligações incompletas são saturadas pelo hidrogênio presente no ambiente. No CCS/UNICAMP, a fonte de hidrogênio no ambiente de sinterização é o vapor d’água que é arrastado do borbulhador para dentro do forno pelo gás N2. O procedimento de sinterização de contatos de Al no CCS/UNICAMP é o seguinte: • Utilize o Forno de sinterização de contatos de Al em temperatura de 440 ° C; • Execute a entrada da barqueta de quartzo com as lâminas no forno em ambiente de N2, com fluxo de 1l/min, mais vapor d’água por um tempo maior que 3 min; • Deixe as lâminas neste ambiente de N 2 mais vapor d’água por 30 min; • Execute a saída da barqueta de quartzo com as lâminas do forno em ambiente de N2, com fluxo de 1l/min, mais vapor d’água por um tempo maior que 3 min. Finalizada a fabricação, a próxima etapa é a da caracterização elétrica dos dispositivos.

11

DESCRIÇÃO DO CHIP DIDÁTICO − CCS 02 1. Introdução

Esse "chip" foi concebido para para ser usado tanto para processo PMOS quanto para NMOS. Possui diversas estruturas de caracterização de processo e também alguns circuitos básicos digitais. É possível fabricar dispositivos MOS de enriquecimento e também de depleção e também transístores bipolares, mas não simultaneamente, pois esse jogo de máscaras (de cinco níveis) foi desenhado de forma a se optar uma sequência ou outra de processos.

2. Descrição Com área total de 2483 X 3104 micra é composto de marcas de alinhamento (duas), estrutura de medida de resistividade Berger, estrutura tipo Kelvin (uma para camada de metal e outra para camada de dopagem de boro/fósforo), cadeia de contatos entre metal e camada dopada (boro ou fósforo), vernier para estimar erro de alinhamento litográfico e estruturas para caracterizar "under e over etch" entre todos os níveis. Tem também capacitor com anel de guarda, de óxido fino (de "gate") e de óxido de campo, transístores MOS de diversos tamanhos de porta, de depleção e enriquecimento, e transistor com óxido de campo. Os diodos sao de 3 tipos: “área pequena”, “área grande”, e interdigital. Os transístores bipolares são do tipo lateral e de substrato. Há também um transistor JFET. Os circuitos disponíveis são: Flip−flop RS síncrono (com MOS E/E), NOR ( MOS E/E), inversor (um com MOS E/E e outro com E/D), oscilador em anel de 17 estágios com saída em “buffer” ( um com MOS E/E e outro E/D). A seguir há a descrição de cada estrutura.

Descrição das Medidas dos Dispositivos José Alexandre Diniz

1) Caracterização dos Chips Didáticos Comerciais 1.1) Descrição dos Chips Didáticos O CCS/Unicamp adquiriu 4 chips didáticos da Universidade de Edinburgh para o aluno obter familiaridade com a medida de dispositivos e de seus parâmetros, e com o funcionamento do sistema de medidas. Os chips são compostos pelas seguintes estruturas: • • • •

Chip 1 - Resistores Chip 2 - Transistores MOS Chip 3 - Diodos Chip 4 - Oscilador em Anel

Estes chips são encapsulados com material transparente, o que permite visualizar e identificar estruturas através do microscópio e verificar o funcionamento de componentes mediante aplicação de luz. A seguir uma descrição mais detalhada de cada um dos chips.

Chip 1 - Resistores O seguinte diagrama da Figura 1 ilustra os dispositivos que constituem o chip 1 e sua respectiva pinagem: 1

16 R1

R2

2

15 R3

13

contato do substrato

14

3 R4

R5

R6

R7

4

5

7

contato do poço p

6

R8

R9 8

12

9

11

10

Figura 1 – Dispositivos e a pinagem do chip 1 Este chip é formado por um substrato do tipo n onde são feitos, através de implantação iônica, resistores do tipo p. Há vários resistores com diferentes dimensões cujos terminais são 1

acessados através de linhas metálicas. Há também uma linha metálica longa para a medida de resistência elétrica do metal. Além destes, existe um resistor quadrado do tipo n construído em um poço p. Este quadrado pode ser acessado em diferentes pontos. O chip permite medidas de resistência de diferentes materiais e em várias temperaturas. O resistor R9 em especial permite uma avaliação qualitativa do efeito Hall.

Chip 2 - Transistores MOS Este chip é composto por transistores do tipo p-MOS construídos em substrato tipo n, e transistores n-MOS construídos no poço p. As dimensões de porta variam de 50µm a 800µm. Vários parâmetros podem ser determinados através de medidas elétricas realizadas nos transistores, porém, a atenção neste estudo é voltada aos parâmetros pertinentes ao processo de fabricação do dispositivo, tais como a concentração e a mobilidade de portadores. O seguinte esquema elétrico da Figura 2 representa o chip 2: 14

N1

13

P1

15

1 3 2

12

N2

P2

8

16

contato do poço p N3

P3 4

6

5 9 N4

P4

11

10 7

Figura 2 – Dispositivos e a pinagem do chip 2

2

Chip 3 - Diodos O seguinte diagrama da Figura 3 ilustra os dispositivos que constituem o chip 3 e sua respectiva pinagem:

11

contato do substrato

6

16 D9

D2

7

15 D10

D1

8

14 D11

D5 13

9

12 D12

D6

10

4 D13

D7

5

3 D14

D4 2

1

D3

Figura 3 – Dispositivos e a pinagem do chip 3

Este chip é composto por diversos diodos pn confeccionados sobre o substrato do tipo n. Há vários diodos com diferentes dimensões e formatos. Pelo fato do encapsulamento ser transparente, este chip permite o estudo do comportamento do diodo como uma fotocélula, sendo possível a determinação da taxa de conversão de energia luminosa em energia elétrica. Também podem ser determinadas outras características, tais como tensão de ruptura reversa e corrente reversa.

Chip 4 – Oscilador em Anel Este chip é composto por aproximadamente 1500 transistores, formando um oscilador em anel com 301 inversores (Figura 4), um decodificador de 3 Bits (S0, S1 e S3) de entrada para configurar a quantidade de inversores desejada e um divisor de freqüência com 4 divisores, div1, 5 10 15 20 div2, div3 e div4, que dividem respectivamente as freqüências de saída por 2 , 2 , 2 e 2 . A figura 5 mostra os circuitos em blocos e a pinagem do chip 4. O princípio de operação é o seguinte:

3

N inversores

saída

Figura 4 – Esquema do oscilador em anel • O oscilador em anel, como esquematizado na Figura 4, é formado por 301 inversores. Cada inversor que sofre uma transição na entrada inverterá esse nível lógico na saída após um intervalo de tempo determinado tD. Aplicando-se uma variação de nível lógico na entrada, o oscilador em anel composto por n inversores apresentará na saída uma transição do nível lógico original após um tempo igual a n.tD, ou seja, a cada intervalo de tempo n.tD o circuito alterará seu estado; • Quatro divisores, div1, div2, div3 e div4, reduzem a freqüência de saída por 32, 1024, 32768 e 1048576; • A quantidade de inversores habilitados no oscilador em anel é selecionada pelas entradas de 3 Bits, S0, S1 e S2, conforme a tabela 1 abaixo.

Figura 5- Circuitos em blocos e a pinagem do chip 4.

Tabela 1- Números de inversores do circuito oscilador em anel e suas respectivas freqüências habilitados pelas entradas de 3 Bits (S0, S1 e S2). S0 S1 S2 Nº. inversores Freqüência (kHz) 0 0 0 21 267 0 0 1 31 226 0 1 0 61 163 0 1 1 91 131 1 0 0 121 110 1 0 1 181 86 1 1 0 241 72 1 1 1 301 62

4

1.2) Medidas nos Chips Didáticos 1.2.1) Chip 1 – Resistores (Figura 1). a)

Meça com um ohmímetro, os resistores R3 (entre pinos 2 e 15), R4 (entre pinos 13 e 14) e R8 (entre pinos 7 e 13) em três temperaturas diferentes: temperatura ambiente, 0 aproximadamente –10 C (nitrogênio líquido próximo ao chip ou mesmo um cubo de gelo 0 envolvido por um plástico sobre o chip) e a 55 C (estufa verde localizada no laboratório PEL do CCS). Determine o valor da resistência de folha: Rs =

resistividade = R.W/L, espessura

onde R = resistência, W= largura e L= comprimento do resistor, de cada um e explique as diferenças de valores obtidos. As dimensões dos resistores são L=1680µm e W=30µm para o R3, L=10150µm e W=10µm para o R4, e L=1680µm e W=30µm para o R8.

b)

Utilizando o resistor R3, meça sua resistência através de: uma curva V x I, conforme esquema da Figura 6a e por 4 terminais (Figura 6b), que é denominada medida de 4 pontas usando os pinos 2, 15, 1 e 16. Faça passar uma corrente entre os pinos 2 e 15 e meça a tensão entre os pinos 1 e 16. Verifique se houve diferença e explique os resultados.

V I I

V

b- 4 pontas a- VxI

I

Figura 6- Esquemas das medidas: a- V × I e b- 4 pontas

0V

5V

V

B Figura 7- Esquema da medida do efeito Hall 5

c)

Meça, com um ohmímetro, os valores das resistências de espalhamento do resistor R9 entre os pinos: 8 – 13, 9 – 13, 10 – 13 e 8 – 10. Explique as diferenças entre as medidas.

d)

Meça qualitativamente o efeito Hall sobre o resistor R9, conforme esquema da Figura 7. Aterre o pino 13, coloque uma tensão de 5V nos pinos 9, 10 e 11 e com um imã, faça passar um campo magnético de baixo para cima do chip através de uma bobina próxima ao mesmo. Meça a tensão entre os pinos 8 e 12 explicando esta diferença de tensão. Repita o experimento invertendo o sentido do campo magnético. 1.2.2) Chip 2 – Transistores MOS (Figura 2) Utilizando os transistores N4 e P4, realize as medições que seguem abaixo:

a)

Obtenha suas curvas características utilizando a HP4145 da sala de medições do CCS. Observe que a mesma possui alguns programas de medições de transistores e diodos prontos.

b)

Trace as curvas ID × VGS ( HP4145 ) para |VDS| = 0,1V e |VBS| = 0V , 1,5V , 3,0V e 4,5V calculando os valores de VT, µ e γ (fator de corpo).

c)

Através das curvas de log(ID) × VGS ( HP4145 ) na região sub-limiar com |VBS| = 0V e |VDS| = 0V , 1,5V , 3,0V e 4,5V , calcule o fator de idealidade destes transistores. Obs: pode-se traçar uma reta entre dois pontos da curva na HP, o que facilita a obtenção dos coeficientes angular e linear da reta ou mesmo copiar os dados da HP e colocá-los no software Origin.

d)

Obtenha as curvas IR × VG ( HP4145 ) para |VD| = |VS| = 1,5V , 3,0V e 4,5V e explique o porquê de seu formato.

e)

Com o traçador de curvas de capacitância da sala de medidas do CCS, obtenha as curvas CG × VG para |VD| = |VS| =0V , 1,5V , 3,0V e 4,5V. Explique as curvas e indique os pontos VT × VD. 1.2.3) Chip 3 – Diodos (Figura 3)

a)

Meça no escuro D4, D7, e D8 traçando sua curva I x V em escala linear e logarítmica (utilizar a HP 4145B localizada na sala de medidas para traçar estas curvas) e suas capacitâncias a 0V (use o medidor de capacitância para traçar esta curva). Determine os qV D nkT

b)

fatores de idealidade e explique os resultados obtidos. Lembre-se que I = I 0 ⋅ e . Encontre a tensão de rompimento (BV) dos diodos utilizando a HP ou, quando esta não suportar, o traçador de curvas ao lado da mesma. Obs: limite sempre a corrente sobre o diodo em 10mA. 1) Trace a curva I x V linear (use o HP4145) do diodo D1 no escuro e com uma luz muito forte. Explique as diferenças. 2) Conecte o diodo D1 a um resistor de 1MΩ, ilumine com a mesma luz forte o diodo e meça a tensão sobre o resistor calculando a potência gerada pelo fotodiodo e sua 2 potência por m . Qual área seria necessária para se obter 1W ?

R

V

Figura 8- Esquema para medida da potência gerada pelo fotodiodo. 6

c)

Utilizando o HP4145 ou mesmo uma fonte de tensão, polarize reversamente (-4V) o diodo D1 e meça IR no escuro e com luz variável. Fixando agora a luz, verifique IR para um tensão reversa de –4V e –7V. Explique os resultados.

d)

Polarize reversamente com uma tensão –5V, os diodos D1 e D5 e meça IR x λ. Utilize um monocromador para selecionar o comprimento de onda, tomando o cuidado de não usar comprimentos acima de 700nm. 1.2.4) Chip 4 – Oscilador em anel (Figura 5)

a)

Através da montagem abaixo (Figura 9) do oscilador em anel usado como divisor de freqüência, meça a freqüência de oscilação nos pinos 6, 7, 10, 12, 14 e 15 para V DD = 5V.

pinos 6,7,10,12, 14,15

VDD

Osciloscópio

0V 0V

Figura 9- Esquema para medida do oscilador em anel usado como divisor de freqüência b)

No esquema do circuito da Figura 10, meça a freqüência de oscilação no pino 14 para VDD variando de 3V a 12V. Calcule o tempo de atraso ( t d ) por inversor e monte um gráfico de td × VDD. Comente os resultados obtidos.

VDD 0V

pino 14

Osciloscópio

0V

Figura 10- Esquema para medida do oscilador em anel usado para estudo da variação de tensão VDD em relação à freqüência 7

2) Caracterização do Chip Didático CCS2 Fabricado 2.1) Diodo pn a)

Utilizando o traçador de curvas HP4145B, obtenha as curvas ID x VA e log(ID) x VA e comente os resultados obtidos. Veja que o canal SMU do traçador correspondente ao terminal comum é ligado ao catodo e o SMU correspondente à var1 ao anodo. A relação entre a corrente e a tensão de polarização é dada pela expressão: qVa/nkT

ID = IS(e

- 1)

(1)

onde: n - fator de idealidade; kT/q = 25,25 mV para T = 20° C Utilizando-se a expressão (1), podemos aplicar a função logaritmo de forma a obtermos: qVa/nkT

log(ID) = log(IS) + log(e para Va > 100 mV, e

qVa/nkT

- 1)

>>1. Assim log(ID) = log(IS) + (qVa)/(2,302nkT )

Tomando dois pontos da curva log(ID) x Va na região entre 0,1 e 0,3 V, determina-se uma reta de inclinação (α). Desta forma, calcula-se o fator de idealidade através da expressão: α = q/(2,302nkT) e portanto:

n= b)

q α ⋅ 2,302 ⋅ kT

Utilizando as expressões anteriores e a curva obtida no HP4145B, encontre a inclinação da reta (α), calcule o fator de idealidade e comente. α= n=

c)

Obtenha a tensão de breakdown (V B) para o diodo utilizando o HP4145B e comente. Observe que o equipamento tem um limite de +/- 100 V e portanto se V B for maior que 100V não será possível determinar seu valor; neste caso indique o ocorrido e comente.

VB = c)

Meça o valor da corrente reversa para |Va| = 5 V. Compare com valores obtidos em outros dispositivos e com o das outras lâminas processadas. Comente sobre o valor obtido.

2.2) Capacitor MOS a)

Obtenha a curva Capacitância x Tensão para o capacitor MOS, calcule os parâmetros indicados a seguir e comente os resultados obtidos. 8

•

espessura do óxido (tox)

t ox

ε .ε .A = 0 ox C ac

ε0 = 8.854 x 10-14 Faraday/centímetro ε0x = 3,9 (para SiO2) 2 A ⇒ Área do capacitor em cm Cac ⇒ Capacitância na região de acumulação

tox = •

largura da camada de depleção (W f)

C  ε .ε .A Wf =  ac − 1 ⋅ 0 Si C ac  C inv 

εSi = 11,9 Cinv ⇒ Capacitância na região de inversão

Wf = •

concentração de portadores (NA,D)

N A,D (n + 1) = 15

NA,D(0) = 10 NA,D(1) = NA,D(2) = NA,D(3) = •

4.ε 0 .ε Si  kT   N A,D (n)  . .ln  q.W f2  q   ni  ⇒

Cálculo recursivo

NA,D(1) = ⇒ NA,D(2) = ⇒ NA,D(3) = ⇒ NA,D(4) =

capacitância de "flat-band" -5

ε 0 .ε Si .A

C FB = t ox

ε  ε .ε + ox . 0 Si ε Si  q.N A , D

 kT     q 

1

k = 8.62 x 10 eletron-Volt/Kelvin T ⇒ Temperatura -19 q = 1.602 x 10 Coulomb

2

CFB = •

cargas efetivas de interface (Q ef/q)

φ MS = −0,6 − φ F , onde 10

 kT   N  φ F =  . ln  A , D  e  q   n i 

φF>0 ⇒

tipo p

φF 3 min. N2 = 20 min O2 = 10 min O2 / H2O = 180 min. (aprox. 63 gotas / min) N2 = 10 min Saída em N2, > 3 min. Observações: Medida do óxido: µm (esperado: 0.735 µm). Clivar lamina teste pMOS em 4 quadrantes: T1, T2, T3 e T4 e lâmina teste nMOS em 4 quadrantes: T5, T6, T7, T8 (opcional, clivar em 2 meias lâminas, para clivar em quadrantes posteriormente, após etapas # ?) 4) Fotogravação de fonte/dreno (# 1) Data: 18/01/00 Receita padrão no. F1 Aplicar HMDS 7000 rpm, 30”, 2

Aplicar AZ 1350J, 7000 rpm, 30” Soft-bake, 92C, 30 min. Exposição 14” Revelador MIF 312 / H2O DI (1/1), 1 min. Ver no microscópio Observações: 5) Etch do óxido em BHF Data: 18/01/00 Até remover todo óxido das costas da lâmina Tempo = (13´?) Ver no microscópio Remover óxido dos cacos T3 e T4, T5 e T6 Observações: 6) Remoção do fotorresiste Data: 18/01/00 Lavar em acetona Ferver em acetona, isopropanol, água DI Fazer limpeza padrão RCA completa Ver no microscópio Observações: 7) I/I de Fonte/Dreno Data: 19/01/00 I/I de 11B+, E=50 keV, 5.0 E15 cm-2, laminas pMOS I/I de 31P+, E=65 keV, 5.0 E15 cm-2, lâminas nMOS Incluir lâmina para controle: cacos T3 e T4 (pMOS), T7 e T8 (nMOS) I/I de 31P+, E=50 keV, 5.0 E15 cm-2, nas costas das lâminas pMOS Observações: Limpeza padrão RCA completa. 8) Recozimento e oxidação úmida Data: 20/01/00 Incluir todos os cacos testes. Forno no. Pen.Boro, T=1000 C Entrada, N2 > 3 min. N2 = 20 min O2 = 5 min. O2 + H2O = 100 min. N2 = 10 min. Saída, N2, > 3 min Medida da espessura de óxido sobre cacos T1 e T3: Xo(T1) = µm (esperado 0.94 µm) Xo(T3) = µm (esperado: 0.54 µm) 3

Remover óxido sobre caco T4 e T8 Medida de Rs e Xj no caco T4 e T8: Rs = Observações:

Xj =

9) Fotogravação de canal e contatos (# 2) Data:21/01/00 Receita padrão no. F1 (ver item 4) Ver no microscópio Observações: 10) Etch do óxido em BHF Data: 21/01/00 Até remover todo óxido do caco T1 e T5 t= (estimado 18 min). Ver no microscópio Observações: 11) Remoção do fotorresiste Data: 21/01/00 Lavar em acetona Ferver em acetona, isopropanol, água DI Fazer limpeza padrão RCA completa Ver no microscópio Observações: 12) Oxidação de porta: 75 nm (incluir cacos teste T1, T2, T3, T5, T6 e T7) Data: 24/01/00 Forno de oxidação com TCE: , T=1000 C Entrada, N2 > 3 min. N2 = 5 min O2 = 5 min. O2 + (1%) TCE = 30 min. O2 = 5 min N2 = 30 min. Saída, N2, > 3 min Medida da espessura de óxido sobre cacos teste T1 e T5 (gate), T2 e T6 (campo) e T3 e T7 (S/D): Xo(T1,5) = Xo(T2,6) = Xo(T3,7) = Remover óxido do caco T3 e T7 (junto com a etapa 14) Medida de Rs e Xj no caco T3: Rs = xj = Observações: 13) Fotogravação de contatos (# 3) Data: 24/01/00 Receita padrão no. F1 Ver no microscópio 4

Observações: 14) Etch do óxido em BHF Data: 24/01/00 Até remover todo óxido do caco teste T1 e T5, T3 e T7 t= (estimado 1 a 2 min) Ver no microscópio Observações: 15) Remoção de fotorresiste Data:24/01/00 Lavar em acetona Ferver em acetona, isopropanol, água DI Ver no microscópio Observações: 16) Evaporação de Al: 1 µm Data: 25/01/00 Fazer limpeza padrão RCA sem etapa da piranha. Pressão base = Pressão de evaporação = Tempo de evaporação = 17) Fotogravação de interconexões (# 4) Data: 25/01/00 Receita padrão no. F1 Ver no microscópio Observações: 18) Etch do Al em: H3PO4 (350 ml) + HNO3 (30 ml) Data: 25/01/00 Até remover todo Alumínio exposto t= Ver no microscópio Observações: 19) Remoção do fotorresiste. Data: 25/01/00 Lavar em acetona Ferver em acetona (2 X), isopropanol, água DI Ver no microscópio Observações: 20) Evaporação de Al: 0.5 µm nas costas das lâminas 5

Data: 26/01/00 Fazer limpeza com solventes, Pressão base = Pressão de evaporação = Tempo de evaporação = 21) Sinterização de contatos. Data: 26/01/00 Forno de Liga , T = 450 C N2 com vapor de água, t = 30 min. Ver no microscópio Observações: 22) Medidas Elétricas. Datas: 26 e 27/01/00 Good Luck. !!!

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2. Roteiro de medidas de caracterização do chip teste CC2: I)

Caracterização dos diodos pn: • Curva I x V em escala linear e logaritmo • Determine fator de idealidade e resistência série • Determine a tensão de “breakdown”, se possível. • Meça valor da corrente reversa e da sua densidade de corrente para V D = 5 V. Compare com valores obtidos em outros dispositivos e com o das outras lâminas processadas. Comente sobre o valor obtido.

II)

Curva C x V do capacitor MOS: • Determine espessura do óxido • Determine a dopagem do substrato • Determine a carga efetiva de interface • Determine o valor de VT

III)

Caracterização dos transístores MOS: • Curvas características • Curva ID x VGs para VDS = 0.1V e VBS = 0.0, -2.0 e -4.0 V • Determine valor de VT, mobilidade e fator de corpo (veja se confere com o valor da dopagem de substrato obtido no item anterior). • Curva SQRT (ID) x VGs, com VDs = VGs, VBS = 0.0 • Determine valor de VT e compare com valor obtido acima. • Curvas de ID x VGS em região sub-limiar, com VDS = 0.1, 2 e 4 V, VBS = 0.0. • Determine o inverso da inclinação da curva em mV/década.

IV)

Caracterização do resistor tipo cruz Grega • Meça V/I da cruz com 4 terminais e determine a resistência por quadrado. Compare com os valores do caco teste medido durante o processamento. • Meça V/I do resistor comprido com 4 terminais, passando corrente peor 2 mais distantes e medindo a tensão pelos 2 terminais mais internos. Do valor desta resistência, determine a largura da linha e compare com o valor nominal de máscara (se disponível).

V)

Caracterização do circuito lógico fabricado: • Desenhe o esquema elétrico do circuito através da análise das fotografias e identifique o tipo de flip-flop. • Faça a medida funcional do circuito, usando VDD = -5V, VGG = -10V e pulsos de 0 a –5V nas 3 entradas do circuito (na falta de geradores pode ser uma medida estática, com fontes DC e variação manual nas entradas).

VI) Veja também o roteiro descrito no capítulo “Descrição das Medidas dos Dispositivos, parte 2”. 7

3. Simulação de Processo e de Dispositivos • Simulação da estrutura de transístores MOS por SUPREM: Usando os mesmos dados do processo nMOS do CCS, simule por SUPREM em análise unidimensional, as 3 regiões do transístor: • Região de campo • Região de canal • Região de fonte/dreno Faça uma simulação bidimensional do transístor • Simulação de desempenho elétricos de transístores MOS por PISCES: Faça a simulação do transístores nMOS com L=5 µm, W=10 µm nas seguintes condições: • Com VDS = 5 V e VGS = 0, obtenha os gráficos bidimensionais de concentração de elétrons, potencial elétrico e de campo elétrico. • Obtenha a curva log I D x VGS na região sub-limiar, para VDS = 1 e 5 V. • Obtenha as curvas características do transístor • Obtenha as curvas a) ID x VGS (0 – 3 V) para VDS = 0.1 V e b) √ID x VGS para VDS = 3 V. Obtenha o valor de V T destas curvas. • Repita o item anterior alterando o oxido fino de gate pelo óxido de campo (este caso corresponde aos transístores de campo parasitários que devem estar sempre cortados, mesmo com a maior tensão usada no circuito. • Obtenha o valor da resistividade de folha da região de fonte/dreno • Compare todos seus resultados com os dados das medidas experimentais. Explique os resultados eventuais diferenças

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Enquête de Avaliação do Curso Dê uma nota de 0 a 10 em cada quadro abaixo. No item conteúdo, além da nota, acrescentar também um dos qualificativos: R (reduzido), A (apropriado) ou D (demasiado). Tema Rev. Semicondutores Rev. MOS Modelo de oxidação Integração processos Difusão e implantação Etching úmido e seco S. SUPREM/PISCES Processos CVD Cargas SiO2/Si Vácuo e Metalização Projeto CI´s Programa Microeletr. Evolução de Microelet Microssensores LIGA Lab. de Fabricação Medidas físicas/proc. LabSUPREM/PISCES Lab. medidas CMOS Lab. medidas MOS Lab. projeto CI´s Visita ao LPD Visita ao CTI Relatório Nota geral do curso

Instrutores Jacobus Diniz Jacobus Jacobus Jacobus Stanislav Emilio Doi Diniz Doi Moreira Moreira Jacobus Luiz Otávio Luiz Otávio Vários Mara, Beny Emílio Diniz, Beny Diniz, Beny Moreira, Emílio Stanislav, Beny Doi, outros

Conteúdo

Apresentação

Apresente comentários e sugestões: a) gerais sobre o curso, b) sobre os temas específicos.