Ejercicios VHDL

1. Diseñe un contador que realice la secuencia 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 y 15 y repita el ciclo.

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1. Diseñe un contador que realice la secuencia 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 y 15 y repita el ciclo. El circuito debe contar con una señal de reset activa en alto, que coloca a las salidas Q en estado bajo. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity contador is port(clk, reset: in std_logic; Q: buffer std_logic_vector(3 downto 0)); end contador; architecture secuencia of contador is begin process(clk,reset,Q) begin if(reset='1' or Q="1111") then Q