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ESCUELA POLITÉCNICA NACIONAL

CIRCUITOS ELECTRÓNICOS

1.2 DISEÑO DE AMPLIFICADORES CON TRANSISTORES DE EFECTO DE CAMPO JFET 1.2.1 EL JFET Es un dispositivo de juntura np controlado por voltaje por medio de un campo eléctrico (VGS). La característica más importante es su alta impedancia de entrada. SÍMBOLO:

Fig. 1.16

a) JFET canal N

b) JFET canal P

Cuando se polariza el JFET con dos fuentes VGS y VDS se tiene lo siguiente:

Fig. 1.17 Polarización del JFET con dos fuentes -

La región vacía actúa como un vehículo que depende de VGS de regulación para reducir la corriente de drenaje.

-

Mientras más grande es la penetración de la región vacía tanto menor es la ID.

-

En algún momento cuando el VGS se incrementa negativamente la región vacía se extiende por completo y la ID=0A.

-

Entonces el VGS que produce el corte de la ID se llama voltaje de estrangulamiento VP V P=VGS

SI

ID=0

ID=IDSS

SI

VGS=0

VP=Vpinch

entonces

RCANAL∞

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1.2.2 CARACTERÍSTICAS DEL JFET 1.2.2.1 CARACTERÍSTICAS DE SALIDA

 V I D  I DSS 1  GS VP 

  

2

rd  resistenci a dinámica  gm 

I D VGS

VDS I DS

VGS CTE

 TRANSCONDUCTANCIA [mS ] o [ S ] VDS CTE

S  siemens

Fig. 1.18 Característica de salida del JFET 1.2.2.2 CARACTERÍSTICA DE TRANSFERENCIA:

Fig. 1.19 Curva característica de transferencia del JFET La pendiente define la transconductancia gm ________________________________________________________________________________________________

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gm 

2 I DSS VP

 VGS 1  VP 

Donde: g mo 

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  

2 I DSS VP

1.2.2.3 CIRCUITO EQUIVALENTE DEL JFET EN AC

C

D +

+ gmVgs

rd

VDS VGS

-

S -

Además:

gm  gd 

I D I D  VGS VGS

VDS CTE

I D I D 1   rd V DS V DS

VGS CTE

  g m rd  factor de amplificac ión. DATOS : rd  100 K g m  4.45mS    445 1.2.3 DISEÑO DE AMPLIFICADORES EN LAS DIFERENTES CONFIGURACIONES Se puede definir 3 configuraciones dependiendo del terminal del JFET que es común a la entrada y a la salida de alterna. 1.2.1.1

CONFIGURACIÓN FUENTE COMÚN (F.C.)

La señal de entrada se encuentra en la puerta, la salida en el drenaje y el terminal común es la fuente.

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Condiciones para que el JFET trabaje en la región de estrangulamiento y evitar distorsión por recorte de picos: CONSIDERACIONES DE DISEÑO:

AV 

RL ` si R L ` rd  (   1) RS ` R L ` rd

RD Voˆ RL ` VS  Vinˆ V P  2Vinˆ V RD 

V DS min | VP | V DD  VS  Vinˆ  VDS min  Voˆ  VRD  Ejercicio: Diseñar un amplificador con JFET en la configuración fuente común que cumpla con los siguientes datos:

AV  10;Viˆ  0.1V ; RL  4K; Z in  10K DATOS JFET : VP  6V ; I DSS  4mA; rd  120 K ;   g m rd  420

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Pero Sea:

Cálculo de los capacitores 1)

2)

Si:

3)

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Fig. 1.22 Figura para calcular el capacitor CD Para que no sea lo más alto posible:

1.2.3.2 CONFIGURACION DRENAJE COMUN (D.C) La señal de entrada se mantiene en la compuerta, la salida es por la fuente y el terminal común a la entrada y la salida es el drenaje así:

Fig. 1.23 Circuito amplificador con JFET en configuración drenaje común.

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 Ejercicio Diseñar un amplificador en D.C que cumpla con los siguientes datos:

DATOS JFET

VDD

CG I DSS Vp CS

Vin RG 1 Hz

RS

RL

Fig. 1.24 Circuito de diseño de un amplificador en drenaje común

Av 

 g m R`L´  Vo 1  g d    0  Vm 1  g m RL ` `  rd 

VS 

R RL ` Vo  S  1 RL ` RL `

RS  RL ` RL  RS  3K

Sea : RS  3.9K  RL ` RL  Rs  3K  3.9K  1.7 K

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3.9 K 2V  4.6V *1.2  5.5V 1.7 K  Vs  6V

Vs 

Is 

6V  1.538mA  I DQ 3.9V

 I DQ    61  1.538mA   2.27V VGSQ  Vp 1    I DSS  4mA    VGG  VGSQ  Vs  2.27V  6V  3.72V

VDD  2Vs  12V Z in  10M  RB 1 Ro  RL ` rd  1.7 K 120 K 285.7 K  244 K gm 1.2.3.3 CONFIGURACIÓN COMPUERTA COMÚN La señal de entrada es por fuente y la salida por el drenaje y el terminal común es la compuerta. VDD

RD CD

CG I Vp DSS CS

RL

RG Vin 1kHz

RS

Fig. 1.25 Amplificador JFET en configuración compuerta común.

RL ´ RD RL Av 

gm  gd  g m RL ´ 1  gd RL `

g d

 0

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Z in  Rs

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1 gm

Zo  RL ` rd  RL ´  Ejercicio propuesto: Diseñar un amplificador en compuerta común que cumpla con los siguientes datos: ^

V

in

 0.1V

RL  1K

Av  20

Vp  4V

I DSS  4mA

DATOS JFET:

g m  2.25ms rd  90K

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