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Instituto Tecnológico de Costa Rica Escuela de Ingeniería Electrónica EL 3307 Diseño Lógico

Ejercicios Tema: Contadores y Registros

Recopilación realizada por:

Ing. José Alberto Díaz García

Diciembre 2008

(:apítulo 7 / Contadoresy registros

398

4. En un sistemalógico secuencialse usan flip-flops, contadoresy registr, con compuertaslógicas. Sussalidasy la secuenciade operacionesdepe las entradaspresentesy anteriores. 5. La detección de fallas de un sistemalógico secuencialinicia con la obs de la operación del sistema,seguidapor el razonamientoanalítico para nar las causasposibles de cualquier mal funcionamiento, y finalmente, nes de prueba para aislar la falla real.

TÉRMINOS CLAVE DE LA PARTE II contador de frecuencia entrada en paralelo-salida en paralelo entrada en paralelo-salida serial

--l

.

I

U---l-rln PARTE 1

entrada serial-salida en paralelo entrada serial-salida serial intervalo de muestreo operador de igualdad

sistema lógico sec

. 2 of 37

B

8 8 D

N

SECCIONES7-1 Y 7-2 7-1. Agregue otro flip-flop, E, al contador de la figura 7-1. La señal de rel onda cuadrada de 8 MHz (a) ¿Cuál será la frecuencia en la salida F1¿Cuál será el ciclo de trab~ ta señal? (b) Repita el indso (a) si la señal de reloj tiene un ciclo de trabajo d ciento. (c) ¿Cuál será la frecuencia en la salida a (d) ¿Cuál es el número MOD de este contador? 7-2. Construya un contador binario que convierta una señal de pulso de una onda cuadrada de 2 kHz. 7-3. Suponga que un contador binario de cinco bits inicia en el estac ¿Cuál será el conteo después de 144 pulsos de entrada? 7-4. Use flip-flops J-K y cualquier otra lógica necesaria para construir un asíncrono MOD-24. 7-5. Dibuje las formas de onda de todos los flip-flops en el contador d( de la figura 7-6(b) en respuesta a una frecuencia de reloj de 1 kHz cualquier estado transitorio que podría aparecer en alguna de las ~ los flip-flops. Determine la frecuencia en la salida D. 7-6. Repita el problema 7-5 para el contador de la figura 7-6(a). 7-7. Cambie las entradas de la compuerta NAND de la figura 7-7 de mo, contador divida la frecuencia entre 50. Repita para una división de f entre 100. 7-8. Con frecuencia se emplea un contador o un grupo de contadores p~ una señal de reloj de alta frecuencia hasta una salida de frecuenc Cuando estos contadores son binarios (es decir, cuentan en la secue ria), la salida no será una onda cuadrada simétrica, si la secuencia ha acortado con el fin de produdr el número MOD deseado. Por consulte la forma de onda C del contador MOD-6 de la figura 7-4. Cuando se emplea un contador sólo para la división de frecuen necesario que cuente en una secuencia binaria, siempre y cuando te mero MOD deseado. Se puede obtener una salida de onda cuadra(

399

Pr(tbl('.naN 3 of 37 f . .1

1

,

, Entrada JU"U"\.

1

1

ca para cualquier número MOD par, dividiendo el número MOD en el producto de dos números MOD, uno de los cuales es una potencia de 2. Por ejemplo, un contador MOD-6 se puede formar a partir de un contador MOD3 y de un contador MOD-2, como se muestra en la figura 7-61. En este caso los flip-flops A y B Y la compuerta NAND constituyen el contador MOD-3, cuya salida B tiene un tercio de la frecuencia de los pulsos de entrada. Esta salida B está conectada a la entrada del flip-flop c, la cual actúa como un contador MOD-2 para dividir la frecuencia hasta un sexto de la frecuencia de los pulsos de entrada. (a) Suponga que todos los flip-flops inicialmente están en BAJO y bosqueje las fonnas de onda en cada salida de los flip-flops para 12 ciclos de la entrada. (b) Dibuje el diagrama de transición de estados y muestre que no es una secuencia binaria normal.

B D D C D

B

SECCiÓN 7-3 7-9. En la figura 7-8 conecte Q¡ a -CPt y MRt, Y conecte ~ a MR2. Si se aplican pulsos de 180 kHz a "CPo,determine lo siguiente: (a) la secuencia de conteo, (b) el número MOD, (c) la frecuencia en ~. 7-10. Demuestre cómo se puede usar un contador 74LS293 para producir una salida de 1.2 kpps a partir de una entrada de 18 kpps. 7-11. Muestre cómo se pueden conectar dos 74LS293para dividir una frecuencia de entrada entre 60, mientras se produce una salida de onda cuadrada simétrica. 7-12. Determine la frecuencia en la salida X de la figura 7-62. 7-13. (a) Agregue la lógica necesaria a un 74HC4024 de modo que opere como un contador MOD-100. (b) Use un 74HC4024 y cualquier lógica necesaria para convertir una señal de 10 kpps a 1 pps. SECCIÓN7-4 7-14. (a) Dibuje el diagrama para un contador descendente MOD-16. (b) Construya el diagrama de transición de estados.

400

1

(;ítpílt,lo 7 I Contadores y registros 4 of 37

FIGURA 7-62

Problemas 7-12 Y 7-64.

(c) Si el contador inicialmente está en el estado 0110, ¿en que estado después de 37 pulsos de reloj? 7-15. Consulte el contador que se muestra en la figura 7-63. ¿Cómo puede sabersi trata de un contador descendente?Ha sido modificado de manera que no ta a través de la secuencia binaria completa 111 a 000. Determine la real a la que cuenta.

iT~ "~ FIGURA 7-63

""!?;J;('KsonAl~ r' ,t~

Problema 7-15.

SECCiÓN 7-5 7-16. Un contador de rizo de cuatro bits se excita mediante una señal de reloj de MHz. Dibuje las formas de onda en la salida de cada FF si tiene tpQJ(

FF2

74F74 SYNCIN

-

O

Q

>QJ(

OSYNCIN (SYNCIN

sin sesgo)

SistemasincrónK:o

FF4

74F74

CLOCK

~D

Q-

-)QJ(

Q~

FF3

(relojdel sistema) Diseñe una unidad de datos y una máquina de estado de unidad de control para dividir números sin signo de 8 bits aplicando el algoritmo de corrimiento y resta que se analizó en la sección 2.9. Suponga que la señal SYNCIN del problema 8.21 se conecta a un circuito combinacional en el sistema sincrónico, el cual a su vez controla las enttadas D de los flip-flops (dispositivos biestables) 74ALS74 que están temporizados por CLOCK. ¿Cuál es el máximo retardo de propagación permisible de la lógica combinaciona1? El circuito de la figura X8.9l incluye un flip-flop (dispositivo biestable) eliminador de sesgode maneraque la salida sincronizada del sincronizador de ciclo múltiple se encuentre disponible tan pronto como es posible despuésdel flanco de CLOCK. Ignorando con~ideracionesde metaestabilidad, ¿cuál es la frecuencia máxima de CLOCK? Suponga que para un 74F74, 'establecimiento = 5 ns y 'pd = 7 ns.

8.92

8.93

8.95

Aplicando la máxima frecuencia de reloj que se determinó en el ejercicio 8.91, y suponiendo una velocidad de b-ansiciónasincronica de 4 MHz, determine el MTBF del sincronizador. Determine el MTBF del sincronizador de la figura X8. 91, suponiendo una velocidad de transición asincrónica de 4 MHz y una frecuencia de reloj de 40 MHz, que es menor que la máxima determinada en la figura X8.91. En esta situación, se presentaen realidad una "falla del sincronizador" solamente si DSYNCIN es metaestable. En otras palabras, SYNCIN puede permitirse ser metaestabledurante un tiempo corto, mientras no afecte DSYNCIN. Esto produce un MTBF mejor. Examine la patente de U.S. número 4,999,528, "Metastable-proof flip-flop (dispositivo biestable)" y describa por qué no siempre funciona como se anuncia. (Sugerencias: Las patentespuedenhallarse en www. pa tents. ibm. com. Hay suficiente información en este resumen de patente para averiguar cómo pude fallar el circuito.) En el circuito de sincronización de las figuras 8-102, 8-104 Y 8-106, se puede reducir el retardo de la transferencia de un byte desdeel dominio RCLK hasta el dominio SCLK si se utiliza una versión más anterior del pulso SYNC para arrancar el sincronizador. Suponiendo que usted pueda generar SYNC durante cualquier bit del byte recibido, ¿cuál bit debería utilizar para minimizar el retardo? También determine si su solución satisface los requerimientos de retardo máximo para el circuito. Suponga que todos los componentes tienen temporizaci6n 74AHCT que ellatch S-A está construido a partir de un par de compuertas NOA acopladas en cruz, y muestre un detallado análisis de temporizaci6n para sus respuestas.

Flaura

XI

Figura X8.91

794

Capitulo 8 Prácticas de diseño lógico secuencial 22 la of figura 37 8-1~, algusincroni~i6n de 8.96 En vez de utilizar un latch en el circuito de conuul de sincron~ión

8.97

nasaplic~iones utilizan un flip-flop (dispositivo biestable)D disparadopor fronteraCOfOO se muestraen la figura 8-111. Obtengalos requerimientosde retaftk) máximo y retardomínin» para estecircuito, COn'esJX>ndiente a las ecuaciones8-1 hastala 8-3, y discutasi esteenfoque facilita o em~ los requerimientosde retank>. Un famoso diseftador digital ideó el circuito mostrado en la figura X8.97(a), que sesuPOIM elimina la metaestabilidaden un periodo de un reloj de sistema.El circuito M es un ~. tor de voltaje analógico sin memoria cuya salida es I si a se encuentra en el es~ metaestabley O de otro modo. La idea del diseftador del circuito era que si la línea Q 14 detecta que estáen el estado metaestablecuando CLOCK se va al nivel bajo, la com~ NAND bon-aráel ftip-ftop (dispositivo biestable) D, el cual a su vez eliminará la salid¡ metaestable,provocando una salida Odel circuito M y negandoasí la entradaCLR del ftip ftop (dispositivo biestable). Los circuitos son todos suficientemente rápidos para que t