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DEPARTAMENTO DE ELÉCTRICA Y ELECTRÓNICA Diseño VLSI Dr. Byron Navas NRC: 2157 Santiago Gallegos Jonathan Solórzano Fecha: 14/11/2016 Informe Laboratorio #1

1 Objetivo Al finalizar este laboratorio, el estudiante debe ser capaz de entender y usar las funciones básicas de un editor de layout CMOS como Microwind. Además, mediante simulación, verificará algunas propiedades de la estructura de un transistor CMOS. 2 Preparación 2.1 Lea los capítulos 2 y 3 del tutorial de Microwind v3.0 [1]. Realice todos los ejercicios indicados en esos capítulos. Guarde su trabajo en archivos claramente identificados 2.2 Luego de consultar la bibliografía recomendada en el curso o en otras fuentes, responda a las siguientes preguntas. En todas sus respuestas indique la referencia bibliográfica empleada. 1. Defina que es un modelo CMOS e indique cuantos y cuales son. CMOS (complementary metal-oxide-semiconductor) es una familia lógica que ha sido empleado para la fabricación de circuitos integrados. Se caracteriza por utilizar transistores nMos y pMos, poseen una alta velocidad de acceso y un bajo consumo de electricidad .  MOS model 1  MOS model 3  BSIM4 MOS model http://www.set-up.es/la-tecnologia-cmos/ 2. Escriba la ecuación IDS del CMOS Model 3 e indique cual es la relación que tiene el valor de W y L sobre la corriente IDS y el voltaje de encendido Von del transistor. La ecuación de Ids para el Modelo 3 es: Para modo de corte Vgs < 0

𝐼𝑑𝑠 = 0 En Modo normal Vgs>Von

𝐼𝑑𝑠 = 𝐾𝑒𝑓𝑓

𝑊 𝑉𝑑𝑒 (1 + 𝐾𝐴𝑃𝑃𝐴 ∙ 𝑉𝑑𝑠 ) ∙ 𝑉𝐷𝐸 ∙ ((𝑉𝑔𝑠 − 𝑉𝑡ℎ ) − ) 𝐿𝑒𝑓𝑓 2

Donde:

𝑉𝑜𝑛 = 1.2𝑉𝑡ℎ 𝑉𝑡ℎ = 𝑉𝑇𝑂 + 𝐺𝐴𝑀𝑀𝐴(√𝑃𝐻𝐼 − 𝑉𝐵 − √𝑃𝐻𝐼) 𝑉𝐷𝐸 = min(𝑉𝐷𝑆, 𝑉𝐷𝑠𝑎𝑡 )

𝑉𝑑𝑠𝑎𝑡 = 𝑉𝑐 + 𝑉𝑠𝑎𝑡 − √𝑉𝑐 2 + 𝑉𝑠𝑎𝑡 2 𝑉𝑑𝑠𝑎𝑡 = 𝑉𝑔𝑠 − 𝑉𝑡ℎ 𝐿𝑒𝑓𝑓 𝑉𝑐 = 𝑉𝑀𝐴𝑋 0.06 𝐿𝑒𝑓𝑓 = 𝐿 − 2𝐿𝐷 𝜀0 𝜀𝑟 𝐾𝑃 𝐾𝑒𝑓𝑓 = 𝑇𝑂𝑋 (1 + 𝑇𝐻𝐸𝑇𝐴(𝑣𝑔𝑠 − 𝑣𝑡ℎ))

Modo sub umbral (𝑽𝑮𝑺 < 𝑽𝑶𝑵 ) 𝐼𝐷𝑆 = 𝐼𝐷𝑆 (𝑉𝑂𝑁 , 𝑉𝐷𝑆 )𝑒

𝑞(𝑉𝐺𝑆 −𝑉𝑂𝑁 ) 𝑛𝐾𝑇

[2] (E.Sicard, 2002)

3. Explique qué es voltaje de threshold. Complemente su explicación con un gráfico. Voltage de threshold(tensión umbral) asegura las tensiones de salida booleanas V(0) y V(1) al mantener uno de los transistores en corte hasta superar este voltaje; en ambas situaciones booleanas, el consumo es nulo pues el transistor cortado impide el paso de corriente a través de ambos(serie). El voltaje umbral se puede variar cambiando:   

La concentración de dopaje La capacitancia de óxido Estado de la superficie de carga

https://ece-research.unm.edu/jimp/vlsi/slides/chap2_1.html 4. En relación a la pregunta anterior. Indique porque generalmente el voltaje de salida de un transistor p-MOS o n-MOS no alcanza completamente el valor de VDD. Ejemplo: Si VDD = 1.2V, Vout = 0.8 V. Es VDD menos el voltaje de umbral que necesita ser superado para que el transistor supere el efecto de campo y Vout cambie de estado alto a bajo y viceversa. [2] (E.Sicard, 2002)

5. En un transistor p-MOS, una región n-well no puede estar flotando y debe polarizarse (conectarse a VDD) mediante un contacto metal to n-difussion. Indique por qué y cuáles serían las consecuencias de dejarlo flotando n-well es un pozo de material n sobre el sustrato de material tipo p. La región del pozo debe estar polarizada con un voltaje alto para evitar corto circuitos entre VDD y VSS. [2] (E.Sicard, 2002)

3 Actividades 3.1 Efectos del tamaño del canal (L) en forma de onda de salida de un transistor n-MOS 1. En Microwind 3.1, utilizando el CMOS generator y tecnología 0.12 um, cree un transistor n-MOS (L=2 lambda, W=10 lambda). Aplique un clock a gate “Vgate” (tl=0.475 ns, tr=0.025 ns, th=0.475 ns, tf=0.025 ns) y otro con el doble de frecuencia a drain “Vdrain” (tl=0.225 ns, tr=0.025 ns, th=0.225 ns, tf=0.025 ns). Haga visible el source (Visible Icon) y etiquételo “Vout”. Guarde el archivo. msk y simule para ver el comportamiento dinámico. nMos

Vgate

Vdrain

2. Capture la imagen de la forma de onda y explique por qué Vout tiene esa forma de onda en cada segmento.

Se observa que la salida se ve modificada solamente cuando Vgate se encuentra en un nivel alto en la cual se conecta el sustrato n del drain con el de source por lo que se puede observar Vdrain reflejado en Source, por contrario cuando Vgate se encuentra en nivel bajo no existe conexión entre Drain y Source por lo que el voltaje de Source no se modifica hasta tener un nuevo estado en alto; el voltaje en alto reflejado del drain no cumple con el voltaje de 1.2V sino 0.85V y esta diferencia es el voltaje umbral necesario para superar el efecto de campo del transistor.

3. Repita el procedimiento 3.1.1 pero usando un transistor n-MOS con L=8. Simule el comportamiento y registre los valores solicitados en 3.1.5

4. Repita el procedimiento 3.1.1 pero usando un transistor n-MOS con L=32. Simule el comportamiento y registre los valores solicitados en 3.1.5

5. Para los tres transistores creados, registre los valores observados en la siguiente tabla: (nota: desprecie los valores de voltaje observados al inicio de la onda) W[Lamda] 10 10 10

L[lambda] 2 8 32

Vout H max[V] 0.85 0.78 0.72

Vout L min[V] 0 0 0

6. Cuál es la conclusión que se puede derivar de estas observaciones respecto a la relación entre L y Vout. Mientras más grande sea L en el gate es necesario una diferencia de potencial o voltaje mayor por lo que el voltaje umbral será mayor y el nivel alto reflejado será menor. 7. Qué tipo de ‘0’ y ‘1’ lógico genera el transistor n-MOS (good or poor) 0 ’good’ 1 ‘poor’ 3.2 Efectos del tamaño del canal (L) en forma de onda de salida de un transistor p-MOS 1. En Microwind 3.1, utilizando el CMOS generator y tecnología 0.12 um, cree un transistor p-MOS (L=2 lambda, W=10 lambda). Aplique un clock a gate “Vgate” (tl=0.475 ns, tr=0.025 ns, th=0.475 ns, tf=0.025 ns) y otro con el doble de frecuencia a drain “Vdrain” (tl=0.225 ns, tr=0.025 ns, th=0.225 ns, tf=0.025 ns). Haga visible el source (Visible Icon) y etiquételo “Vout”. Guarde el archivo. msk y simule para ver el comportamiento dinámico. (nota: si no ha descubierto como polarizar el n-Wells en un p-mos, seleccione “Polarice Nwell to VDD (safe)”)

Vgate

Vdrain

p-mos

2. Capture la imagen de la forma de onda y explique por qué Vout tiene esa forma de onda en cada segmento.

Se observa que la salida se ve modificada solamente cuando Vgate se encuentra en un nivel bajo en la cual se conecta el sustrato n del drain con el de source por lo que se puede observar Vdrain reflejado en Source, por contrario cuando Vgate se encuentra en nivel alto no existe conexión entre Drain y Source por lo que el voltaje de Source no se encuentra definido ; el voltaje en alto reflejado del drain no cumple con el voltaje de 0V sino 0.286V y esta diferencia es el voltaje umbral necesario para superar el efecto de campo del transistor. 3. Repita el procedimiento 3.2.1 pero usando un transistor p-MOS con L=8. Simule el comportamiento y registre los valores solicitados en 3.2.5

4. Repita el procedimiento 3.2.1 pero usando un transistor p-MOS con L=32. Simule el comportamiento y registre los valores solicitados en 3.2.5

5. Para los tres transistores creados, registre los valores observados en la siguiente tabla: (nota: desprecie los valores de voltaje observados al inicio de la onda) W[Lambda] 10 10 10

L[lambda] 2 8 32

Vout H máx.[V] 1.2 1.2 1.2

Vout L min[V] 0.268 0.325 0.429

6. Cuál es la conclusión que se puede derivar de estas observaciones respecto a la relación entre L y Vout. Podemos concluir que si variamos nuestro L y Vout son proporcionales ya que si aumentamos nuestro L también aumenta nuestro voltaje out al tener utilizar un voltaje umbral mayor par superar el efecto de campo del transistor. 7. Qué tipo de ‘0’ y ‘1’ lógico genera el transistor p-MOS (good or poor) ‘0’: poor. ‘1’: good. 3.3 Diseño de Circuitos CMOS, XOR Gate 1. Diseñe el circuito CMOS AOI de una compuerta XOR de dos entradas A y B. Dibuje el circuito. Presente una tabla con los valores lógicos esperados en cada punto del circuito AOI22 Xor=A’B+AB’

Diagrama pull down (bubble out)

Dual pull up (bubble in)

Diseño circuito CMOS

A

B

A’

B’

F’

F

0

0

1

1

1

0

0

1

1

0

0

1

1

0

0

1

0

1

1

1

0

0

1

0

2. Implemente su diseño en el Layout Editor con tecnología de 1um. Use el CMOS generador si es necesario.

3. Inserte señales apropiadas, simule y verifique el funcionamiento. Compare con la tabla realizada en la actividad 3.3.1.

A

B

A⨁B (Teórico)

A⨁B (Simulación)

0

0

0

0

0

1

1

1

1

0

1

1

1

1

0

0

Se puede observar que el resultado de la simulación coincide con el valor de la compuerta XOR calculada teóricamente. 3.4 Tri-state output 1. Consulte como realizar una salida tipo tri-state con tecnología CMOS. Explique su funcionamiento. Una salida tri-state puede tener como su nombre lo indica tres estados lógicos: alto, bajo y alta impedancia; esto es utilizado cuando se conectan múltiples líneas en cortocircuito y para evitar el choque de niveles de voltaje entre estas, se utiliza el estado de alta impedancia denominado también estado Z.

Un diseño utilizado para realizar una compuerta tri-state es la siguiente

Donde C es la señal que controla la alta impedancia o el paso de un nivel alto o bajo, este circuito aún si se encuentra en alta impedancia tiene el inconveniente de consumir niveles de potencia por su primera etapa donde uno de los transistores será siempre polarizado ya sea a VDD o GND. Por esta razón se puede generar una variante de este circuito para así no utilizar esta potencia innecesaria de la siguiente manera.

Donde C representa igualmente la señal de control que dará paso a la alta impedancia (C en alto nivel) o nivel alto o bajo invertido de la entrada (C en bajo nivel) y en estado de alta impedancia ni VDD ni GND conducen evitando así un desgaste de potencia en este estado.

2. En el Layout Editor, implemente un inversor CMOS con salida tri-state. Verifique y demuestre el correcto funcionamiento. Diseño 1

Diseño 2

Diseño 1

Diseño 2

3. Investigue las aplicaciones de las salidas tri-state y provea un ejemplo. Las compuertas tri-state por su capacidad de presentar además del estado alto y bajo gracias a su estado Z de alta impedancia son capaces de impedir el flujo de corriente a través de ellas por lo que una de sus aplicaciones más importantes es la multiplexación de un bus compartido donde por ejemplo transitan datos y direcciones especialmente en comunicaciones, la alta impedancia evita estas colisiones evitando cortocircuitos y por ende fallas en los sistemas.

3.5 CMOS Design Rules (.rul files) 1. Analice el contenido del archivo de reglas de diseño cmos06.rul. Para tecnología de 0.6 micrones.

2. Investigue y presente una guía rápida con (1) estructura, (2) significado y objetivo de cada sección, e.g., Crosstalk, Junction capacitances. (No necesita explicar significado de todas las abreviaciones/parámetros pero si entender de manera general)

El archivo de reglas de diseño cmos06.rul contiene una estructura en la cual se detalla por secciones los diferentes valores divididos en tres secciones principales:

Especificaciones generales En esta sección se detalla las características que gobiernan esta regla las cuales son:   

lambda = 0.3 Lambda equivalente a la mitad de la tecnología en μm metalLayers = 3 Número de capas metálicas disponibles en el diseño ldd = 0 Inexistencia de difusiones laterales

Reglas de diseño por capas Se indica detalladamente la longitud, ancho, área y espaciado que debe de existir entre cada una de las capas existentes sean de poli silicona, difusiones, metales o vías de transmisión se dividen en secciones según el material utilizado          









   

Pozo (r20x) Poly (r30x) Contactos(r40x) Metal (r50x) Via(r60x) Metal2 (r70x) Via2(r80x) Metal3 (r90x) Pads(rp0x) Espesor de capas (especificado para cada material en μm) Parámetros de simulación Muestran los principales elementos que intervienen en la ejecución de la simulación dependiendo de las dimensiones de los componentes y las propiedades de los transistores cmos se dividen en las siguientes: Resistencia: Detalla por cada material la resistencia que presenta en una escala de 1Ω por cada cuadrado en la malla del simulador de dimensión λ por lo que en este documento será un cuadrado de 0.3x0.3 μm. Capacitancias Parasitas: Define la capacitancia creada por los diferentes elementos a utilizar en función de las dimensiones de los mismos se clasifican en: - Capacitancias de superficies: Generadas por todo elemento, se presentan en aF/μm2 - Croostalk: Son capacitancias generadas al presentarse dos conductores ruteados de la misma manera, la capacitancia Crosstalk se mide en aF/μm en función de la distancia de separación de los conductores. - Capacitancias de juntura: Son capacitancias generadas entre las difusiones P y N midiéndose en aF/𝜇𝑚2 Características NMOS Y PMOS basadas en el modelo 3: Son las características básicas que presentan los transistores en la simulación dentro de estas se pueden notar por ejemplo l3vot (Voltaje umbral), l3theta (factor de degradación), etc. Estos valores se basan en el modelo 3. Características NMOS Y PMOS basadas en el modelo BSIM4: Son las características básicas que presentan los transistores en la simulación dentro de estas se pueden notar por ejemplo l3vot (Voltaje umbral), l3theta (factor de degradación), etc. Estos valores se basan en el modelo BSIM4. DeltaT: Intervalo de tiempo mínimo necesario para el simulador Vdd: Alimentación entregada al chip Temperatura: Temperatura de operación del chip RiseTime: Tiempo de subida y de bajada típico del reloj.

3.6 Conclusiones:  Las medidas tanto de largo como de ancho de los transistores NMOS y PMOS afectan en su funcionalidad y niveles de voltaje a la salida de los mismos, por lo que las dimensiones de estos al momento de diseñar una compuerta lógica son esenciales.  Se debe tomar en cuenta que para diseñar un transistor tipo PMOS se debe colocarlo previamente en un pozo tipo N, el cual debe de polarizarse correctamente con un voltaje positivo para evitar cortocircuitos.  Gracias a la capacidad de crear diferentes niveles de contactos entre poli silicón y los diferentes metales es posible diseñar circuitos no solamente en horizontal sino de forma vertical lo que representa un ahorro de espacio significativo al momento de diseñar un microchip. 3.7 Recomendaciones:  Revisar el manual para obtener toda la información posible acerca de las características de los transistores y las reglas que deben cumplirse para un funcionamiento óptimo de los mismos.  Mantener a lo largo del diseño orden y claridad en los circuitos dentro del layout editor para así no generar conexiones no deseadas y verificar en todo momento que las reglas de la tecnología utilizada sean cumplidas.  Considerar que las diferentes tecnologías conllevan diferentes reglas y por lo tanto un comportamiento diferente del mismo circuito para estas por lo que la elección de una tecnología adecuada es crucial antes del diseño y debe de tomarse en cuenta a lo largo del mismo.

4 Bibliografía [1] E.Sicard, Microwind & DSCH Version 3.0 User’s Manual Lite Version, Insa, Tolouse-France, 2005 [2] E.Sicard, Microwind & DSCH Version 3.0 User’s Manual Version 2, Insa, Tolouse-France, 2002 [3] Segura,J ; Hawkins C, CMOS Electronics: How it Works, How it fails, Wliey Interscience,2004.