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CIRCUITOS LOGICOS MSI

INTRODUCCION Los sistemas digitales obtienen datos de información codificados en binario que continuamente se utilizan en alguna forma determinada. Algunas de las operaciones que se efectúan comprenden (1) decodificación y codificación; (2) multiplexación; (3) demultiplexación; (4) comparación; (5) conversión de código; (6) asignación de canales de datos. Todas estas operaciones y otras se han facilitado por la disponibilidad de numerosos CI en la categoría MSI (integración a mediana escala). En este capítulo estudiaremos muchos de los tipos comunes de dispositivos MSI. Pan cada uno de ellos se hará un breve análisis del correspondiente principio básico de operación y luego se presentarán CI específicos. Después mostraremos la forma en que se pueden utilizar solos o en combinación con otros CI en diversas aplicaciones.

9-1 DECODIFICADORES Un decodificador es un circuito lógico que acepta un conjunto de entradas que representan números binarios y que activan solamente la salida que corresponde a dicho dato de entrada. En otras palabras, un decodificador mira a sus entradas determina qué número binario está presente y activa la salida correspondiente a dicho número. Todas las otras salidas permanecerán inactivas. El diagrama para un decodificador general se muestra en la figura 9-1 con N entradas y M salidas. Debido a que cada una de las N entradas puede ser 0 o bien 1, hay 2N posibles combinaciones o códigos de entrada. Para cada una de estas combinaciones de entrada sólo una de las M salidas será activa (ALTA); todas las otras son BAJAS. Muchos decodificadores están diseñados para producir salidas activas en BAJO, donde solamente la salida seleccionada es BAJA, en tanto que todas las otras son ALTAS. Esto se indicará por la presencia de pequeños círculos en las líneas de salida del diagrama del decodificador. Algunos decodificadores no utilizan los 2N posibles códigos de entrada, sino sólo unos cuantos. Por ejemplo, un decodificador de BCD a decimal tiene un código de entrada de cuatro bits y 10 líneas de salida que corresponden a los 10 grupos de código BCD que van del 0000 hasta el 1001. Los decodificadores de este tipo a menudo están diseñados de forma tal que si cualquiera de los códigos que no se utilizan se aplican a la entrada, ninguna de las salidas se activaría. En el capítulo 7 vimos la forma en que los decodificadores se utilizan en conjunción con los contadores para detectar los diversos estados del contador. En esa aplicación fueron los FF del contador los que proporcionaron las entradas de código binarlo para el decodificador. La misma circuitería decodificadora básica se usa independientemente de donde provengan las entradas. La figura 9-2 muestra la circuitería para un decodificador con tres entradas y 23 = 8 salidas. Éste hace uso de todas las compuertas AND, de modo que las salidas son activas en ALTO. Para salidas activas en BAJO se utilizarán compuertas NAND. Observe que para un código de entrada dado, la única salida que es activa (ALTA) es la que

corresponde al decimal equivalente del código de entrada binario (por ejemplo, la salida O6 pasa a ALTO cuando CBA = 1102 = 610). Este decodificador se puede denominar de varias maneras. Puede llamársele decodificad or de 3 a 8 líneas , ya que tiene tres líneas de entrada y ocho líneas de salida. También se le podría denominar decodificador de binario a octal o convertidor de binario a octal debido a que toma un código binario de entrada de tres bits y activa una de las ocho salidas (octal) correspondiente a ese código. También se le conoce como decodificador 1 de 8 , ya que sólo una de las ocho salidas se activa a la vez.

Figura 9-1 Diagrama general del decodificador. Entradas de HABILITACION Algunos decodificadores tienen una o más entradas de HABILITACION que se utilizan para controlar la operación del decodificador. Por ejemplo, consulte el decodificador de la figura 9-2 y suponga que tiene una línea común de HABILITACIÓN conectada a una cuarta entrada de cada compuerta. Con esta línea de HABILITACIÓN mantenida en ALTO, el decodificador funcionará normalmente y el código de entrada A, B, C determinará qué salida es ALTA. Con la HABILITACIÓN sostenida en BAJO, sin embargo, todas las salidas serán forzadas a estar en el estado BAJO, independientemente de los niveles en las entradas A, B, C. Así, el decodificador es habilitado solamente si la HABILITACIÓN es ALTA. La figura 9-3 (a) muestra el diagrama lógico del decodificador 74LS138 tal y como aparece en el Manual de Datos de CI TTL de Fairchild. Al examinar este diagrama podemos determinar con exactitud la forma en que este decodificador funciona. Primero, observe que tiene salidas de compuerta NAND, de modo que sus salidas son activas en BAJO. Otra indicación es la denominación de las salidas como O 7 , O 6 , O 5 , etc.; la barra sobrepuesta de inversión indica que se trata de salidas activas en BAJO. El código de entrada se aplica en A2, Al y A0, donde A2 es el MSB. Con tres entradas y ocho salidas, éste es un decodificador de 3 a 8 o bien, equivalentemente, un decodificador 1 de 8. Las entradas E1 , E 2 , E 3 son entradas de habilitación separadas que se combinan en la compuerta AND. A fin de habilitar las compuertas NAND de salida para responder al

código de entrada en A2A1 A0, esta salida de la compuerta AND tiene que ser ALTA. Esto ocurrirá sólo cuando E1 = E 2 = 0 y E3 = 1. En otras palabras E1 y E 2 son activas en BAJO,

Figura 9-2 Decodificador de 3 a 8 líneas (o bien 11 de 8).

E3, es activa en ALTO y los otros tres tienen que estar en sus estados activos para activar las salidas del decodificador. Si una o más de las entradas de habilitación se encuentran en su estado inactivo, la salida de AND será BAJA, lo cual forzará a todas las salidas de NAND a estar en su estado ALTO inactivo, independientemente del código de entrada. Esta operación se resume en la tabla de verdad de la figura 9-3(b). Recuerde que x representa la condición 'no importa'. El símbolo lógico del 74LS138 se muestra en la figura 9-3(c). Observe la forma en que las salidas activas en BAJO son representadas y cómo se representan las entradas de habilitación. Aunque la compuerta AND de habilitación se muestra de manera externa al

bloque decodificador, forma parte de la circuitería interna del CI. El 74HC138 es la versión CMOS de alta velocidad de este decodificador.

Figura 9-3 (a) Diagrama lógico del decodificador 74LS138; (b) tabla de verdad; (c) símbolo lógico. (Cortesía de Fairchild, una compañía Schumberger.) Decodificadores de BCD a decimal La figura 9-5(a) muestra el diagrama lógico de un decodificador 7442 de BCD a decimal. El circuito también se consigue como 74LS42 y 74HC42. Cada salida cambia hacia el nivel BAJO sólo cuando se aplica su correspondiente entrada BCD. Por ejemplo, O 5 cambia hacia el nivel BAJO únicamente cuando DCBA =

0101; O8 lo hace cuando DCBA = 1000. Para aquellas combinaciones de entradas que no son válidas para BCD, ninguna de las salidas se activa. Este decodificador también se conoce como decodificador de 4 a 10 o decodificador de 1 a 10 . El símbolo lógico y la tabla de verdad del 7442 también aparecen en la figura. Observe que este decodificador no tiene entrada de habilitación.

Figura 9-5 (a) Diagrama lógico del decodificador 7442 de BCD a decimal; (b) símbolo lógico; (c) tabla de verdad. (Cortesía de Fairchild, una compañía Schumberger.) Decodificador/manejador de BCD a decimal El TTL 7445 es un decodificador/manejador de BCD a decimal. El término 'manejador' se añade a la descripción del CI porque éste tiene salidas de colector abierto que pueden trabajar con

corrientes y voltajes mayores que los límites de una salida TTL común. Las salidas del 7445 pueden consumir hasta 80 mA en el estado BAJO y ser llevadas hasta 30 V en el estado ALTO. Estas características las hacen adecuadas para manejar de manera directa cargas tales como indicadores de LED o lámparas, relevadores o motores de dc. Aplicaciones del decodificador Los decodificadores se emplean todas las veces que es necesario activar una salida o grupo de éstas cuando se presenta una combinación específica de niveles de entrada. Estos niveles frecuentemente son proporcionados por las salidas de un contador o registro. Cuando las entradas del decodificador provienen de un contador al que llegan pulsos de manera continua, las salidas del decodificador se activan en forma secuencial y se pueden emplear para temporizar o poner señales en secuencia para apagar y encender dispositivos en instantes específicos. Un ejemplo de este tipo de operación aparece en la figura 9-6 donde el contador 74LS293 y el decodificador/manejador 7445 se emplean de la manera antes descrita.

Figura 9-6 Combinación contador/decodificador utilizada para generar una temporización y secuencia de operaciones.

9-2 DECODIFICADORES/MANEJADORES DE BCD A SIETE SEGMENTOS La mayor parte del equipo digital cuenta con algún medio para presentar la información de forma tal que pueda ser entendida fácilmente por el operador o el usuario. Esta información es a menudo de carácter numérico pero puede ser también alfanumérica (números y letras). Uno de los métodos más simples y populares para mostrar dígitos numéricos usa una configuración de 7 segmentos [figura 9-7(a)] para formar los caracteres decimales de 0 a 9 y algunas veces los caracteres hexadecimales de A a F. Un arreglo común hace uso de diodos emisores de luz (LED) para cada segmento, controlando la corriente a través de cada LED. Algunos segmentos se encenderán y otros permanecerán apagados de modo tal que el patrón del carácter deseado será generado. La figura 9-7(b) muestra los patrones de segmentos que sirven para presentar los diversos dígitos. Por ejemplo, para el '6' los segmentos c, d, e, f y g se encienden, en tanto que los segmentos a y b se apagan. Se utiliza un decodificador/mane jador de BCD a 7 segmentos para tomar una entrada BCD de cuatro bits y dar las salidas que pasarán corriente a través de los segmentos indicados para presentar el dígito decimal. La lógica de este decodificador es más complicada que la que analizamos anteriormente, debido a que cada salida es activada para más de una combinación de entradas. Por ejemplo, el segmento e debe ser activado para cualquiera de los dígitos 0, 2, 6 y 8, lo que significa cuando cualquiera de los códigos 000, 0010, 0110 o 1000 ocurra. La figura 9-8(a) muestra un decodificador/manejador de BCD a 7 segmentos (TTL 7446 o 7447) que se utiliza para manejar una presentación LED de 7 segmentos. Cada segmento consta de uno o dos LED. Los ánodos de los LED están todos unidos a Vcc (+ 5 V). Los cátodos de los LED están conectados a través de resistencias limitadoras de corriente a las salidas adecuadas del decodificador/manejador. Éste tiene salidas activas en BAJO que son transistores con colector abierto que pueden manejar una corriente bastante grande. Esto se debe a que los mostradores LED pueden requerir 10 mA a 40 mA por segmento, según su tipo y tamaño. Para ilustrar la operación de este circuito, supongamos que la entrada BCD es D = 0, C = 1, B = 0, A = 1, que es BCD de 5. Con estas entradas las salidas del decodificador/ manejador a , f , g , c , y d serán llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya corriente a través de los segmentos LED a, f, g, c y d, presentando con esto el número 5. Las salidas b y e serán ALTAS (abiertas), así que los segmentos LED b y e no encienden. Los decodificadores/manejadores 7446/47 están diseñados para activar segmentos específicos aun de códigos de entrada mayores que 1001. La figura 9-8(b) muestra cuáles segmentos son activados para cada uno de los códigos de entrada de 0000 a 1111. Observe que un código de entrada de 1111 (15) borrará todos los segmentos. Los decodificadores a siete segmentos tales como los 7446/47 son las excepciones a la regla de que los circuitos decodificadores sólo excitan ('activan') una salida por cada combinación de entradas. Más bien, excitan un patrón exclusivo de salidas por cada combinación de entradas.

Figura 9-7 (a) Configuración de siete segmentos; (b) segmentos activos para cada dígito. Exhibidores con LED de ánodo común en contra de cátodo común El exhibidor con LED utilizado en la figura 9-8 es del tipo de ánodo común porque los ánodos de todos los segmentos están unidos, juntos, con VCC, Otro tipo de exhibidores a siete segmentos utiliza un arreglo de cátodo común en el cual los cátodos de todos los segmentos están unidos y conectados a tierra. Este tipo de exhibidores con LED a siete segmentos se excita con un decodificador/manejador BCD a 7 segmentos con salidas ALTAS activas que aplican un voltaje ALTO en los ánodos de los segmentos que se van a excitar. El 7448 es un decodificador y excitador que se puede emplear con ese propósito.

Figura 9-8 (a) Decodificador/manejador de BCD a 7 segmentos que maneja a un exhibidor LED de 7 segmentos con ánodo común; (b) patrones de segmento para todos los posibles códigos de entrada.

9-3 EXHIBIDORES CON CRISTAL LÍQUIDO (LCD) Un exhibidor con LED genera o emite energía luminosa cuando pasa la corriente por los segmentos individuales. Un exhibidor con cristal líquido (LCD) controla la reflexión de la luz disponible. Esta luz disponible, puede ser simplemente luz ambiente (circundante) tal como la luz solar o la iluminación normal de la habitación; en los LCD reflejante s se utiliza la luz ambiente. O bien, puede ser suministrada por una pequeña fuente de luz que sea parte de la unidad de exhibición; en las LCD encontradas (espalda con espalda) se utiliza este método. En cualquier caso, las LCD han logrado más aceptación por su consumo de corriente sumamente bajo, en comparación con los LED, especialmente, en equipo alimentado con baterías, como calculadoras, relojes digitales e instrumentos eléctricos portátiles de medición. Los LED tienen la ventaja de ser más brillantes y, al contrario de los LCD reflejantes, se pueden ver con facilidad en lugares oscuros o mal iluminados. Básicamente, los LCD operan con un voltaje bajo (típicamente, 3 a 15 V rms), con señal ca en baja frecuencia (25 a 60 Hz) y consumen muy poca corriente. Con frecuencia se arreglan como exhibidores de siete segmentos para lecturas numéricas como se ilustra en la figura 9-9(a). El voltaje de ca necesario para activar un segmento, se aplica entre el segmento y el plano posterior , que es común para todos los segmentos. El segmento y el plano posterior forman un capacitor que consume muy poca corriente en tanto que la frecuencia de la ca sea baja. Por lo general, no es menor de 25 Hz, dado que esto produciría un parpadeo notorio.

Figura 9-9 Dispositivo de exhibición visual de cristal líquido (a) de arreglo básico; (b) aplicando un voltaje entre el segmento y el plano posterior hace que el segmento cambie a ENCENDIDO. El voltaje cero hace que el segmento cambie a APAGADO. Una explicación que se considera como simplificada de la forma en que funciona un LCD es más o menos como sigue: cuando no hay diferencia de potencial entre un segmento y el plano posterior, se dice que el segmento no está excitado (está apagado). Los segmentos d, e, f y g, en la figura 9-9(b) están apagados (OFF) y reflejarán la luz incidente, con lo cual serán invisibles contra su fondo. Cuando se aplica un voltaje adecuado de ca entre un segmento y el plano posterior, se excita el segmento. Los segmentos a, b y c están excitados o encendidos y se excita el segmento (ON). Los segmentos a, b y c, véase figura 9-9(b) están excitados o encendidos (ON) y no reflejan la luz incidente; por ello, se ven oscuros contra el fondo.

Manejo de un LCD Un segmento LCD se encenderá cuando se aplique un voltaje de ca entre el segmento y el plano posterior, y se apagará cuando no haya voltaje entre los dos. En vez de generar una señal de ca, es práctica común producir el voltaje requerido aplicando ondas cuadradas fuera de fase al segmento y plano posterior. Esto se ilustra en la figura 9-10 para un segmento. Una onda cuadrada de 40 Hz se aplica al plano posterior y también a la entrada de una compuerta OR-exclusiva CMOS 74HC86. La otra entrada a la EX-OR es una entrada que controlará si el segmento está APAGADO o ENCENDIDO. Cuando la entrada CONTROL es BAJA, la salida EX-OR será exactamente la misma que la onda cuadrada de 40 Hz, de manera que las señales aplicadas al segmento y plano posterior son iguales. Ya que no hay diferencia de voltaje, el segmento estará apagado. Cuando la entrada CONTROL es ALTA, la salida EX-OR será la INVERSA de la onda cuadrada de 40 Hz, de modo que la señal que se aplica al segmento está fuera de fase con la señal aplicada al plano posterior. Por ello el voltaje de segmento se encontrará alternativamente en + 5 V y en -5 V en relación con el plano posterior. Este voltaje de ca encenderá el segmento.

Figura 9-10 Método para conducir un segmento LCD. Cuando CONTROL es BAJO, el segmento está apagado. Cuando CONTROL es ALTO, el segmento está encendido.

Esta misma idea se puede ampliar a un exhibidor LCD de 7 segmentos completo, como se muestra en la figura 9-1 1. Aquí el decodificador/manejador de BCD a 7 segmentos CMOS 4511 proporciona las señales de CONTROL a cada una de las siete compuertas EX-OR para los siete segmentos. El 4511 tiene salidas activas en ALTO, ya que se requiere un estado ALTO para encender un segmento. El decodificador/excitador y las compuertas EXOR de la figura 9-11 están disponibles en un solo microcircuito. Uno de esos dispositivos es el CMOS 74HC4543. Acepta el código de entrada de BCD y produce las salidas para la excitación directa de los segmentos de LCD. En términos generales, se utilizan dispositivos CMOS para manejar LCD por dos razones: (1) requieren mucho menos potencia que los TTL y se adecuan mejor a las aplicaciones alimentadas con baterías; (2) el voltaje de estado BAJO de los TTL no es exactamente 0 V y puede ser tanto como 0.4 V. Esto producirá un componente de voltaje de cd entre el segmento y el plano posterior que reduce considerablemente la duración de vida de un LCD.

Figura 9-11

Método para manejar un segmento LCD de 7 segmentos.

9-4 CODIFICADORES La mayoría de los decodificadores aceptan un código de entrada de N bits y produce un estado ALTO (o BAJO) en una y sólo una línea de salida. En otras palabras, podemos decir que un decodificador identifica, reconoce o bien detecta un código específico. Lo opuesto a este proceso de decodificación se denomina codificación y es realizado por un circuito lógico que se conoce como codificado r. Un codificador tiene varias líneas de entrada, sólo una de las cuales se activa en un momento dado, y produce un código de salida de N bits, según la entrada que se active. La figura 9-12 es el diagrama general de un codificador con M entradas y N salidas. Aquí las entradas son activas en ALTO, lo cual significa que normalmente son BAJAS. Ya vimos que un decodifícador de binario a o ctal (o decodificad or de 3 a 8 líneas ) acepta como entrada un código de tres bits y activa una de las ocho líneas que corresponde al código. Un codificado r de octal a binario (o codifica dor de 8 a 3 líneas) lleva a cabo la función opuesta; acepta ocho líneas de entrada y produce un código de salida de tres bits que corresponde a la entrada activada. La figura 9-13 muestra la lógica del circuito y la tabla de verdad para un codificador de octal a binario con entradas activas en BAJO.

Al estudiar la lógica del circuito, usted puede verificar que un nivel BAJO en cualquiera de las entradas producirá como salida el código binarlo correspondiente a la entrada. Por ejemplo, un estado BAJO en A3 , (mientras las demás entradas permanecen en ALTO) dará como resultado O2 = 0, O1 = 1 y O0 = 1, que es el código binario correspondiente a 3. Observe que A0 no está conectada a las compuertas lógicas porque las salidas del codificador normalmente son 000 cuando ninguna de las entradas desde A1 hasta A9 , se encuentran en el estado BAJO.

Figura 9-12 Diagrama general de decodificador.

Codificadores de prioridad El último ejemplo señala un problema con el sencillo circuito codificador de la figura 9-13 cuando se activa más de una entrada al mismo tiempo. Una versión modificada de este circuito, denominada codificador de prioridad , incluye la lógica necesaria para asegurar que cuando dos o más entradas son activadas al mismo tiempo, el código de salida corresponderá al de la entrada que tiene asociado el mayor de los números. Por ejemplo, cuando A3 y A5 se encuentran en BAJO, el código de salida será 101 (5). De manera similar, cuando A6 , A2 , y A0 están todas en el estado BAJO, el código de salida es 1 l 0 (6). Los CI 74148, 74LS148 y 74HC148 son todos codificadores de prioridad de octal a binario.

Figura 9-13 Circuito lógico correspondiente a un codificador de octal a binario (de 8 a 3 líneas). Para que funcione de manera adecuada, sólo puede estar activa una entrada a la vez. Codificador de prioridad de decimal a BCD 74147 La figura 9-14 muestra el símbolo lógico y la tabla de verdad para el 74147 (74LS147 y 74HC147), el cual funciona como un codificador de prioridad de decimal a BCD. El circuito tiene nueve líneas activas en BAJO que representan los dígitos de 1 hasta 9, y produce como salida el código BCD negado correspondiente a la entrada activa que tiene el mayor número.

Figura 9-14 Codificador 74147 de prioridad decimal a BCD. Examinemos la tabla de verdad para averiguar cómo funciona este circuito. La primera línea de la tabla muestra todas las entradas en sus estados inactivos, ALTO. Para esta condición la salida es 1111, que es el inverso del código 0000 que en BCD corresponde a 0. El segundo renglón de la tabla señala que un estado BAJO en A9 sin importar el estado de las demás entradas, produce como salida el código 0110, que es el inverso del código 1001, el código BCD para 9. El tercer renglón muestra que un BAJO en A8 siempre y cuando A9 se encuentra en ALTO, produce como código de salida 0111, que es el complemento de 1000, el código BCD para 8. De manera similar, los demás renglones de la tabla señalan

que un estado BAJO en cualquier entrada, siempre y cuando las entradas que tienen una numeración mayor se encuentren en ALTO, produce como salida el código BCD negado para dicha entrada. Las salidas del 74147 normalmente se encuentran en el estado ALTO cuando ninguna de las entradas está activa. Esto corresponde a la condición de entrada 0 decimal. No existe entrada A0 porque el codificador supone que la entrada es 0 cuando todas las demás entradas están en el estado ALTO. Las salidas negadas del 74147 pueden convertirse a BCD normal conectando cada una de ellas a un INVERSOR.

Codificador interruptor La figura 9-15 muestra la forma en que puede usarse un 74147 como codificador interruptor . Los 10 interruptores podrían ser las teclas de una calculadora que representen los dígitos del 0 al 9. Los interruptores son del tipo normalmente abierto, de manera que las entradas del codificador son todas ALTAS y la salida BCD es 0000 (observe los INVERSORES). Cuando se presione la tecla de un dígito, el circuito producirá el código BCD para ese dígito. Como el 74147 es un codificador de prioridad, el oprimir teclas simultáneas producirá el código BCD sólo para la tecla con numeración mayor.

Figura 9-15 Interruptor codificador de decimal a BCD

El codificador interruptor de la figura-9-15 se puede utilizar cuando tengan que introducirse manualmente datos BCD en un sistema digital. Un ejemplo primario sería el de una calculadora electrónica, donde el operador oprime varios interruptores del teclado en sucesión para introducir un número decimal. En una calculadora básica simple, el código BCD de cada dígito decimal se introduce en un registro de almacenamiento de 4 bits. En otras palabras, cuando se presiona la primera tecla, el código BCD de ese dígito es enviado a un registro FF de 4 bits; cuando se oprime el segundo interruptor, el código BCD de ese dígito es enviado a otro registro FF de 4 bits, y así sucesivamente. Por tanto, una calculadora que pueda manejar ocho dígitos tendrá ocho registros de 4 bits para almacenar los códigos BCD de estos dígitos. Cada registro de 4 bits maneja un decodificador / manejador y una presentación visual numérica de manera que el número de ocho dígitos pueda ser visualizado. La operación antes descrita puede efectuarse con el circuito de la figura 9-16. Este circuito tomará tres dígitos decimales introducidos desde el teclado en secuencia, los codificará en BCD y almacenará en BCD en tres registros de salida FF. Los 12 flip-flops Q0 a Q11 del tipo D, se emplean para recibir y almacenar los códigos BCD de los dígitos. Los flip-flops Q8 a Q11 almacenan el código BCD del dígito más significativo (MSD), que es el primero que se introduce en el teclado Q4 a Q7 almacenan el segundo dígito introducido y Q0 a Q3 almacenan el tercer dígito introducido. Los FF X, Y y Z forman un contador de anillo (capítulo 7) el cual controla la transferencia de datos desde las salidas del codificador hasta el registro de salida adecuado. La compuerta OR produce una salida ALTA cada vez que se

Figura 9-16 Circuito para entrada por teclado de un número de tres dígitos en el registro de almacenamiento.

oprime una de las teclas. Esta salida puede ser afectada por el rebote de contacto del interruptor, que produciría varios pulsos antes de establecerse en el estado ALTO. El multivibrador monoestable (MV) se utiliza para neutralizar el rebote del interruptor disparándose en la primera transición en sentido positivo de la compuerta OR, y permaneciendo ALTO durante 20 ms, mucho más de lo que dura el rebote del interruptor. La salida del MV proporciona los pulsos de reloj para el contador de anillo. La operación del circuito se describe como sigue para el caso donde se introduce el número decimal 309: 1. Se oprime la tecla BORRAR. Esta fija todos los flip-flops Q0 a Q11 a 0. También restablece los X e Y y preestablece el FF Z en 1, de manera que el contador de anillo empieza desde el estado 001. 2. Se libera la tecla BORRAR y se oprime la tecla '3'. Las salidas del codificador 1100 se invierten para producir 0011, el código BCD de 3. Estos valores binarios son remitidos a las entradas D de los tres registros de salida de cuatro bits. 3. La salida OR pasa a ALTO (ya que dos entradas han pasado a ALTO) y dispara la salida del MV monoestable Q = 1 para 20 ms. Después de 20 ms, Q retorna ad estado BAJO y lleva al contador de anillo al estado 100 (X pasa a ALTO). La transición positiva en X es alimentada a las entradas RELOJ de los flip-flops Q8 a Q11, de manera que las salidas del codificador sean transferidas a estos FF. Es decir, Q11 = 0, Q0 = 0, Q9 = 1, y Q8 = 1. Observe que los flip-flops Q0 a Q7 no son afectados, debido a que sus entradas de RELOJ no han recibido una transición positiva. 4. Se libera la tecla '3' y la salida de la compuerta OR regresa a BAJO. Después se oprime la tecla '0'. Esto produce el código BCD de 0000, que es alimentado a las entradas de los tres registros. 5. La salida OR pasa a ALTO en respuesta a la tecla '0' (observe el INVERSOR) y dispara al MV monoestable por 20 ms. Al cabo de 20 ms el contador de anillo se corre al estado 010 (Y pasa a ALTO). La transición positiva en Y es alimentada a las entradas de RELOJ de Q4 a Q7 y transfiere 0000 a estos FF. Observe que los flip-flops Q0 a Q3, y Q8 a Q11 no son afectados por la transición Y. 6. Se libera la tecla 'O' y la salida OR regresa a BAJO. Se oprime la tecla '9', produciéndose las salidas BCD 1001, que alimentan a los FF de almacenamiento. 7. La salida OR vuelve a pasar a ALTO, disparando al MV monoestable, que a su vez lleva el contador de anillo al estado 001 (Z pasa a ALTO). La transición positiva en Z se alimenta a las entradas de RELOJ de Q0 a Q3 y transfiere el estado 1001 a estos FF. Los otros flip-flops de almacenamiento no son afectados. 8. En este punto el registro de almacenamiento contiene 0011 0000 1001, comenzando con Q11. Este es el código BCD de 309. Estas salidas de registro alimentan decodificadores/ rnanejadores que manejan exhibidores visualmente adecuados para indicar los dígitos decimales 309. 9. Las salidas de los FF de almacenamiento se alimentan también a otros circuitos del sistema. Por ejemplo, en una calculadora estas salidas serían remitidas a la sección aritmética para su procesamiento.

9-5 SIMBOLOS IEEE/ANSI En esta sección examinaremos los símbolos IEEE/ANSI para varios decodificadores y codificadores. La figura 9-17(a) muestra el símbolo IEEE/ANSI para el decodificador 7442. Es bastante sencillo. Observe la etiqueta BCD/DEC, la cual denota que éste es un circuito decodificador de BCD a decimal. Asimismo, observe la forma en que están numeradas las entradas y salidas dentro del bloque que conforma el símbolo. Éstos no son números de terminales del CI. Por ejemplo, las entradas al 7442 tienen los números 1, 2, 4 y 8 respectivamente dentro del rectángulo. Éstos indican las ponderaciones correspondientes a cada entrada al número BCD. El símbolo IEEE/ANSI para el 7445 aparece en la figura 9-17(b) y es similar al del 7442 salvo por dos diferencias. La primera de ellas es que cada salida tiene un diamante subrayado que sirve para indicar la estructura de colector abierto. La segunda es el triángulo que se encuentra en la parte media del símbolo y que sirve para indicar que el dispositivo es un buffer o un manejador con capacidades de voltaje y/o corriente mayores que las normales.

Figura 9-17 Símbolos IEEE / ANSI para varios decodificadores

La figura 9-17(c) es el símbolo para el decodificador 74LS138. Observe que la etiqueta BIN/OCT señala la función de decodificación de binario a octal. Asimismo, observe la forma en que las tres entradas de habilitación están combinadas en un bloque AND para producir la señal de habilitación interna EN. La figura 9-18 contiene el símbolo IEEE/ANSI para el CI codificador 74147. La etiqueta HPRI/BCD indica que la función de este CI es convertir la entrada activa con la mayor prioridad en el correspondiente código BCD. De nuevo, observe la forma en que se encuentran numeradas las entradas y salidas dentro del bloque que conforma el símbolo.

Figura 9-18 Símbolo IEEE / ANSI para el codificador 74147

9-6 DETECCION DE FALLAS A medida que los circuitos y sistemas se vuelven más complejos, aumenta el número de causas posibles de fallas. Mientras el procedimiento para aislar y corregir una falla sigue siendo esencialmente el mismo, la aplicación del proceso de observación/análisis es más importante cuando los circuitos son complejos, porque ayuda al técnico a situar la ubicación de la falla en una parte del circuito. Esto disminuye a una cantidad razonable la serie de pasos que se deben seguir así como la cantidad de datos que deben analizarse. Al comprender la operación del circuito, observar los síntomas de la falla y hacer un razonamiento, el técnico a menudo puede predecir las posibles fallas aun antes de siquiera tomar una punta de prueba lógica o de osciloscopio. Este proceso de observación y análisis es el que los técnicos con poca experiencia vacilan en aplicar, quizá por la gran variedad y capacidad del moderno equipo de prueba que tienen a su alcance. Es fácil confiar demasiado en estas herramientas mientras no se utilice de manera adecuada la capacidad de razonamiento y las habilidades analíticas. 9-7 MULTIPLEXORES (SELECTORES DE DATOS) Un equipo estéreo moderno para el hogar puede tener un interruptor que selecciona la música de una de cuatro fuentes: una cinta de casete, un disco compacto (CD), una tornamesa o un radio. El interruptor selecciona una de las señales electrónicas de una de estas cuatro fuentes y la envía al amplificador de potencia y a las bocinas (altavoces). En

términos sencillos, eso es lo que hace un multiplexor : selecciona una de las diversas señales de entrada y la pasa a una salida. Un multiplexor o selector de datos es un circuito lógico que acepta varias entradas de datos y permite sólo a una de ellas alcanzar la salida. La dirección deseada de los datos de entrada hacia la salida es controlada por entradas de SELECCIÓN (que algunas veces se conocen como entradas de DIRECCIÓN). La figura 9-19 muestra el diagrama funcional de un multiplexor general (MUX). En este diagrama las entradas y salidas se trazan como flecha, anchas en lugar de líneas; esto indica que éstas pueden ser una o más líneas de señales. El multiplexor actúa como un interruptor de posiciones múltiples controlado digitalmente, donde el código digital que se aplica a las entradas de SELECCION controla qué entradas de datos serán trasladadas hacia la salida. Por ejemplo, la salida Z será igual a la entrada de datos I0, de algún código de entrada de SELECCIÖN determinado; Z será igual a I1, para otro código de entrada de SELECCIÓN específico, y así sucesivamente. Dicho de otra manera, un multiplexor selecciona una de N fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida. A esto se le llama multiplexaje.

Figura 9-19

Diagrama funcional de un multiplexor digital (MUX).

Multiplexor básico de dos entradas La figura 9-20 muestra la circuitería lógica de un multiplexor de dos entradas, I0 e I1, y una entrada de SELECCIÓN S. El nivel lógico que se aplica a la entrada S determina qué compuerta AND se habilita, de manera que su entrada de datos atraviese la compuerta OR hacia la salida Z. Viendo esto desde otro punto de vista, la expresión booleana de la salida es Z = I 0 S + I1 S Con S = 0, esta expresión se convierte en Z = I0 * 1 + I1 * 0

{compuerta 2 habilitada}

lo cual indica que Z será idéntica a la señal de entrada I0, que puede ser un nivel lógico fijo o bien, una señal lógica que varía con el tiempo. Con S = 1, la expresión se transforma en Z Z = I0 * 0 + I1 * 1 {compuerta 1 habilitada} = I1 lo cual muestra que la salida Z será idéntica a la señal de entrada I1.

Figura 9-20 Multiplexor de dos entradas

Un ejemplo de dónde se podría emplear este MUX de dos entradas, sería en un sistema de computadora en el que se utilizan dos señales diferentes de RELOJ MAESTRO: una señal de reloj de alta velocidad (digamos 10 MHz.) para algunos programas y una de baja velocidad o lenta, (de 4.77 MHz.) para algunos otros. Con el circuito de la figura 9-20, la señal de reloj de 10 MHz se conectaría a I0 y la de 4.77-MHz a I1, una señal de la sección de lógica de control de la computadora, excitaría la entrada SELECCIONAR para controlar cuál señal de reloj aparece en la salida Z para enviarla a los otros circuitos de la computadora. Multiplexor de cuatro entradas Se puede aplicar la misma idea básica para formar el multiplexor de cuatro entradas que se muestra en la figura 9-21. Aquí hay cuatro entradas, que se transmiten en forma selectiva a la salida con base en las cuatro combinaciones posibles de las entradas de selección S1 S0. Cada entrada de datos se accesa con una combinación diferente de niveles de entrada de selección. I0 se captura con S 1 S 0 de manera que I0, pasará a través de su compuerta AND hacia la salida Z sólo cuando S1 = 0 y S0 = 0. La tabla de la figura da las salidas de otros tres códigos de selección de entrada.

Figura 9-21 Multiplexor de cuatro entradas. En las familias lógicas TTL y CMOS se dispone regularmente de multiplexores de dos, cuatro, ocho y dieciséis entradas. Estos CI básicos pueden ser combinados para el multiplexaje de un gran número de entradas. Multiplexor de ocho entradas La figura 9-22(a) muestra el diagrama lógico del multiplexor de ocho entradas 74151 (74LS151, 74HC151). Este multiplexor tiene una entrada de habilitación, E , y ofrece salidas normales e invertidas. Cuando E = 0, las entradas de selección S2 S1 S0 seleccionarán una entrada de datos (desde I0 hasta I7) para pasar hacia la salida Z. Cuando E = 1, el multiplexor es deshabilitado de manera que Z = 0, independientemente del código de entrada de selección. Esta operación se resume en la figura 9-22(b), y el símbolo lógico 74151 se muestra en la figura 9-22(c). Multiplexor cuádruple de dos entradas (74157/LS157/HC157) Este es un CI muy útil que contiene cuatro multiplexores de dos entradas como el de la figura 9-20. El diagrama lógico del 74157 se muestra en la figura 9-24(a). Observe la forma en que se marcan las entradas y salidas de datos.

9-8 APLICACIONES DE LOS MULTIPLEXORES Los circuitos multiplexores encuentran numerosas y variadas aplicaciones en sistemas digitales de todos los tipos. Estas aplicaciones Incluyen selección y dirección de datos, secuencia de operaciones, conversión de paralelo a serial, generación de ondas y generación de funciones lógicas. Analizaremos algunas de éstas aquí y varias más en los problemas al final del capítulo.

Figura 9-22 (a) Diagrama lógico del multiplexor 75151; (b) tabla de verdad; (c) símbolo lógico. (Cortesía de Fairchild, una compañía Schlumberger.)

Dirección de los datos Los multiplexores pueden dirigir los datos desde una de varias fuentes hasta un destino. Una aplicación común emplea multiplexores 74157 para seleccionar y presentar visualmente el contenido de cualquiera de los dos contadores BCD, utilizando un solo conjunto de decodificadores/conductores y dispositivos de exhibición con LED. La configuración del circuito se muestra en la figura 9-25.

Figura 9-24 (a) Diagrama lógico del multiplexor 74157; (b) símbolo lógico; (c) tabla de verdad. (Cortesía de Fairchild, una compañía Schlumberger.)

Cada contador consta de dos etapas BCD en cascada y cada una es conducida por su señal de reloj. Cuando la línea SELECCIÓN DE CONTADOR es ALTA, las salidas del contador 1 podrán pasar a través de los multiplexores hacia el decodificador/manejador para presentarse en los exhibidores LED. Cuando SELECCIÓN DE CONTADOR = 0, las salidas del contador 2 pasarán a través de los multiplexores hacia los dispositivos de Visualización. En esta forma el contenido decimal de un contador o del otro será presentado visualmente bajo el control de la entrada de SELECCIÓN DE CONTADOR. Una situación común donde podría usarse esto es en un reloj digital. La circuitería de éste contiene muchos contadores y registros que se ocupan de los segundos, minutos, horas, días, meses, programación de la alarma, etc. Un esquema de multiplexaje como éste permite que se visualicen diferentes datos en el número limitado de lecturas decimales.

Figura 9-25 Sistema para presentar visualmente dos contadores BCD de dígitos múltiples, uno a la vez.

El objetivo de la técnica de multiplexaje tal y como se usa aquí, consiste en compartir el tiempo de los codificadores/manejadores y mostrar circuitos entre los dos contadores en vez de tener un conjunto aparte de decodificadores/manejadores y exhibidores visuales de cada contador. Esto da lugar a un ahorro significativo en el número de conexiones alambradas, especialmente cuando se añaden más etapas BCD a cada contador. Aún más importante es que representan una considerable reducción en consumo de potencia, ya que los decodificadores/manejadores y los exhibidores LED por lo general consumen cantidades relativamente grandes de corriente de la fuente VCC Desde luego, esta técnica tiene la limitación de que sólo un contenido del contador se puede mostrar a la vez. Sin embargo, en muchas aplicaciones esto no es una desventaja. Se podría utilizar una configuración de interrupción mecánica para realizar la función de interrumpir primero un contador y después el otro para los decodificadores/manejadores y las presentaciones visuales; pero el número de contactos de interruptor que se requieren, la complejidad del alambrado y el tamaño físico podrían ser desventajas sobre el método completamente lógico de la figura 925. Conversión de paralelo a serial Muchos sistemas digitales procesan datos binarios en forma paralela (todos los bits simultáneamente) porque es más rápido. Sin embargo, cuando estos datos deben transmitirse a distancias relativamente largas, la configuración en paralelo es indeseable puesto que requiere un número considerable de líneas de transmisión. Por esta razón, los datos binarios que están en forma paralela a menudo se convierten en forma serial antes de ser transmitidos a un destino remoto. Un método para efectuar esta conversión de paralelo a serial hace uso de un multiplexor, como se ilustra en la figura 9-26. Los datos figuran en forma paralela en las salidas del registro X y son alimentadas al multiplexor de ocho entradas. Se usa un contador de 3 bits (MOD-8) para ofrecer los bits del código de selección S2S1S0, de manera que entre en el ciclo de 000 a 111 cuando se apliquen pulsos de reloj. En esta forma, la salida del multiplexor será X, durante el primer periodo del reloj, X1 durante el segundo periodo, y así sucesivamente. La salida Z es una forma de onda que es una representación serial de los datos de entrada en paralelo. Las formas de onda de la figura corresponden al caso donde X7X6X5X4X3X2X1X0 = 10110101. Este proceso de conversión emplea un total de ocho ciclos de reloj. Observe que X0 (LSB) se transmite primero y X7 (MSB) se transmite al final. Secuencia de operaciones El circuito de la figura 9-27 utiliza un multiplexor de ocho entradas como parte de un secuenciador de control que pasa por siete etapas, cada una de las cuales acciona alguna parte del proceso físico bajo control. Por ejemplo, este proceso podría ser un horno de alta temperatura que es energizado por siete calentadores diferentes, los cuales deben activarse uno a la vez. El circuito utiliza, asimismo, un decodificador de 3 a 8 líneas y un contador binarlo MOD-8. La operación se describe como sigue: 1. Primeramente el contador se reinicia en el estado 000. Las salidas del contador se alimentan a las entradas de selección del multiplexor y a las entradas del decodificador. En consecuencia, la salida del decodificador O 0 = 0 y los otros son todos 1, de manera que las entradas ACTIVADORAS del proceso son BAJAS. Las salidas del SENSOR del

proceso empiezan todas en BAJO. La salida del multiplexor Z = I 0 = 1 , ya que las entradas S son 000. 2. El pulso de COMIENZO inicia la operación de secuenciación iniciando en ALTO al flipflop Q0 y llevando al contador al estado 001. Esto ocasiona que la salida del decodificador 0, pase a BAJO, activando así el actuador 1, que es la primera etapa del proceso (podría ser el encendido de un calentador).

Figura 9-26 Convertidor de paralelo a serial; (b) forma de onda para X7X6X5X4X3X2X1X0 = 10110101

3. Poco después la salida 1 del SENSOR pasa a ALTO, lo cual indica la terminación de la primera etapa (podría equivaler a alcanzar un cierto nivel de temperatura). Este estado ALTO está ahora presente en la entrada I1, del multiplexor. Se invierte y llega a la salida Z ya que el código de selección del contador es 001.

Figura 9-27 Secuenciador de control de 7 etapas.

4. El estado BAJO en Z alimenta a la señal de RELOJ del flip-flop Q0. Esta transición negativa adelanta el contador al estado 010. 5. La salida del decodificador O 2 ahora pasa a BAJO, accionando el activador 2, que es la segunda etapa del proceso. Z ahora es igual a I 2 (el código de selección es 010). Ya que la salida 2 del SENSOR sigue siendo BAJA, pasará Z a ALTA. 6. Cuando se completa la segunda etapa del proceso, la salida 2 del SENSOR pasa a ALTA, produciendo un estado BAJO en Z y adelantando el contador a 011. 7. Esta misma acción se repite en cada una de las otras etapas. Cuando se completa la séptima etapa, la salida 7 del SENSOR pasa a ALTA, ocasionando que el contador cambie de 111 a 000, donde permanecerá hasta que otro pulso de COMIENZO reinicie la secuencia.

Figura 9-28 Multiplexor que se usa para implantar una función lógica descrita por la tabla de verdad.

Generación de funciones lógicas Los multiplexores se pueden utilizar para implantar funciones lógicas directamente desde una tabla de verdad sin necesitar simplificación. Cuando se usan con este fin, las entradas de selección fungen como variables lógicas y cada entrada de datos se conecta permanentemente en ALTO o BAJO, según se necesite para satisfacer la tabla de verdad. La figura 9-28 ilustra la forma en que un multiplexor de ocho entradas puede usarse para implantar el circuito lógico que cumpla con la tabla de verdad dada. Las variables de entrada A, B, C se conectan a S0, S1, S2, respectivamente, de manera que los niveles en estas entradas determinen qué entrada de datos aparecen en la salida Z. De acuerdo con la tabla de verdad, se supone que Z es BAJA cuando CBA = 000. Por tanto, la entrada del multiplexor I0 debe conectarse a BAJO. De igual manera, se supone que Z es BAJA para CBA = 011, 100, 101 y 110, de modo que las entradas I3, I4, I5 e I6, deben estar conectadas también a BAJO. Los otros grupos de condiciones CBA deben producir Z = 1, de manera que las entradas del multiplexor I1, 12 e I7 se conecten permanentemente a ALTO. Es fácil observar que cualquier tabla de verdad de tres variables puede implantarse con este multiplexor de ocho entradas. Este método de implantación a menudo es más efectivo que el uso de compuertas lógicas separadas. Por ejemplo, si escribimos la expresión de la suma de productos para la tabla de verdad de la figura 9-28, tenemos Z = A B C + A B C + ABC Esto no puede simplificarse ni algebraicamente ni por el método del mapa de K, de manera que su implantación de compuertas requeriría tres INVERSORES y cuatro compuertas NAND, para hacer un total de dos CI. Existe un método aún más eficiente para utilizar los multiplexores con el fin de implantar funciones lógicas. Este método permite al disecador lógico utilizar un multiplexor con tres entradas de selección (por ejemplo, el 74HC151) para implantar una función lógica con cuatro variables . Presentaremos este método en el problema 9-35. 9-9 DEMULTIPLEXORES (DISTRIBUIDORES DE DATOS) Un multiplexor toma varias entradas y transmite una de ellas a la salida. Un demultiplexor efectúa la operación contraria; toma una sola entrada y la distribuye en varias salidas. La figura 9-29 muestra el diagrama general de un demultiplexor (DEMUX). Las flechas grandes que corresponden a entradas y salidas pueden representar una o más líneas. El código de entrada de selección determina hacia qué salida se transmitirá la entrada de DATOS. En otras palabras, el demultiplexor toma una fuente de datos de entrada y la distribuye selectivamente a uno de N canales de salida, igual que un interruptor de posiciones múltiples. Demultiplexor de 1 a 8 líneas La figura 9-30 muestra el diagrama lógico de un multiplexor que distribuye una línea de entrada a ocho líneas de salida. La única línea de entrada de datos I se conecta a las ocho compuertas AND, pero sólo una de estas compuertas será habilitada por las líneas de entrada de SELECCIÓN. Por ejemplo, con S2S1S0 = 000, solamente la compuerta AND 0 será habilitada, y la entrada de datos I

aparecerá en la salida O0. Otros códigos de SELECCIÓN ocasionan que la entrada I llegue a las otras salidas. La tabla de verdad resume la operación.

Figura 9-29 Demultiplexor general

El circuito del multiplexor de la figura 9-30 es muy similar al circuito decodificador de 3 a 8 líneas de la figura 9-2, excepto que se ha agregado una cuarta entrada (I) a cada compuerta. Anteriormente señalamos que muchos decodificadores en CI tienen una entrada de HABILITACIÓN, que es una entrada extra que se añade a las compuertas del decodificador. Este tipo de el decodificador puede usarse, por tanto, como demultiplexor, con las entradas de código binario (por ejemplo, A B, C en la figura 9-2) que sirven como las entradas de SELECCIÓN; y la entrada de HABILITACIÓN que sirve como la entrada de datos I. Por esta razón, los fabricantes de CI a menudo llaman a este tipo de dispositivo decodificador/demultiplexor y se puede usar para desempeñar una u otra función. Anteriormente vimos la forma en que se utiliza el 74LS138 como decodificador 1 de 8. La figura 9-31 muestra cómo puede emplearse para que funcione como demultiplexor. La entrada de habilitación E1 , se usa como la entrada de datos I, en tanto que las otras dos entradas de habilitación se mantienen en sus estados activos. Las entradas A2 A1 A0 sirven como código de selección. Para ilustrar la operación, supongamos que las entradas de selección son 000. Con este código de entrada, la única salida que puede activarse es O 0 mientras que todas las otras salidas son ALTAS. O 0 pasará a BAJA sólo si cambia a BAJA y será ALTA si E1 cambia a ALTA. Dicho de otra manera O 0 , seguir á la señal en E1 , (es decir, la entrada de datos, I) mientras todas las otras salidas permanecen ALTAS. En forma análoga, un código de selección diferente aplicado a A2 A1A0, ocasionará que la salida correspondiente siga la entrada de datos I.

La figura 9-31(b) muestra las formas de ondas comunes para el caso donde A2A1A0 = 000 selecciona la salida O 0 . Para este caso, la señal de datos aplicada en E1 , es transmitida hacia O 0 , mientras que las demás salidas permanecen en su estado inactivo, ALTO.

Figura 9-30 Demultiplexor de 1 a 8 líneas.

Demultiplexor de reloj Muchas aplicaciones del principio de demultiplexaje son posibles. La figura 9-32 muestra el demultiplexor 74LS138 que se usa como demultiplexor de reloj. Bajo el control de las líneas de SELECCIÓN, la señal del reloj es trasladada al destino deseado. Por ejemplo, con S2S1S0 = 000, la señal de reloj aplicada a I figurará en la salida O 0 . Con S2S1S0 = 101, la señal de reloj ocurrirá en O 5 .

Figura 9-32 El demultiplexor de reloj transmite la señal de éste hacia el destino determinado por el código aplicado en las entradas de selección. Sistema de seguridad y vigilancia Considere el caso de un sistema de vigilancia y seguridad para una planta industrial donde debe vigilarse el estado abierto/cerrado de muchas puertas de acceso. Cada puerta controla el estado de un interruptor siendo además necesario presentar de manera visual el estado de cada uno sobre varios LED que están montados en un panel de vigilancia remoto que se encuentra en la estación de guardia de seguridad. Una manera de lograr esto sería tender un cable de señal desde el interruptor de cada puerta hasta el LED que se encuentra en el panel. Esto requeriría tender muchos alambres sobre grandes distancias. Una mejor solución, que además reduce la cantidad de alambres que van hacia el panel central, es utilizar una combinación multiplexor / demultiplexor, La figura 9-33 muestra un sistema que puede manejar ocho puertas, pero la idea básica puede extenderse a cualquier número de éstas. Sistema de transmisión de datos síncronos La figura 9-34 muestra el diagrama lógico de un sistema de transmisión de datos síncronos, el cual se usa para transmitir serialmente cuatro palabras de datos de 4 bits de un transmisor a un receptor remoto. Veamos primero los circuitos del transmisor. Las palabras de datos se almacenan en los registros A, B, C y D que se conectan como registros de corrimiento recirculantes con una entrada de CORRIMIENTO común (reloj). Cada registro se desplazará hacia la derecha en la TPP de los pulsos de CORRIMIENTO de la compuerta AND 2. El LSB de cada registro se conecta como entrada de datos al multiplexor de cuatro entradas.

Figura 9-33 Sistema de vigilancia y seguridad. Los dos contadores MOD-4 controlan la transmisión del contenido del registro de datos a la salida Z del sector de datos. El contador de palabras selecciona los datos de registro que figurarán en Z. Cuando este contador entra en un ciclo de 00 a 11, los datos de cada registro ocurrirán secuencialmente en Z. El contador de bits asegura que se transmitan cuatro bits de datos de cada registro a través del multiplexor antes de avanzar al siguiente registro. El contador de bits avanza un conteo por cada pulso de CORRIMIENTO, de manera que al cabo de cuatro pulsos, se recicla a 00. La TPN en la salida Q1 del contador de bits ocasionará que el contador de palabras se incremente al siguiente conteo para seleccionar el próximo registro de datos para su transmisión. De esta forma el contenido de cada uno de los registros de datos será transmitido a Z, un bit a la vez, comenzando con el registro A (para S1S0 = 00 ) y continuando con cada registro a medida que el contador de palabras avanza un conteo por cada cuatro pulsos de CORRIMIENTO. Por tanto, la señal Z contendrá 16 bits de datos seriales, cuatro bits de cada registro. Se dice que estos datos se multiplexan por división de tiempo debido a que ocurren cuatro diferentes conjuntos de datos en la misma línea de salida en diferentes momentos. El proceso de transmisión está controlado por los dos flip-flops D, las compuertas AND 1 y 2, y el MV monoestable. La operación de esta lógica de control se describirá posteriormente.

Figura 9-34 Sistema de transmisión de datos síncronos.

El receptor La circuitería del receptor contiene un demultiplexor de 1 a 4 que recibe la señal Z del multiplexor del transmisor y la demultiplexa , es decir, separa los cuatro conjuntos diferentes de datos y los distribuye a cuatro salidas distintas de manera que los datos que provienen del registro A se reciban en forma serial en O0 los datos del registro B en O1 y así sucesivamente. El resultado final es casi el mismo que tener cada registro de datos del transmisor conectado a su salida correspondiente en el receptor, excepto que los datos son enviados desde un registro a la vez por la trayectoria de la transmisión serial de los datos. Los contadores MOD-4 del receptor tienen la misma función que sus contrapartes del transmisor. El contador de palabras selecciona qué salida del demultiplexor recibirá información, y el contador de bits permite que cuatro bits de datos lleguen a cada salida antes de adelantar el contador de palabras a su estado siguiente. Las funciones de los FF, MV y compuerta AND se describen a continuación. Operación completa Debe estar claro que, para que esta transmisión de datos funcione adecuadamente, tiene que haber algún medio de sincronizar la selección de las entradas del multiplexor en el transmisor con la selección de las salidas del demultiplexor en el receptor. Analizaremos un ciclo de operación completa para apreciar cómo se logra esta sincronización. En relación con este ejemplo ilustrativo, consideraremos los siguientes datos de registro: [A] = 0110, [B] = 1001, [C] - 1011, [D] = 0100

A medida que avancemos en los pasos siguientes, nos referiremos a las formas de onda en la figura 9-35. 1. Los flip flops W y X del transmisor y el flip-flop Y del receptor son normalmente BAJOS. Los estados BAJOS de X e Y conservarán a ambos conjuntos de contadores en el estado cero.El estado BAJO en W evita que los pulsos de reloj atraviesen la compuerta AND 12. 2. Con ambos contadores de palabras en 00, el estado BAJO en A0 atraviesa por el multiplexor hacia Z en el demultiplexor hacia la salida O0. Todas las otras salidas del demultiplexor son BAJAS, ya que no fueron seleccionadas. 3. Esta es la situación que antecede al tiempo t0 Al tiempo t0 el pulso TRANSMITIR hace a W = 1 para habilitar la compuerta AND 1 para pasar pulsos de RELOJ. Estos pulsos de RELOJ se convierten, asimismo, en pulsos de RELOJ TRANSMITIDOS que se envían al receptor junto con DATOS TRANSMITIDOS. 4. La TPN del primer pulso de RELOJ que sale de la compuerta AND 1 hará que X e Y sean ALTAS al tiempo t2. Esto elimina los restablecimientos de los contadores y habilita también las compuertas AND 2 y 3 para pasar pulsos de RELOJ comenzando en t3. Los pulsos que salen de la compuerta AND 2 son los pulsos de CORRIMIENTO. Los que salen de la compuerta AND 3 son exactamente los mismos que los pulsos de corrimiento de la compuerta AND 2. 5. Las TPP de los pulsos de corrimiento en los tiempos t3, t4 y t5 pasarán A1, A2 y A3 al multiplexor, fuera de Z, al demultiplexor y fuera de la salida O0, Estas tres TPP son contadas también por ambos contadores de bits.

Figura 9-35 Formas de onda durante un ciclo completo de transmisión.

6. La TPP al tiempo t6 devolverá todos los registros a sus datos originales y reciclará los contadores de bits a 00. La TPN en Q1 de los contadores de bits incrementará los contadores de palabras del transmisor y receptor a 01 para seleccionar I1 y O1 respectivamente. Por tanto, el estado ALTO en B0 pasará a través del multiplexor al demultiplexor y a la salida O1. 7. Los pulsos de CORRIMIENTO al tiempo t7, t8 y t9 llevarán a B1, B2 y B3 al multiplexor y a la salida O1. Al tiempo t10 los contadores de bits se reciclarán e incrementarán los contadores de palabras a 10 para seleccionar I2 y O1. Esto coloca el estado ALTO de C0 en Z y en O2. 8. Los pulsos de CORRIMIENTO al tiempo t11, t12 y t13 pasarán C1, C2 y C3 al multiplexor y a la salida O2. Al tiempo t14 los contadores de bits se reciclan e incrementan los contadores de palabras a 11 para seleccionar I3 y O3. Esto coloca el estado BAJO de D0 en Z y en 03. 9. Los pulsos de CORRIMIENTO al tiempo t15, t16 y t17 pasarán D1, D2 y D3 al multiplexor y a la salida O3. Al tiempo t18 los contadores de bits se reciclan e incrementan los contadores de palabras a 00. La TPN en Q1 de los contadores de palabras dispararán sus respectivos circuitos monoestables para producir pulsos breves de borrado para los FF W, X e Y. Con estos FF todos BAJOS, todos los pulsos de RELOJ y CORRIMIENTO son inhibidos, y todos los contadores permanecen en el estado cero.

10. Las condiciones del circuito regresan a su estado original. No se transmitirán más datos sino hasta que ocurra el siguiente pulso de TRANSMISIÓN. Las formas de onda en Z y O0. a O3 muestran el modo en que los datos de] registro son multiplexados en la señal Z y luego demultiplexados, de manera que cada salida reciba los datos correctos.

Figura 9-36 Símbolos IEEE/ANSI para varios multiplexores.

9-10 INFORMACIÓN ADICIONAL SOBRE LA SIMBOLOGÍA IEEF/ANSI* En esta sección se presentan los símbolos IEEE/ANSI para los circuitos integrados MUX y DEMUX que se han venido empleando hasta este momento. Primero, considere el símbolo 0 correspondiente al 74151 que se encuentra en la figura 9-36(a). La etiqueta G que 7 aparece dentro del bloque denota la dependencia AND entre las entradas de selección y cada una de las entradas de datos, desde 0 hasta 7. En otras palabras, para cada entrada de datos se hace la operación AND de la entrada con una combinación específica de las entradas de selección; cuando ocurre la combinación, el dato de entrada es trasladado hacia la salida. La figura 9-36(b) es el símbolo IEEE/ANSI para el multiplexor 74157. Recuerde de la figura 9-24 que este CI contiene cuatro MUX de dos entradas que funcionan de manera idéntica. El bloque común de control señala que las entradas de habitación y selección son comunes a todos los MUX. La notación G1 sobre la entrada de selección junto con las etiquetas 1 y 1 que están sobre las entradas de datos, indican la dependencia AND que existe entre la entrada de selección y las entradas de datos. La etiqueta 1 para I04 significa que esta entrada será trasladada hacia la salida Z sólo cuando la entrada de selección es un 0. De manera similar, el 1 sobre la entrada I1a indica que esta entrada será llevada hasta Za sólo cuando la entrada de selección es 1. Los otros tres multiplexores funcionan de la misma manera. 9-12 COMPARADORES DE MAGNITUD Otro miembro útil de la categoría MSI de CI es el comparador de magnitud . Este es un circuito combinacional que compara dos cantidades binarias de entrada y genera salidas que indican qué palabra tiene la mayor magnitud. La figura 9-39 presenta el símbolo lógico y la tabla de verdad correspondientes al comparador de magnitud de cuatro bits 74HC85, el cual también se encuentra disponible como 7485 y 74LS85. Entradas de datos El 74HC85 compara dos números binarios sin signo de cuatro bits cada uno. Uno de ellos es A3A2 A1A0 y se llama palabra A; el otro es B3B2B1B0 denominado palabra B. El término 'palabra' se emplea en el campo de las computadoras digitales para designar un grupo de bits que representa cierto tipo específico de información. En este caso, las palabras A y B representan cantidades numéricas. Salidas El 74HC85 tiene tres salidas que son activas en el nivel ALTO. La salida O A>B tiene el nivel ALTO cuando la magnitud de la palabra A es mayor que la de la palabra B. La salida O A